CN112910444B - 一种可异步置数的可逆单边沿d触发器 - Google Patents

Abstract

本发明公开了一种可异步置数的可逆单边沿D触发器，其由2个Feynman可逆逻辑门和4个Fredkin可逆逻辑门构成，其具有异步置数使能信号输入端、时钟信号输入端、数据输入端、预置数输入端、第一逻辑低电平输入端、第二逻辑低电平输入端、第三逻辑低电平输入端，以及异步置数使能信号输出端、触发器现态信号输出端、第一垃圾位输出端、第二垃圾位输出端、第三垃圾位输出端、2个用于输出时钟信号或逻辑低电平信号的信号输出端；优点是其具有单边沿D触发器功能，且具有异步置数功能，有利于使可逆时序逻辑电路在异步置数后从确定的初始状态运行或从错误状态回到可以控制的确定状态。

Description

一种可异步置数的可逆单边沿D触发器

技术领域

本发明涉及一种可逆逻辑电路，尤其是涉及一种可异步置数的可逆单边沿D触发器，其利用Feynman可逆逻辑门和Fredkin可逆逻辑门构成。

背景技术

如何降低电路功耗是目前集成电路设计中的一个重点问题。在传统的不可逆逻辑电路中，信息位数据丢失是引起电路功耗的主要原因，因此，能够避免信息位数据丢失的可逆逻辑电路设计已成为低功耗设计的一种途径。同时，可逆逻辑电路也是量子计算和量子信息技术研究的重要组成部分。

可逆逻辑电路包括可逆组合逻辑电路和可逆时序逻辑电路。在可逆时序逻辑电路中，置数信号的重要性仅次于时钟信号，异步置数最基本的目的就是使电路进入一个能稳定操作的确定状态。可逆触发器是构成可逆时序逻辑电路的一个基本器件，如何对可逆时序逻辑电路进行初始化是可逆时序逻辑电路设计过程中必须面对的环节，可逆时序逻辑电路的初始化一般可以通过对可逆触发器的初始化实现。

可逆触发器可以利用Feynman可逆逻辑门和Fredkin可逆逻辑门实现。图1为Feynman可逆逻辑门的电路结构示意图。Feynman可逆逻辑门有2个输入端，分别为控制输入端和目标输入端，对应记为I_t1和I_t2；Feynman可逆逻辑门有2个输出端，分别为控制输出端和目标输出端，对应记为O_t1和O_t2。假设输入至控制输入端I_t1的输入值为A且输入至目标输入端I_t2的输入值为B，则控制输出端O_t1输出的输出值为A，目标输出端O_t2输出的输出值为

其中，符号

为异或运算符号。图2为Fredkin可逆逻辑门的电路结构示意图。Fredkin可逆逻辑门有3个输入端，分别为控制输入端、第一目标输入端和第二目标输入端，对应记为I_f1、I_f2和I_f3，Fredkin可逆逻辑门有3个输出端，分别为控制输出端、第一目标输出端和第二目标输出端，对应记为O_f1、O_f2和O_f3。假设输入至控制输入端I_f1的输入值为X、输入至第一目标输入端I_f2的输入值为Y、输入至第二目标输入端I_f3的输入值为Z，则控制输出端O_f1输出的输出值为X，亦即控制输出端O_f1输出的输出值等于输入至控制输入端I_f1的输入值，第一目标输出端O_f2输出的输出值为

第二目标输出端O_f3输出的输出值为

当输入至控制输入端I_f1的输入值为“0”时，第一目标输出端O_f2输出的输出值为Y，第二目标输出端O_f3输出的输出值为Z，亦即第一目标输出端O_f2输出的输出值等于输入至第一目标输入端I_f2的输入值，第二目标输出端O_f3输出的输出值等于输入至第二目标输入端I_f3的输入值；当输入至控制输入端I_f1的输入值为“1”时，第一目标输出端O_f2输出的输出值为Z，第二目标输出端O_f3输出的输出值为Y，亦即第一目标输出端O_f2输出的输出值等于输入至第二目标输入端I_f3的输入值，第二目标输出端O_f3输出的输出值等于输入至第一目标输入端I_f2的输入值；其中，

表示对X进行非逻辑运算。

然而，现有的可逆触发器不具有异步置数功能，因此，研究一种具有异步置数功能的可逆单边沿D触发器有利于使可逆时序逻辑电路在异步置数后从确定的初始状态运行或从错误状态回到可以控制的确定状态。

发明内容

本发明所要解决的技术问题是提供一种可异步置数的可逆单边沿D触发器，其具有单边沿D触发器功能，且具有异步置数功能，有利于使可逆时序逻辑电路在异步置数后从确定的初始状态运行或从错误状态回到可以控制的确定状态。

本发明解决上述技术问题所采用的技术方案为：一种可异步置数的可逆单边沿D触发器，其特征在于该可逆单边沿D触发器由2个Feynman可逆逻辑门和4个Fredkin可逆逻辑门构成，将2个Feynman可逆逻辑门分别记为t₁和t₂，将t₁和t₂各自的控制输入端作为第一输入端，将t₁和t₂各自的目标输入端作为第二输入端，将t₁和t₂各自的控制输出端作为第一输出端，将t₁和t₂各自的目标输出端作为第二输出端，在t₁和t₂各自中第一输出端的输出值等于第一输入端的输入值，第二输出端的输出值等于第一输入端的输入值和第二输入端的输入值的逻辑“异或”；将4个Fredkin可逆逻辑门分别记为f₁、f₂、f₃和f₄，将f₁、f₂、f₃和f₄各自的控制输入端作为第一输入端，将f₁、f₂、f₃和f₄各自的第一目标输入端作为第二输入端，将f₁、f₂、f₃和f₄各自的第二目标输入端作为第三输入端，将f₁、f₂、f₃和f₄各自的控制输出端作为第一输出端，将f₁、f₂、f₃和f₄各自的第一目标输出端作为第二输出端，将f₁、f₂、f₃和f₄各自的第二目标输出端作为第三输出端，在f₁、f₂、f₃和f₄各自中，第一输出端的输出值等于第一输入端的输入值，当第一输入端的输入值为“0”时第二输出端的输出值等于第二输入端的输入值且第三输出端的输出值等于第三输入端的输入值，当第一输入端的输入值为“1”时第二输出端的输出值等于第三输入端的输入值且第三输出端的输出值等于第二输入端的输入值；

该可逆单边沿D触发器具有异步置数使能信号输入端M、时钟信号输入端C、数据输入端I、预置数输入端P、第一逻辑低电平输入端L₁、第二逻辑低电平输入端L₂、第三逻辑低电平输入端L₃，以及异步置数使能信号输出端M'、触发器现态信号输出端Q、第一垃圾位输出端g₁、第二垃圾位输出端g₂、第三垃圾位输出端g₃、2个用于输出时钟信号或逻辑低电平信号的信号输出端O₁和O₂；在该可逆单边沿D触发器中，设定用“0”表示逻辑低电平，用“1”表示逻辑高电平，用Q_n表示触发器次态；

在该可逆单边沿D触发器中，f₁的第一输入端与f₄的第一输出端连接，f₁的第二输入端与第一逻辑低电平输入端L₁连接，f₁的第三输入端与时钟信号输入端C连接，f₁的第一输出端与异步置数使能信号输出端M'连接，f₁的第二输出端与其中一个用于输出时钟信号或逻辑低电平信号的信号输出端O₁连接，f₁的第三输出端与f₃的第一输入端连接，f₂的第一输入端与f₃的第一输出端连接，f₂的第二输入端与t₁的第二输出端连接，f₂的第三输入端与t₂的第一输出端连接，f₂的第一输出端与另一个用于输出时钟信号或逻辑低电平信号的信号输出端O₂连接，f₂的第二输出端与第一垃圾位输出端g₁连接，f₂的第三输出端与t₁的第一输入端连接，f₃的第二输入端与数据输入端I连接，触发器次态Q_n在f₃的第二输入端上，f₃的第三输入端与f₄的第二输出端连接，f₃的第二输出端与第二垃圾位输出端g₂连接，f₃的第三输出端与t₂的第一输入端连接，f₄的第一输入端与异步置数使能信号输入端M连接，f₄的第二输入端与t₂的第二输出端连接，f₄的第三输入端与预置数输入端P连接，f₄的第三输出端与第三垃圾位输出端g₃连接，t₁的第二输入端与第二逻辑低电平输入端L₂连接，t₁的第一输出端与触发器现态信号输出端Q连接，t₂的第二输入端与第三逻辑低电平输入端L₃连接。

将异步置数使能信号SR输入至异步置数使能信号输入端M，将时钟信号clk输入至时钟信号输入端C，将触发器数据d输入至数据输入端I，将预置数N输入至预置数输入端P，使第一逻辑低电平输入端L₁、第二逻辑低电平输入端L₂、第三逻辑低电平输入端L₃均接逻辑“0”，将触发器现态信号输出端Q输出的信号记为Q_CD；

当异步置数使能信号SR为逻辑高电平即逻辑“1”时，f₄的第二输出端的输出值为预置数N，f₁的第三输出端的输出值为逻辑“0”，使得f₂的第一输入端的输入值和f₃的第一输入端的输入值均为逻辑“0”，从而使得Q_CD＝N，实现了异步置数的功能；

当异步置数使能信号SR为逻辑低电平即逻辑“0”时，f₂的第一输入端的输入值和f₃的第一输入端的输入值均等于时钟信号clk，f₄的第一输入端的输入值为逻辑“0”；若时钟信号clk为逻辑高电平即逻辑“1”，则由t₂,f₃,f₄构成的锁存电路处于数据接收状态，接收的数据就是触发器数据d，而由t₁,f₂构成的锁存电路处于锁存状态，保证Q_CD不随触发器数据d的变化而变化；若时钟信号clk从逻辑高电平变到逻辑低电平即从逻辑“1”变到逻辑“0”，则由t₂,f₃,f₄构成的锁存电路从数据接收状态转变成锁存状态，锁存的数据就是时钟信号clk即将从逻辑高电平变成逻辑低电平时的触发器数据d的值，而由t₁,f₂构成的锁存电路从锁存状态转变成数据接收状态，接收的数据就是由t₂,f₃,f₄构成的锁存电路锁存的数据；随着时间推移，若时钟信号clk从逻辑低电平变到逻辑高电平即从逻辑“0”变到逻辑“1”，则由t₁,f₂构成的锁存电路从数据接收状态转变成锁存状态，锁存的数据就是Q_CD，而由t₂,f₃,f₄构成的锁存电路再次处于数据接收状态，接收的数据就是触发器数据d，实现了单边沿D触发器的功能。

与现有技术相比，本发明的优点在于：

1)该可逆单边沿D触发器不仅具有单边沿D触发器功能，而且在异步置数使能信号有效时，可以实现将预置数寄存到触发器中并输出，通过改变预置数的值可以分别实现触发器的异步清零或置“1”，有利于使可逆时序逻辑电路在异步置数后从确定的初始状态运行或从错误状态回到可以控制的确定状态。

2)利用该可逆单边沿D触发器构成可逆时序逻辑电路时，可以利用异步置数使能信号和预置数方便地实现可逆时序逻辑电路的初始化。

附图说明

图1为Feynman可逆逻辑门的电路结构示意图；

图2为Fredkin可逆逻辑门的电路结构示意图；

图3为本发明的可异步置数的可逆单边沿D触发器的电路结构示意图；

图4为图3所示的电路结构加上输入信号和输出信号后的示意图；

图5为对图4进行功能仿真的仿真结果示意图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

本发明提出的一种可异步置数的可逆单边沿D触发器，如图3所示，该可逆单边沿D触发器由2个Feynman可逆逻辑门和4个Fredkin可逆逻辑门构成，将2个Feynman可逆逻辑门分别记为t₁和t₂，将t₁和t₂各自的控制输入端作为第一输入端，将t₁和t₂各自的目标输入端作为第二输入端，将t₁和t₂各自的控制输出端作为第一输出端，将t₁和t₂各自的目标输出端作为第二输出端，在t₁和t₂各自中第一输出端的输出值等于第一输入端的输入值，第二输出端的输出值等于第一输入端的输入值和第二输入端的输入值的逻辑“异或”；将4个Fredkin可逆逻辑门分别记为f₁、f₂、f₃和f₄，将f₁、f₂、f₃和f₄各自的控制输入端作为第一输入端，将f₁、f₂、f₃和f₄各自的第一目标输入端作为第二输入端，将f₁、f₂、f₃和f₄各自的第二目标输入端作为第三输入端，将f₁、f₂、f₃和f₄各自的控制输出端作为第一输出端，将f₁、f₂、f₃和f₄各自的第一目标输出端作为第二输出端，将f₁、f₂、f₃和f₄各自的第二目标输出端作为第三输出端，在f₁、f₂、f₃和f₄各自中，第一输出端的输出值等于第一输入端的输入值，当第一输入端的输入值为“0”时第二输出端的输出值等于第二输入端的输入值且第三输出端的输出值等于第三输入端的输入值，当第一输入端的输入值为“1”时第二输出端的输出值等于第三输入端的输入值且第三输出端的输出值等于第二输入端的输入值。该可逆单边沿D触发器具有异步置数使能信号输入端M、时钟信号输入端C、数据输入端I、预置数输入端P、第一逻辑低电平输入端L₁、第二逻辑低电平输入端L₂、第三逻辑低电平输入端L₃，以及异步置数使能信号输出端M'、触发器现态信号输出端Q、第一垃圾位输出端g₁、第二垃圾位输出端g₂、第三垃圾位输出端g₃、2个用于输出时钟信号或逻辑低电平信号的信号输出端O₁和O₂；在该可逆单边沿D触发器中，设定用“0”表示逻辑低电平，用“1”表示逻辑高电平，用Q_n表示触发器次态。在该可逆单边沿D触发器中，f₁的第一输入端与f₄的第一输出端连接，f₁的第二输入端与第一逻辑低电平输入端L₁连接，f₁的第三输入端与时钟信号输入端C连接，f₁的第一输出端与异步置数使能信号输出端M'连接，f₁的第二输出端与其中一个用于输出时钟信号或逻辑低电平信号的信号输出端O₁连接，f₁的第三输出端与f₃的第一输入端连接，f₂的第一输入端与f₃的第一输出端连接，f₂的第二输入端与t₁的第二输出端连接，f₂的第三输入端与t₂的第一输出端连接，f₂的第一输出端与另一个用于输出时钟信号或逻辑低电平信号的信号输出端O₂连接，f₂的第二输出端与第一垃圾位输出端g₁连接，f₂的第三输出端与t₁的第一输入端连接，f₃的第二输入端与数据输入端I连接，触发器次态Q_n在f₃的第二输入端上，f₃的第三输入端与f₄的第二输出端连接，f₃的第二输出端与第二垃圾位输出端g₂连接，f₃的第三输出端与t₂的第一输入端连接，f₄的第一输入端与异步置数使能信号输入端M连接，f₄的第二输入端与t₂的第二输出端连接，f₄的第三输入端与预置数输入端P连接，f₄的第三输出端与第三垃圾位输出端g₃连接，t₁的第二输入端与第二逻辑低电平输入端L₂连接，t₁的第一输出端与触发器现态信号输出端Q连接，t₂的第二输入端与第三逻辑低电平输入端L₃连接。

图4为图3所示的电路结构加上输入信号和输出信号后的示意图，将异步置数使能信号SR输入至异步置数使能信号输入端M，将时钟信号clk输入至时钟信号输入端C，将触发器数据d输入至数据输入端I，将预置数N输入至预置数输入端P，使第一逻辑低电平输入端L₁、第二逻辑低电平输入端L₂、第三逻辑低电平输入端L₃均接逻辑“0”，将触发器现态信号输出端Q输出的信号记为Q_CD。当异步置数使能信号SR为逻辑高电平即逻辑“1”时，f₄的第二输出端的输出值为预置数N，f₁的第三输出端的输出值为逻辑“0”，使得f₂的第一输入端的输入值和f₃的第一输入端的输入值均为逻辑“0”，从而使得Q_CD＝N，不管时钟信号clk是否发生跳变，Q_CD保持预置数N不变，从而实现了异步置数的功能。当异步置数使能信号SR为逻辑低电平即逻辑“0”时，f₂的第一输入端的输入值和f₃的第一输入端的输入值均等于时钟信号clk，f₄的第一输入端的输入值为逻辑“0”；若时钟信号clk为逻辑高电平即逻辑“1”，则由t₂,f₃,f₄构成的锁存电路处于数据接收状态，接收的数据就是触发器数据d，而由t₁,f₂构成的锁存电路处于锁存状态，保证Q_CD不随触发器数据d的变化而变化；若时钟信号clk从逻辑高电平变到逻辑低电平即从逻辑“1”变到逻辑“0”，则由t₂,f₃,f₄构成的锁存电路从数据接收状态转变成锁存状态，锁存的数据就是时钟信号clk即将从逻辑高电平变成逻辑低电平时的触发器数据d的值，而由t₁,f₂构成的锁存电路从锁存状态转变成数据接收状态，接收的数据就是由t₂,f₃,f₄构成的锁存电路锁存的数据；随着时间推移，若时钟信号clk从逻辑低电平变到逻辑高电平即从逻辑“0”变到逻辑“1”，则由t₁,f₂构成的锁存电路从数据接收状态转变成锁存状态，锁存的数据就是Q_CD，而由t₂,f₃,f₄构成的锁存电路再次处于数据接收状态，接收的数据就是触发器数据d，实现了单边沿D触发器的功能。

对本发明的可异步置数的可逆单边沿D触发器进行功能仿真实验。

用VerilogHDL语言对Feynman可逆逻辑门和Fredkin可逆逻辑门的电路行为建模后，对图4所示的电路进行功能仿真，图5给出了功能仿真结果，从图5中可以看出，Q_CD与异步置数使能信号SR、预置数N、时钟信号clk、触发器数据d之间的逻辑功能符合异步置数的可逆单边沿D触发器的逻辑功能。因仿真软件不支持带下标的信号名，因此图5中信号QCD对应图4中的Q_CD。

Claims (2)

1.一种可异步置数的可逆单边沿D触发器，其特征在于该可逆单边沿D触发器由2个Feynman可逆逻辑门和4个Fredkin可逆逻辑门构成，将2个Feynman可逆逻辑门分别记为t₁和t₂，将t₁和t₂各自的控制输入端作为第一输入端，将t₁和t₂各自的目标输入端作为第二输入端，将t₁和t₂各自的控制输出端作为第一输出端，将t₁和t₂各自的目标输出端作为第二输出端，在t₁和t₂各自中第一输出端的输出值等于第一输入端的输入值，第二输出端的输出值等于第一输入端的输入值和第二输入端的输入值的逻辑“异或”；将4个Fredkin可逆逻辑门分别记为f₁、f₂、f₃和f₄，将f₁、f₂、f₃和f₄各自的控制输入端作为第一输入端，将f₁、f₂、f₃和f₄各自的第一目标输入端作为第二输入端，将f₁、f₂、f₃和f₄各自的第二目标输入端作为第三输入端，将f₁、f₂、f₃和f₄各自的控制输出端作为第一输出端，将f₁、f₂、f₃和f₄各自的第一目标输出端作为第二输出端，将f₁、f₂、f₃和f₄各自的第二目标输出端作为第三输出端，在f₁、f₂、f₃和f₄各自中，第一输出端的输出值等于第一输入端的输入值，当第一输入端的输入值为“0”时第二输出端的输出值等于第二输入端的输入值且第三输出端的输出值等于第三输入端的输入值，当第一输入端的输入值为“1”时第二输出端的输出值等于第三输入端的输入值且第三输出端的输出值等于第二输入端的输入值；

该可逆单边沿D触发器具有异步置数使能信号输入端M、时钟信号输入端C、数据输入端I、预置数输入端P、第一逻辑低电平输入端L₁、第二逻辑低电平输入端L₂、第三逻辑低电平输入端L₃，以及异步置数使能信号输出端M'、触发器现态信号输出端Q、第一垃圾位输出端g₁、第二垃圾位输出端g₂、第三垃圾位输出端g₃、2个用于输出时钟信号或逻辑低电平信号的信号输出端O₁和O₂；在该可逆单边沿D触发器中，设定用“0”表示逻辑低电平，用“1”表示逻辑高电平，用Q_n表示触发器次态；

在该可逆单边沿D触发器中，f₁的第一输入端与f₄的第一输出端连接，f₁的第二输入端与第一逻辑低电平输入端L₁连接，f₁的第三输入端与时钟信号输入端C连接，f₁的第一输出端与异步置数使能信号输出端M'连接，f₁的第二输出端与其中一个用于输出时钟信号或逻辑低电平信号的信号输出端O₁连接，f₁的第三输出端与f₃的第一输入端连接，f₂的第一输入端与f₃的第一输出端连接，f₂的第二输入端与t₁的第二输出端连接，f₂的第三输入端与t₂的第一输出端连接，f₂的第一输出端与另一个用于输出时钟信号或逻辑低电平信号的信号输出端O₂连接，f₂的第二输出端与第一垃圾位输出端g₁连接，f₂的第三输出端与t₁的第一输入端连接，f₃的第二输入端与数据输入端I连接，触发器次态Q_n在f₃的第二输入端上，f₃的第三输入端与f₄的第二输出端连接，f₃的第二输出端与第二垃圾位输出端g₂连接，f₃的第三输出端与t₂的第一输入端连接，f₄的第一输入端与异步置数使能信号输入端M连接，f₄的第二输入端与t₂的第二输出端连接，f₄的第三输入端与预置数输入端P连接，f₄的第三输出端与第三垃圾位输出端g₃连接，t₁的第二输入端与第二逻辑低电平输入端L₂连接，t₁的第一输出端与触发器现态信号输出端Q连接，t₂的第二输入端与第三逻辑低电平输入端L₃连接。

2.根据权利要求1所述的一种可异步置数的可逆单边沿D触发器，其特征在于将异步置数使能信号SR输入至异步置数使能信号输入端M，将时钟信号clk输入至时钟信号输入端C，将触发器数据d输入至数据输入端I，将预置数N输入至预置数输入端P，使第一逻辑低电平输入端L₁、第二逻辑低电平输入端L₂、第三逻辑低电平输入端L₃均接逻辑“0”，将触发器现态信号输出端Q输出的信号记为Q_CD；

当异步置数使能信号SR为逻辑高电平即逻辑“1”时，f₄的第二输出端的输出值为预置数N，f₁的第三输出端的输出值为逻辑“0”，使得f₂的第一输入端的输入值和f₃的第一输入端的输入值均为逻辑“0”，从而使得Q_CD＝N，实现了异步置数的功能；

当异步置数使能信号SR为逻辑低电平即逻辑“0”时，f₂的第一输入端的输入值和f₃的第一输入端的输入值均等于时钟信号clk，f₄的第一输入端的输入值为逻辑“0”；若时钟信号clk为逻辑高电平即逻辑“1”，则由t₂,f₃,f₄构成的锁存电路处于数据接收状态，接收的数据就是触发器数据d，而由t₁,f₂构成的锁存电路处于锁存状态，保证Q_CD不随触发器数据d的变化而变化；若时钟信号clk从逻辑高电平变到逻辑低电平即从逻辑“1”变到逻辑“0”，则由t₂,f₃,f₄构成的锁存电路从数据接收状态转变成锁存状态，锁存的数据就是时钟信号clk即将从逻辑高电平变成逻辑低电平时的触发器数据d的值，而由t₁,f₂构成的锁存电路从锁存状态转变成数据接收状态，接收的数据就是由t₂,f₃,f₄构成的锁存电路锁存的数据；随着时间推移，若时钟信号clk从逻辑低电平变到逻辑高电平即从逻辑“0”变到逻辑“1”，则由t₁,f₂构成的锁存电路从数据接收状态转变成锁存状态，锁存的数据就是Q_CD，而由t₂,f₃,f₄构成的锁存电路再次处于数据接收状态，接收的数据就是触发器数据d，实现了单边沿D触发器的功能。

Images