JP2788744B2 - 発振回路 - Google Patents
発振回路Info
- Publication number
- JP2788744B2 JP2788744B2 JP63314123A JP31412388A JP2788744B2 JP 2788744 B2 JP2788744 B2 JP 2788744B2 JP 63314123 A JP63314123 A JP 63314123A JP 31412388 A JP31412388 A JP 31412388A JP 2788744 B2 JP2788744 B2 JP 2788744B2
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- JP
- Japan
- Prior art keywords
- oscillation
- circuit
- clocked inverter
- bias
- input
- Prior art date
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- Expired - Lifetime
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は発振回路に関し、特に、テレビジョンやVTR
における文字や映像の表示のために使用される発振回路
に関する。
における文字や映像の表示のために使用される発振回路
に関する。
第２図は従来の発振回路の一例の回路図である。
この発振回路は、例えば、オンスクリーン回路（文字
画像を表示するための回路）において文字表示の水平方
向のタイミングをとるために用いられるLC発振回路であ
り、本願発明者によって先に開発されたものである。
画像を表示するための回路）において文字表示の水平方
向のタイミングをとるために用いられるLC発振回路であ
り、本願発明者によって先に開発されたものである。
この発振回路は、容量6a,6bおよびインダクタンス５
と、発振段の素子３と、バイアス回路1,2と、ノア回路
９およびインバータINV2と、発振制御素子7,8とで構成
されている。発振段の素子３はクロックドインバータC
INVと制御クロック入力用インバータINVとで構成されて
おり、バイアス回路１および２は、それぞれ、電源VDD
とグランドとの間にソース・ドレイン経路が直列に接続
されたMOS FET M1〜M4,M5〜M8で構成されている。
と、発振段の素子３と、バイアス回路1,2と、ノア回路
９およびインバータINV2と、発振制御素子7,8とで構成
されている。発振段の素子３はクロックドインバータC
INVと制御クロック入力用インバータINVとで構成されて
おり、バイアス回路１および２は、それぞれ、電源VDD
とグランドとの間にソース・ドレイン経路が直列に接続
されたMOS FET M1〜M4,M5〜M8で構成されている。
次に、本従来回路の動作を説明する。
（１）発振停止状態 発振制御端子7,8のいずれかがハイレベル（Ｈ）のと
き、ノア回路９の出力がローレベル（Ｌ）となり、クロ
ックドインバータCINVが動作せず、発振停止状態とな
る。このとき、バイアス回路1,2はオンしており、クロ
ックドインバータCINVの入出力端A,Bは所定電位（例え
ば、1/2VDD）にバイアスされている。このバイアスによ
り、次に発振が開始されるとき、クロックドインバータ
CINVの入力端Ａに最初のクロックが入力されると、出力
レベルはこれに応答して確実に反転し、発振起動時のク
ロック抜け（入力クロックに応答して出力電圧が反転し
ない現象）が防止される。仮に、クロック抜けが発生す
ると、画面上で、表示文字の横方向の乱れが生じるた
め、バイアス回路1,2を設けることにより、このような
同期の乱れを確実に防止できる。
き、ノア回路９の出力がローレベル（Ｌ）となり、クロ
ックドインバータCINVが動作せず、発振停止状態とな
る。このとき、バイアス回路1,2はオンしており、クロ
ックドインバータCINVの入出力端A,Bは所定電位（例え
ば、1/2VDD）にバイアスされている。このバイアスによ
り、次に発振が開始されるとき、クロックドインバータ
CINVの入力端Ａに最初のクロックが入力されると、出力
レベルはこれに応答して確実に反転し、発振起動時のク
ロック抜け（入力クロックに応答して出力電圧が反転し
ない現象）が防止される。仮に、クロック抜けが発生す
ると、画面上で、表示文字の横方向の乱れが生じるた
め、バイアス回路1,2を設けることにより、このような
同期の乱れを確実に防止できる。
また、発振制御端子７には、通常の発振停止信号（水
平同期信号の入力期間において発振を止めるためのハイ
レベル信号）が入力され、発振制御端子８には強制の発
振停止信号（システムコントローラから出力されるハイ
レベル信号で、画面が完全に映像表示に切換わり、文字
表示を長期間にわたって行なわない場合等に出力され
る）が入力される。
平同期信号の入力期間において発振を止めるためのハイ
レベル信号）が入力され、発振制御端子８には強制の発
振停止信号（システムコントローラから出力されるハイ
レベル信号で、画面が完全に映像表示に切換わり、文字
表示を長期間にわたって行なわない場合等に出力され
る）が入力される。
（２）発振状態 発振制御端子７および８がともにローレベル（Ｌ）と
なると、ノア回路９の出力がハイレベルとなり、クロッ
クドインバータCINVが動作可能状態となる。また、ノア
回路９の出力はこのクロックドインバータCINVに入力さ
れ、これにより出力レベルがローレベルに反転して発振
が開始される。また、MOSトランジスタM1,M4,M5,M8が不
導通状態となってバイアス回路1,2がオフする。
なると、ノア回路９の出力がハイレベルとなり、クロッ
クドインバータCINVが動作可能状態となる。また、ノア
回路９の出力はこのクロックドインバータCINVに入力さ
れ、これにより出力レベルがローレベルに反転して発振
が開始される。また、MOSトランジスタM1,M4,M5,M8が不
導通状態となってバイアス回路1,2がオフする。
上述した従来の発振回路は、発振停止時にバイアス電
流が流れるため、発振停止状態が長く続いた場合、電力
消費が増大するという欠点がある。特に、電池で動作す
る機器に使用した場合、電池の消耗が激しくなり、寿命
低下を招く。
流が流れるため、発振停止状態が長く続いた場合、電力
消費が増大するという欠点がある。特に、電池で動作す
る機器に使用した場合、電池の消耗が激しくなり、寿命
低下を招く。
本発明の発振回路は、 入力端子と出力端子との間に発振素子が並列接続され
たクロックドインバータと、クロックドインバータの入
力端子および出力端子を所定電位にバイアスするバイア
ス回路と、第１および第２の発振停止信号を受け当該第
１および第２の発振停止信号のうち少なくとも一方がア
クティブレベルのときクロックドインバータを停止させ
る発振制御手段と、第１および第２の発振停止信号を受
け第１の発振停止信号がアクティブレベルのときバイア
ス回路を動作させ、第２の発振停止信号がアクティブレ
ベルのときバイアス回路を停止させるバイアス回路制御
手段とを有している。
たクロックドインバータと、クロックドインバータの入
力端子および出力端子を所定電位にバイアスするバイア
ス回路と、第１および第２の発振停止信号を受け当該第
１および第２の発振停止信号のうち少なくとも一方がア
クティブレベルのときクロックドインバータを停止させ
る発振制御手段と、第１および第２の発振停止信号を受
け第１の発振停止信号がアクティブレベルのときバイア
ス回路を動作させ、第２の発振停止信号がアクティブレ
ベルのときバイアス回路を停止させるバイアス回路制御
手段とを有している。
発振停止状態が長く続くのは、システムコントローラ
から強制の発振停止信号が入力された場合であることに
着目し、この場合にはバイアス回路をオフさせることに
より、バイアス電流を零とすることができる。
から強制の発振停止信号が入力された場合であることに
着目し、この場合にはバイアス回路をオフさせることに
より、バイアス電流を零とすることができる。
また、通常の発振停止の場合には、バイアス回路が動
作するため、クロック抜けは確実に防止できる。
作するため、クロック抜けは確実に防止できる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の発振回路の一実施例の回路図であ
る。
る。
本実施例は第２図の従来例にオア回路４を付加したも
のである。このオア回路４が、バイアス回路の動作／不
動作を切換え制御する手段となる。すなわち、発振制御
端子７に通常の発振停止信号（ハイレベル）が入力され
ている場合には、ノア回路９の出力はローレベルとな
り、このローレベル出力はオア回路４を介してMOSトラ
ンジスタM1,M5のゲートに伝達され、これらのトランジ
スタはオンする。また、MOSトランジスタM4,M8もオンす
るためバイアス回路1,2が有効に働く。
のである。このオア回路４が、バイアス回路の動作／不
動作を切換え制御する手段となる。すなわち、発振制御
端子７に通常の発振停止信号（ハイレベル）が入力され
ている場合には、ノア回路９の出力はローレベルとな
り、このローレベル出力はオア回路４を介してMOSトラ
ンジスタM1,M5のゲートに伝達され、これらのトランジ
スタはオンする。また、MOSトランジスタM4,M8もオンす
るためバイアス回路1,2が有効に働く。
また、発振制御端子８にシステムコントローラ（不図
示）から強制的な発振停止信号（ハイレベル）が入力さ
れると、オア回路４の出力がハイレベルとなってMOSト
ランジスタM1,M5がオフし、バイアス回路1,2が不動作と
なる。
示）から強制的な発振停止信号（ハイレベル）が入力さ
れると、オア回路４の出力がハイレベルとなってMOSト
ランジスタM1,M5がオフし、バイアス回路1,2が不動作と
なる。
以上説明したように本発明は、バイアス回路の動作／
不動作を切換え制御する手段を付加することにより、長
期間にわたって発振停止状態が続く場合にはバイアス電
流を流さないようにでき、これにより発振停止時の電力
消費を減少できる効果がある。
不動作を切換え制御する手段を付加することにより、長
期間にわたって発振停止状態が続く場合にはバイアス電
流を流さないようにでき、これにより発振停止時の電力
消費を減少できる効果がある。
また、電池で動作する機器に使用した場合、電池の消
耗を防いで長寿命化を図れる効果がある。
耗を防いで長寿命化を図れる効果がある。
第１図は本発明の発振回路の一実施例の回路部、第２図
は従来例の回路図である。 1,2……バイアス回路、 ３……発振段の素子、 ４……オア回路、 ５……インダクタンス、 6a,6b……コンデンサ、 ７……発振制御端子（通常の発振停止信号が入力され
る）、 ８……発振制御端子（強制的な発振停止信号が入力され
る）、 ９……ノア回路、 M1〜M8……MOSトランジスタ、 CINV……クロックドインバータ、 INV1,INV2……インバータ。
は従来例の回路図である。 1,2……バイアス回路、 ３……発振段の素子、 ４……オア回路、 ５……インダクタンス、 6a,6b……コンデンサ、 ７……発振制御端子（通常の発振停止信号が入力され
る）、 ８……発振制御端子（強制的な発振停止信号が入力され
る）、 ９……ノア回路、 M1〜M8……MOSトランジスタ、 CINV……クロックドインバータ、 INV1,INV2……インバータ。
Claims (1)
- 【請求項１】入力端子と出力端子との間に発振素子が並
列接続されたクロックドインバータと、前記クロックド
インバータの前記入力端子および前記出力端子を所定電
位にバイアスするバイアス回路と、第１および第２の発
振停止信号を受け当該第１および第２の発振停止信号の
うち少なくとも一方がアクティブレベルのとき前記クロ
ックドインバータを停止させる発振制御手段と、前記第
１および第２の発振停止信号を受け前記第１の発振停止
信号がアクティブレベルのとき前記バイアス回路を動作
させ、前記第２の発振停止信号がアクティブレベルのと
き前記バイアス回路を停止させるバイアス回路制御手段
とを有することを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63314123A JP2788744B2 (ja) | 1988-12-12 | 1988-12-12 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63314123A JP2788744B2 (ja) | 1988-12-12 | 1988-12-12 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02159104A JPH02159104A (ja) | 1990-06-19 |
| JP2788744B2 true JP2788744B2 (ja) | 1998-08-20 |
Family
ID=18049523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63314123A Expired - Lifetime JP2788744B2 (ja) | 1988-12-12 | 1988-12-12 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2788744B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02122705A (ja) * | 1988-10-31 | 1990-05-10 | Nec Corp | 低消費電流型ｃｍｏｓ水晶発振回路 |
-
1988
- 1988-12-12 JP JP63314123A patent/JP2788744B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02159104A (ja) | 1990-06-19 |
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