KR20020013389A - 기판 바이어스 전압 발생 회로 - Google Patents

기판 바이어스 전압 발생 회로 Download PDF

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KR20020013389A
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다니구찌 이찌로오, 기타오카 다카시
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야마우치 아쓰시
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Abstract

본 발명의 목적은 점유 면적의 축소화, 소비 전력의 저감화, 설계의 용이화 및 제품 비율의 향상을 실현한 기판 바이어스 전압 발생 회로를 얻는 것이다. 본 발명은 제 1 검출기 회로(11)와 제 2 검출기 회로(21)에서 출력된 검출기 신호마다 다른 발진 출력을, 각 검출기 회로에 대응하는 제 1 링 발진기(ring oscillator)(12) 및 제 2 링 발진기(22)로부터 얻어, 그 발진 출력의 하나를 선택기(30)가 선택하여 출력하기 때문에, 1개의 펌프 회로(pump circuit)(40)를 공유하여 이용할 수 있다.

Description

기판 바이어스 전압 발생 회로{SUBSTRATE BIAS VOLTAGE GENERATING CIRCUIT}
본 발명은 반도체 메모리에 적용할 수 있는 기판 바이어스 전압 발생 회로에 관한 것이다.
일반적으로, 반도체 메모리의 백 바이어스 전압(back bias voltage: 이하, VBB 전압이라 함)은, 반도체 메모리의 구동에 필요한 저전압 전원보다도 낮은 전압으로서 생성되어, 후술하는 용도로 사용되고 있다.
우선, 첫째, VBB 전압의 인가, 즉 메모리의 기판 측을 저전압으로 인입함으로써, 메모리 칩 내의 PN 접합이 부분적으로 순방향 전압으로 바이어싱 되어버리는 것을 방지하여, 메모리 셀의 데이터가 파괴되는 것이나 래치업(latch-up) 현상 등을 방지할 수 있다.
둘째, 벌크 효과(bulk effect)로 인한 MOS 트랜지스터의 문턱 전압 변화를 저감하여 회로 동작의 안정화를 도모할 수 있다. 즉, VBB 전압의 인가에 의해, 소스 전위의 변화로 인한 문턱 전압의 변동폭을 줄일 수 있다. 이것은, 워드선의 승압폭을 작게 하여, 소자의 신뢰성을 높일 수 있다는 것을 의미한다.
셋째, VBB 전압의 인가에 의해, 기생 MOS 트랜지스터의 문턱 전압을 높일 수 있다. 기생 MOS 트랜지스터의 문턱 전압을 높게 하는 것은, 접합 항복 현상(junction breakdown phenomenon)의 향상이나 누설 전류의 감소를 실현한다.
넷째, VBB 전압의 인가는, NMOS 트랜지스터의 N+ 소스 드레인 영역과 P 웰 영역 사이에 형성된 PN 접합 용량을 감소시킬 수 있다. 이것에 의해, 회로 동작의 고속화를 도모할 수 있음과 동시에, 비트선 상의 기생 용량이 감소되어, 비트선에 전송되는 셀의 데이터 크기도 증가한다.
이와 같이, VBB 전압을 생성하는 기판 바이어스 전압 발생 회로는, 반도체 기억 장치를 안정적으로 동작시키기 위해서 필수적인 것으로 되어 있다. 도 23은 종래의 기판 바이어스 전압 발생 회로의 개략구성을 나타내는 블록도이다. 도 23에 도시된 바와 같이 종래의 기판 바이어스 전압 발생 회로는, 일반적으로, 메모리가 판독 또는 기록 동작을 하는 액티브 모드일 때에 동작하는 액티브용 링 발진기(111) 및 액티브용 펌프 회로(112)와, 판독 또는 기록 동작을 하지 않는 스탠바이 모드일 때에 동작하는 스탠바이용 링 발진기(121) 및 스탠바이용 펌프 회로(122)를 구비하고 있다.
다음에, 이 종래의 기판 바이어스 전압 발생 회로의 동작에 대하여 설명한다. 도 24는 종래의 기판 바이어스 전압 발생 회로의 동작을 나타내는 흐름도이다. 우선, 기판 바이어스 전압 발생 회로에는, 도시되지 않은 검지 회로에 의해서, DRAM 등의 메모리의 동작 상태가 액티브 모드인지 스탠바이 모드인지를 검지한다(단계 S 1001).
액티브 모드인 경우에는, 검지 회로로부터 액트용 신호(act signal)가 출력되고, 이 액트 신호의 입력에 따라 액티브용 링 발진기(111)와 액티브용 펌프 회로(112)가 액티브된다(단계 Sl002, S 1003). 이것에 의해, 고속 동작에 적합한 네가티브측(negative side)에 큰 전압의 VBB 전위가 생성되어(단계 S 1006), 메모리의 기판에 인가된다.
한편, 스탠바이 모드인 경우에는, 검지 회로로부터 스탠바이용 신호(standby signal)가 출력되고, 이 스탠바이용 신호의 입력에 따라 스탠바이용 링 발진기(121)와 스탠바이용 펌프 회로(122)가 액티브된다(단계 S1004, S 1005). 이것에 의해, 저소비 전력을 실현하는 네가티브측에 작은 전압의 VBB 전위가 생성되어 (단계 S 1006), 메모리의 기판에 인가된다.
종래에 있어서, 당초의 기판 바이어스 전압 발생 회로는 링 발진기와 펌프 회로가 하나만으로 구성되어 있지만, 소비 전류를 감소시키거나, 펌프 회로에 의한 절대값이 큰 VBB 전압을 펌프 회로에 인가하기 위해서, 상술한 바와 같이 링 발진기와 펌프 회로를 액티브용과 스탠바이용으로 분리하는 구성이 주류(主流)를 이루고 있다.
그러나, 메모리의 용량이 커지면 VBB 전압의 공급 능력도 커져야되므로, 기판 바이어스 전압 발생 회로의 면적도 커져 버린다. 그로 인해, 기판 바이어스 전압 발생 회로의 면적 축소화가 요구되고 있다.
또한, 메모리의 양품율(yield)이 향상되고 있는 요즈음, 기판 바이어스 전압 발생 회로도 또한 종래에 불량품이 발생하는 것을 방지하여, 양품율을 향상시킬 필요가 있다.
또한, 반도체전자 장치의 경박단소화(輕薄短小化)와 함께, 저소비 전력화가 요청되고 있어, 기판 바이어스 전압 발생 회로에 있어서도 소비 전류의 저감을 도모할 필요가 있다.
또한, 최근에 전기 제품의 제어는, 메모리, 마이크로 컴퓨터, 로직(logic circuit)의 3개가 데이터를 주고받는 것으로 되어 있지만, 프로세스 기술의 진보에 의해서 LSI가 혼재될 수 있게 되었기 때문에, 이들을 단일 칩화한 소위 메모리 혼재 ASIC(memory incorporated Application Specific Integrated Circuit)이 주목받고 있다.
이 메모리 혼재 ASIC에서는, 일반적인 메모리나 마이크로컴퓨터의 조합과 다르고, 크기가 소형화되는 것뿐만 아니라, 버스폭 확대에 의한 데이터 전송의 고속화나 소비 전력의 저감화를 실현할 수 있다. 즉, 이 메모리 혼재 ASIC에서는, 필요에 따라 여러 가지 용량의 메모리로 설계할 필요가 있기 때문에, 종래의 규격화된 메모리 용량에 대해 기판 바이어스 전압 발생 회로를 이용하는 것은, 항상 알맞지는 않다는 문제가 있었다.
본 발명은 상기 배경 및 문제점을 해결하기 위한 것으로서, 링 발진기나 펌프 회로 내에 VBB 전압의 튜닝 메카니즘(tuning mechanism)을 마련함으로써, 점유 면적의 축소화, 소비 전력의 저감화, 설계의 용이화 및 제품 비율의 향상을 실현하는 기판 바이어스 전압 발생 회로를 얻는 것을 목적으로 한다.
도 1은 실시예 1에 따른 기판 바이어스 전압 발생 회로의 개략구성을 나타내는 블록도,
도 2는 실시예 1에 따른 기판 바이어스 전압 발생 회로의 동작을 나타내는 흐름도,
도 3은 실시예 2에 따른 기판 바이어스 전압 발생 회로의 개략구성을 나타내는 블록도,
도 4는 실시예 2에 따른 기판 바이어스 전압 발생 회로의 동작을 나타내는 흐름도,
도 5는 실시예 3에 따른 기판 바이어스 전압 발생 회로의 개략구성을 나타내는 블록도,
도 6은 실시예 3에 따른 기판 바이어스 전압 발생 회로의 링 발진기의 회로도,
도 7은 실시예 3에 따른 기판 바이어스 전압 발생 회로의 동작을 나타내는 흐름도,
도 8은 실시예 4에 따른 기판 바이어스 전압 발생 회로의 링 발진기의 회로도,
도 9는 실시예 4에 따른 기판 바이어스 전압 발생 회로의 동작을 나타내는 흐름도,
도 10은 실시예 5에 따른 기판 바이어스 전압 발생 회로의 링 발진기의 회로도,
도 11은 실시예 5에 따른 기판 바이어스 전압 발생 회로의 동작을 나타내는 흐름도,
도 12는 실시예 6에 따른 기판 바이어스 전압 발생 회로의 링 발진기(10)의 회로도,
도 13은 실시예 6에 따른 기판 바이어스 전압 발생 회로의 동작을 나타내는 흐름도,
도 14는 실시예 7에 따른 기판 바이어스 전압 발생 회로의 링 발진기(10)의 회로도,
도 15는 실시예 8에 따른 기판 바이어스 전압 발생 회로의 링 발진기(10)의 회로도,
도 16은 실시예 8에 따른 기판 바이어스 전압 발생 회로의 동작을 나타내는 흐름도,
도 17은 실시예 9에 따른 기판 바이어스 전압 발생 회로의 개략구성을 나타내는 블록도,
도 18은 실시예 9에 따른 기판 바이어스 전압 발생 회로의 동작을 나타내는흐름도,
도 19는 실시예 10에 따른 기판 바이어스 전압 발생 회로의 펌프 회로의 회로도,
도 20은 실시예 11에 따른 기판 바이어스 전압 발생 회로의 모듈 구성예를 설명하기 위한 설명도,
도 21은 실시예 12에 따른 기판 바이어스 전압 발생 회로의 일부를 도시하는 도면,
도 22는 실시예 13에 따른 기판 바이어스 전압 발생 회로의 검출기 회로의 회로도,
도 23은 종래의 기판 바이어스 전압 발생 회로의 개략구성을 나타내는 블록도,
도 24는 종래의 기판 바이어스 전압 발생 회로의 동작을 나타내는 흐름도.
도면의 주요 부분에 대한 부호의 설명
10, 13 : 링 발진기 11 : 제 1 검출기 회로
12 : 제 1 링 발진기 20 : 링 발진기
21 : 제 2 검출기 회로 22 : 제 2 링 발진기
23, 51, 52 : 분주기 30, 50 : 선택기
40∼42 : 펌프 회로 62 : LT 회로
CAn1∼CAnn, CBn1∼CBnn, QAn1∼QAnn, QBn1∼QBnn, Qnl, Snl : NMOS 트랜지스터,
CAp1, CBp1, QAp1∼QApn, QBp1∼QBpn, Qp1, SW1, SW2, Sp1, Tr1∼Tr3 : PMOS 트랜지스터
D1∼Dn, G12, G14, G22, G23, G25, G26, G27, G32, G35, G38 : 인버터
FAl, FBl : 퓨즈 Gl1, G21 : NOR 게이트
G13, G24, G31, G34, G 37 : NAND 게이트
Q1∼Qn : 지연 블록 SW11, SW12 : 스위치
상술한 과제를 해결하여 목적을 달성하기 위한, 본 발명에 따른 기판 바이어스 전압 발생 회로에 있어서는, 기판 바이어스 전압이 소정의 전압 범위 내에 있는 것을 검지하여 검지 신호를 출력하는 복수의 검출기 회로와, 상기 복수의 검출기 회로마다 대응하는 복수의 링 발진기와, 상기 링 발진기로부터 출력된 발진 전압을 상기 검지 신호에 따라 선택적으로 출력하는 선택기와, 상기 선택기로부터 출력된 발진 전압에 근거하여 기판 바이어스전압을 생성하는 하나의 펌프 회로를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 복수의 검출기 회로에 있어서 출력된 검지 신호마다 다른 발진 출력을 각 검출기 회로에 대응하는 링 발진기로부터 얻어, 선택기에 의해서 그 발진 출력 중 하나를 선택해서 출력하고 있기 때문에, 하나의 펌프 회로를 공유하여 이용할 수 있다.
다음 발명에 따른 기판 바이어스 전압 발생 회로에 있어서는, 기판 바이어스 전압이 소정의 전압 범위 내에 있는 것을 검지하여 검지 신호를 출력하는 복수의검출기 회로와, 상기 검지 신호에 따라 기동하는 하나의 링 발진기와, 상기 링 발진기로부터 출력된 발진 전압을 상기 검지 신호에 근거한 분주비로 분주하는 분주기와, 상기 검지 신호에 따라 상기 링 발진기로부터 출력된 발진 전압이나 상기 분주기에 의해서 분주된 발진 전압을 선택적으로 출력하는 선택기와, 상기 선택기로부터 출력된 발진 전압에 근거하여 기판 바이어스 전압을 생성하는 하나의 펌프 회로를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 복수의 검출기 회로의 각각 대응하여 다른 발진 출력을 1개의 링 발진기와 적어도 하나의 분주기에 의해서 생성하기 때문에, 복수의 링 발진기를 필요로 하지 않는다.
그 다음 발명에 따른 기판 바이어스 전압 발생 회로에 있어서는, 기판 바이어스 전압이 소정의 전압 범위 내에 있는 것을 검지하여 검지 신호를 출력하는 복수의 검출기 회로와, 상기 검지 신호에 따라 지연단의 수를 전환하는 하나의 링 발진기와, 상기 링 발진기로부터 출력된 발진 전압에 근거하여 기판 바이어스 전압을 생성하는 하나의 펌프 회로를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 1개의 링 발진기에 있어서, 복수의 다른 검지 신호를 입력하여, 예컨대, 발진 출력을 출력하기 위한 지연단의 위치를 입력한 검지 신호에 따라 이동시킴으로써 지연단수의 전환을 실현하기 때문에, 이것에 의해 지연단의 지연량, 즉 발진 출력의 발진 주파수를 바꿀 수 있다.
그 다음 발명에 따른 기판 바이어스 전압 발생 회로에 있어서는, 기판 바이어스 전압이 소정의 전압 범위 내에 있는 것을 검지하여 검지 신호를 출력하는 복수의 검출기 회로와, 상기 검지 신호에 따라서 지연단의 통전량을 변경하는 트랜지스터를 온/오프(ON/OFF) 제어하는 하나의 전류 제한형 링 발진기와, 상기 링 발진기로부터 출력된 발진 전압에 근거하여 기판 바이어스 전압을 생성하는 하나의 펌프 회로를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 1개의 전류 제한형 링 발진기에 있어서, 복수의 다른 검지 신호를 입력하여, 입력한 검지 신호에 따라서 지연단의 통전량을 변경하는 트랜지스터를 온/오프 제어하기 때문에, 이것에 의해 지연단의 지연량, 즉 발진 출력의 발진 주파수를 변경할 수 있다.
그 다음 발명에 따른 기판 바이어스 전압 발생 회로에 있어서는, 상기 발명에 있어서, 상기 링 발진기가, 복수의 지연단과, 해당 복수의 지연단마다 통전량을 변경하는 복수의 트랜지스터를 구비하여, 상기 검지 신호에 따라서 상기 복수의 트랜지스터의 전부 또는 일부를 온/오프 제어하는 것을 특징으로 한다.
본 발명에 의하면, 1개의 전류 제한형 링 발진기에 있어서, 복수의 다른 검지 신호를 입력하여, 입력한 검지 신호에 따라서 복수의 지연단의 전부 또는 일부의 통전량이 변경되기 때문에, 이것에 의해 지연단의 지연량, 즉 발진 출력의 발진 주파수를 보다 세밀하게 변경할 수 있다.
그 다음 발명에 따른 기판 바이어스 전압 발생 회로에 있어서는, 기판 바이어스 전압이 소정의 전압 범위 내에 있는 것을 검지하여 검지 신호를 출력하는 복수의 검출기 회로와, 상기 검지 신호에 따라서 지연단의 통전량을 변경하는 트랜지스터의 게이트 전압을 제어하는 하나의 전류 제한형 링 발진기와, 상기 링 발진기로부터 출력된 발진 전압에 근거하여 기판 바이어스 전압을 생성하는 하나의 펌프 회로를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 1개의 전류 제한형 링 발진기에 있어서, 복수의 다른 검지 신호를 입력하여, 입력한 검지 신호에 따라서 지연단의 통전량을 변경하기 위한 트랜지스터의 게이트에 다른 전압을 인가하기 때문에, 이것에 의해 지연단의 지연량, 즉 발진 출력의 발진 주파수를 변경할 수 있다.
그 다음 발명에 따른 기판 바이어스 전압 발생 회로에 있어서는, 기판 바이어스 전압이 소정의 전압 범위 내에 있는 것을 검지하여 검지 신호를 출력하는 복수의 검출기 회로와, 상기 검지 신호에 따라서 지연단에 접속된 캐패시터를 절단하는 하나의 링 발진기와, 상기 링 발진기로부터 출력된 발진 전압에 근거하여 기판 바이어스 전압을 생성하는 하나의 펌프 회로를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 1개의 링 발진기에 있어서, 복수의 다른 검지 신호를 입력하여, 입력한 검지 신호에 따라서 지연단에 접속된 캐패시터를 절단하기 때문에, 이것에 의해 지연단의 지연량, 즉 발진 출력의 발진 주파수를 바꿀 수 있다.
그 다음 발명에 따른 기판 바이어스 전압 발생 회로에 있어서는, 상기 발명에 있어서, 상기 링 발진기가 지연단에 접속된 복수의 캐패시터를 구비하여, 상기 검지 신호에 따라서 상기 복수의 캐패시터의 전부 또는 일부를 절단하는 것을 특징으로 한다.
본 발명에 의하면, 1개의 링 발진기에 있어서, 복수의 다른 검지 신호를 입력하여, 입력한 검지 신호에 따라서 지연단에 접속된 복수의 캐패시터의 전부 또는일부를 절단하기 때문에, 이것에 의해 지연단의 지연량, 즉 발진 출력의 발진 주파수를 보다 세밀하게 바꿀 수 있다.
그 다음 발명에 따른 기판 바이어스 전압 발생 회로에 있어서는, 상기 발명에 있어서, 상기 링 발진기는 지연단에, 레이저 트리밍(laser trimming)을 수행할 수 있는 퓨즈를 거쳐서 접속된 캐패시터를 구비하고 있는 것을 특징으로 한다.
본 발명에 의하면, 지연단에 레이저 트리밍을 수행할 수 있는 퓨즈를 거쳐서 접속된 캐패시터를 구비하고 있기 때문에, LT 블로(blow)에 의해 지연단의 지연량, 즉 발진 출력의 발진 주파수를 조절할 수 있다.
그 다음 발명에 따른 기판 바이어스 전압 발생 회로에 있어서는, 기판 바이어스 전압이 소정의 전압 범위 내에 있는 것을 검지하여 검지 신호를 출력하는 복수의 검출기 회로와, 상기 검지 신호에 따라서 자기(自己)를 구성하는 반도체 소자의 일부 또는 전부에 공급되는 전원 전압을 전환하는 하나의 링 발진기와, 상기 링 발진기로부터 출력된 발진 전압에 근거하여 기판 바이어스 전압을 생성하는 하나의 펌프 회로를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 1개의 링 발진기에 있어서, 복수의 다른 검지 신호를 입력하여, 입력한 검지 신호에 따라서 자기를 구성하는 반도체 소자의 일부 또는 전부에 공급되는 전원 전압을 전환하기 때문에, 이것에 의해 지연단의 지연량, 즉 발진 출력의 발진 주파수를 바꿀 수 있다.
그 다음 발명에 따른 기판 바이어스 전압 발생 회로에 있어서는, 기판 바이어스 전압이 소정의 전압 범위 내에 있는 것을 검지하여 검지 신호를 출력하는 복수의 검출기 회로와, 상기 검지 신호에 따라 기동하는 적어도 하나의 링 발진기와, 입력된 발진 전압에 근거하여 기판 바이어스 전압을 생성하는 복수의 펌프 회로와, 상기 링 발진기로부터 출력된 발진 전압을 상기 검지 신호에 따라서 상기 복수의 펌프 회로에 선택적으로 입력하는 선택기를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 검출기 회로로부터 출력된 검지 신호에 의해 동작하는 링 발진기의 발진 전압에 근거하여, 복수의 펌프 회로 중 선택기에 의해 선택된 펌프 회로에 의해서 기판 바이어스 전압이 생성되기 때문에, 같은 공급 능력이며 또한 비교적 작은 공급 능력의 펌프 회로를 이용하여, 보다 큰 기판 바이어스 전압을 공급할 수 있다.
그 다음 발명에 따른 기판 바이어스 전압 발생 회로에 있어서는, 상기 발명에 있어서, 상기 복수의 펌프 회로가, 동일한 기판 바이어스 전압 공급 능력의 펌프 회로가 병렬로 접속된 모듈구성인 것을 특징으로 한다.
본 발명에 의하면, 동일한 펌프 회로를 병렬로 배치한 모듈구성에 의해 복수의 펌프 회로가 공급되기 때문에, 예컨대, 전체의 기판 바이어스 전압 공급 능력이 다른 모듈구성의 복수의 펌프 회로를 몇 개 준비 해 두고, 메모리의 사이즈에 따라 적절한 모듈을 선택할 수 있다.
그 다음 발명에 따른 기판 바이어스 전압 발생 회로에 있어서는, 기판 바이어스 전압이 소정의 전압 범위 내에 있는 것을 검지하여 검지 신호를 출력하는 복수의 검출기 회로와, 상기 검지 신호에 따라 기동하는 하나의 링 발진기와, 상기 링 발진기로부터 출력된 발진 전압에 근거하여 기판 바이어스 전압을 생성함과 동시에, 상기 검지 신호에 따라서 자기를 구성하는 반도체 소자의 일부 또는 모든 전원 전압을 전환하는 하나의 펌프 회로를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 1개의 펌프 회로에 있어서, 복수의 다른 검지 신호에 따라서 자기를 구성하는 반도체 소자의 일부 또는 전부에 공급되는 전원 전압이 전환되기 때문에, 이것에 의해 기판 바이어스 전압의 공급 능력을 바꿀 수 있다.
그 다음 발명에 따른 기판 바이어스 전압 발생 회로에 있어서는, 상기 발명에 있어서, 상기 복수의 검출기 회로는, 1개의 트리밍 회로를 공유하여 접속하고 있는 것을 특징으로 한다.
본 발명에 의하면, 복수의 검출기 회로는, 1개의 트리밍 회로를 공유하여 접속하고 있기 때문에, 각 검출기 회로마다 다른 트리밍 회로를 갖출 필요가 없어진다.
이하에, 본 발명에 따른 기판 바이어스 전압 발생 회로의 실시예를 도면에 근거하여 상세히 설명한다. 또, 이 실시예에 의해 본 발명이 한정되는 것은 아니다.
(실시예 1)
우선, 실시예 1에 따른 기판 바이어스 전압 발생 회로에 대하여 설명한다. 도 l은 실시예 1에 따른 기판 바이어스 전압 발생 회로의 개략구성을 나타내는 블록도이다. 도 1에 나타내는 기판 바이어스 전압 발생 회로는, VBB 전압이 제 1 기준값보다 큰 것을 자기 검지(self-detecting)하는 제 1 검출기 회로(11)와, 제 1검출기 회로(11)에 의해 출력된 제 1 검출기 신호에 따라서 기동 상태로 활성화되는 제 1 링 발진기(12)와, VBB 전압이 제 2 기준값보다 큰 것을 자기 검지하는 제 2 검출기 회로(21)와, 제 1 검출기 신호와 제 2 검출기 회로(21)에 의해 출력된 제 2 검출기 신호에 따라서 제 1 기준값 이하이고 제 2 기준값 이상일 때에 기동 상태로 활성화되는 제 2 링 발진기(22)를 구비하고 있다.
또한, 도 1에 나타내는 기판 바이어스 전압 발생 회로는, 제 1 링 발진기(12)로부터 출력된 발진 전압(이하, 제 1 펌핑 전압(pumping voltage)이라 함)과 제 2 링 발진기(22)로부터 출력된 발진 전압(이하, 제 2 펌핑 전압이라 함)을 입력하여, 상기 제 1 검출기 신호가 입력된 경우에 선택적으로 상기 제 1 펌핑 전압을 출력하여 상기 제 1 검출기 신호가 입력되지 않는 경우에는 선택적으로 상기 제 2 펌핑 전압을 출력하는 선택기(30)를 갖추고 있다. 또한, 선택기(30)로부터 출력된 펌핑 전압에 근거하여, VBB 전압을 생성하는 펌프 회로(40)를 갖추고 있다.
즉, 실시예 1에 따른 기판 바이어스 전압 발생 회로는, 1개의 펌프 회로(40)를 공용하여, 그 펌프 회로(40)에 입력되는 펌핑 전압을 VBB 전압의 값에 따라 결정하는 것이다.
그 다음, 실시예 1에 따른 기판 바이어스 전압 발생 회로의 동작에 대하여 설명한다. 도 2는 실시예 1에 따른 기판 바이어스 전압 발생 회로의 동작을 나타내는 흐름도이다. 우선, 기판 바이어스 전압 발생 회로에 있어서, 제 1 검출기 회로(11)와 제 2 검출기 회로(21)에 VBB 전압이 입력되어, VBB 전압이 검지된다(단계S 101).
제 1 검출기 회로(11)에 있어서, 입력된 VBB 전압이 제 1 기준값(예컨대, -0.8V)보다 크다고 검지되면 (단계 S 102 예), 제 1 검출기 회로(11)는 제 1 검출기 신호를 출력한다. 이 제 1 검출기 신호는 제 1 링 발진기(12)에 입력되어, 제 1 링 발진기(12)를 기동 상태로 활성화한다(단계 S 103). 또, 이 때, 제 2 링 발진기(22)는 정지 상태인 비활성화 상태로 된다.
이것에 의해, 제 1 링 발진기(12)의 출력, 즉 제 1 펌핑 전압이 선택기(30)에 입력된다. 선택기(30)는 제 1 검출기 신호가 입력되는 것에 의해, 제 1 펌핑 전압을 선택적으로 펌프 회로(40)에 입력한다(단계 S 104). 그리고, 펌프 회로(40)는 이 제 1 펌핑 전압의 입력에 따라 기동 상태로 활성화되어(단계 S 108), VBB 전압을 생성한다(단계 S 109). 특히, 상술한 단계 S 102∼S 104, S 108 및 S l09의 처리의 흐름은, 전원 투입 시나 메모리 동작 시의 VBB 전압이 대부분 소비될 때 등, 전압 기판 바이어스 전압이 높은 공급 능력을 필요로할 경우에, 예컨대 -1.0V의 VBB 전압을 생성하여 신속히 공급할 수 있는 것을 의미한다.
한편, 제 2 검출기 회로(21)에 있어서, 입력된 VBB 전압이 제 2 기준값(예컨대, -1.0V)보다 큰다고 검지되면, 제 2 검출기 회로(21)는 제 2 검출기 신호를 출력한다. 이 경우, 상기 제 1 검출기 신호는 검지 상태를 나타내지 않기 때문, 그 검지 상태를 나타내지 않는 제 1 검출기 신호와 검지 상태를 나타내는 제 2 검출기 신호에 의해서, 입력된 VBB 전압이 제 1 기준값보다 작고 또한 제 2 기준값보다 크다는 것을 안다(단계 S 102 아니오, 단계 S 105 예).
그리고, 이 검지 상태를 나타내는 제 2 검출기 신호와 검지 상태를 나타내지 않는 제 1 검출기 신호는, 제 2 링 발진기(22)에 입력되어, 제 2 링 발진기(22)를 기동 상태로 활성화한다(단계 Sl06). 또, 이 때, 제 1 링 발진기(12)는 정지 상태인 비활성화 상태로 된다. 이것에 의해, 제 2 링 발진기(22)의 출력, 즉 제 2 펌핑 전압이 선택기(30)에 입력된다. 선택기(30)는 제 1 검출기 신호를 입력하지 않고 있는 상태로 있기 때문에, 제 2 펌핑 전압을 선택적으로 펌프 회로(40)에 입력한다(단계 S 107). 그리고, 펌프 회로(40)는 이 제 2 펌핑 전압의 입력에 따라 기동 상태로 활성화되어(단계 S 108) VBB 전압을 생성한다(단계 S 109). 특히, 상술한 단계 S 102, S 105∼S 109의 처리의 흐름은, VBB 전압이 예컨대 -1.0V에 근접하여 높은 공급 능력을 필요로 하지 않을 때나 메모리가 동작하지 않고 있을 때의 VBB 전압의 소비를 보충할 때에, 적합한 VBB 전압을 생성하여 신속히 공급할 수 있다는 것을 의미한다.
입력된 VBB 전압이 제 2 기준값보다도 작은 경우에는(단계 S 105 아니오), 제 1 링 발진기(12) 및 제 2 링 발진기(22)는 함께 정지 상태인 비활성화 상태로 된다(단계 S 110). 이와 함께, 펌프 회로(40)도 또한 정지 상태인 비활성화 상태로 된다(단계 S 111).
이상 설명한 대로, 실시예 1에 따른 기판 바이어스 전압 발생 회로에 의하면, VBB의 전압 레벨을 검지하여, 링 발진기와 펌프 회로를 동작시키거나 정지시키고 있기 때문에, VBB 전압을 메모리의 기판에 과도하게 공급하지 않게 된다. 또한, 1개의 펌프 회로를 공유하고 있기 때문에, 종래의 복수의 펌프 회로를 갖춘 구성과비교하여, 회로의 면적을 축소화할 수 있다. 또, 실시예 1에 따른 기판 바이어스 전압 발생 회로에서는 선택기를 새롭게 마련할 필요가 있지만, 선택기는 펌프 회로와 비교하여 충분히 회로 규모가 작기 때문에 특별히 문제되지는 없다.
또, 펌프 회로(40)는 도 23에 나타낸 종래의 스탠바이용 펌프 회로(122)보다도 회로 규모가 크기 때문에 소비 전류는 커지지만, 공급 능력이 커지는 만큼 동작을 느리게 할 수 있기 때문에, 소비 전류는 종래와 같은 정도이다.
또한, 실시예 1에 따른 기판 바이어스 전압 발생 회로에서는, VBB 전압을 자기 검지한 결과에 근거하여 재귀적으로 VBB 전압을 생성하고 있기 때문에, 세개 이상의 검출기 회로, 즉 세개 이상의 기준값(검지 레벨)을 갖음으로써, VBB 전압의 피드백 생성을 보다 세밀히 제어할 수 있다.
(실시예 2)
이하, 실시예 2에 따른 기판 바이어스 전압 발생 회로에 대하여 설명한다. 도 3은 실시예 2에 따른 기판 바이어스 전압 발생 회로의 개략구성을 나타내는 블록도이다. 또, 도 l과 공통된 부분에 관해서는 동일한 부호를 부여하고, 그 설명을 생략한다.
도 3에 나타내는 기판 바이어스 전압 발생 회로에 있어서, 도 1과 다른 점은, 링 발진기를 하나로 하고, 새롭게 분주기(23)를 마련한 것이다. 즉, 링 발진기(13)를 공유하고, 선택기(30)는 링 발진기(13)로부터 출력된 제 1 펌핑 전압을 입력함과 동시에, 제 1 펌핑 전압을 분주기(23)에 입력함으로써 주기를 느리게 한전압을 제 2 펌핑 전압으로서 입력한다. 또한, 링 발진기(13)의 활성화 제어와 분주기(23)를 경유할지의 여부를 제어하기 위해서, NOR 게이트(Gl1)와, 인버터(G12, G14)와, NAND 게이트(G13)가 마련되어 있다.
다음에, 실시예 2에 따른 기판 바이어스 전압 발생 회로의 동작에 대하여 설명한다. 도 4는 실시예 2에 따른 기판 바이어스 전압 발생 회로의 동작을 나타내는 흐름도이다. 우선, 기판 바이어스 전압 발생 회로에 있어서, 제 1 검출기 회로(11)와 제 2 검출기 회로(21)에 VBB 전압이 입력되어, VBB 전압이 검지된다(단계 S 20l).
제 1 검출기 회로(11)에서, 입력된 VBB 전압이 제 1 기준값(예컨대, -0.8V)보다 크다고 검지되면(단계 S 202 예), 제 1 검출기 회로(11)는 논리 레벨 "H"의 제 1 검출기 신호를 출력한다. 이 제 1 검출기 신호는 NOR 게이트(Gl1)의 입력 단자중 한쪽에 입력된다. 여기서, NOR 게이트(G11)는 다른쪽 입력 단자의 신호 상태에 관계없이 논리 레벨 "L"의 신호를 출력한다. 이 논리 레벨"L"의 신호는 인버터(G12)에서 반전되어, 링 발진기(13)에 입력된다. 이것에 의해, 링 발진기(13)는 기동 상태로 활성화된다(단계 S 203).
따라서, 링 발진기(13)의 출력, 즉 제 1 펌핑 전압이 선택기(30)에 입력된다. 선택기(30)는 제 1 검출기 신호가 입력되는 것에 의해, 제 1 펌핑 전압을 선택적으로 펌프 회로(40)에 입력한다(단계 S 204). 그리고, 펌프 회로(40)는 이 제 1 펌핑 전압의 입력에 따라 기동 상태로 활성화되어(단계 S 209), VBB 전압을 생성한다(단계 S 210). 특히, 상술한 단계 S 202∼S 204, S 209 및 S 210의 처리의 흐름은, 전원 투입 시나 메모리 동작 시의 VBB 전압이 대 부분 소비될 때 등, 전압 기판 바이어스 전압이 높은 공급 능력을 필요로 할 때에, 예컨대 -1.0V의 VBB 전압을 생성하여 신속히 공급할 수 있다는 것을 의미한다.
한편, 제 2 검출기 회로(21)에 있어서, 입력된VBB 전압이 제 2 기준값(예컨대,-l.0V)보다 크다고 검지되면, 제 2 검출기 회로(21)는 논리 레벨 "H"의 제 2 검출기 신호를 출력한다(단계 S 202 아니오, 단계 S 205 예). 이 제 2 검출기 신호는, NOR 게이트(G11)의 입력 단자 중 다른쪽과 NAND 게이트(G13)의 입력 단자 중 한쪽에 입력된다. 여기서, NOR 게이트(G11)는 한쪽 입력 단자의 신호 상태에 관계없이, 논리 레벨 "L"의 신호를 출력한다. 이 논리 레벨 "L"의 신호는 인버터(G12)에서 반전되어, 링 발진기(13)에 입력된다. 이것에 의해, 링 발진기(13)는 기동 상태로 활성화된다(단계 S 206).
또한, NAND 게이트(G13)는 입력 단자의 다른쪽에 링 발진기(13)의 출력, 즉 제 1 펌핑 전압을 입력하고 있지만, 입력 단자의 한쪽이 논리 레벨 "H"를 입력하고 있기 때문에, 그 제 1 펌핑 전압을 반전한 전압을 순차적으로 출력한다. 이 출력은 인버터(G14)에서 반전되기 때문에, 분주기(23)에는 제 1 펌핑 상태와 동일한 위상의 전압이 입력된다(단계 S 207).
분주기(23)에서는, 제 1 펌핑 전압을, 실시예 1에서 설명한 제 2 링 발진기(22)에서 출력되는 제 2 펌핑 전압과 동등한 주기로 지연시켜, 선택기(30)에 입력한다.
선택기(30)는, 제 1 검출기 신호가 입력되어 있지 않기 때문, 제 2 펌핑 전압을 선택적으로 펌프 회로(40)에 입력하는 (단계 S 208). 그리고, 펌프 회로(40)는, 이 제 2 펌핑 전압의 입력에 따라서, 기동 상태로 활성화되어(단계 S 209), VBB 전압을 생성한다(단계 S 210). 특히, 상기한 단계 S 202, S 205∼S 210의 처리의 흐름은, VBB 전압이 예컨대 -1.0V에 근접하여 높은 공급 능력을 필요로 하지 않을 때나 메모리가 동작하지 않고 있을 때의 VBB 전압의 소비를 보충할 때에, 적합한 VBB 전압을 생성하여 신속히 공급할 수 있다는 것을 의미한다.
입력된VBB 전압이 제 2 기준값보다도 작은 경우에는(단계 S 205 아니오), 링 발진기(13)는, 정지 상태인 비활성화 상태로 된다(단계 S 211). 또한, 이와 함께, 펌프 회로(40)도 또한 정지 상태인 비활성화 상태로 된다(단계 S 212).
이상으로 설명한 바와 같이, 실시예 2에 따른 기판 바이어스 전압 발생 회로에 의하면, 링 발진기와 분주기의 구성으로, 실시예 1에 나타낸 제 1 링 발진기와 제 2 링 발진기와 동등한 기능을 가질 수 있기 때문에, 실시예 1에 의한 효과를 얻을 수 있음과 동시에, 링 발진기를 비교적 사이즈가 작은 분주기로 대체한 차이만큼 회로 면적을 축소할 수 있다. 또한, 회로수를 감소함으로써, 설계 기간을 단축할 수 있게 된다.
(실시예 3)
다음에, 실시예 3에 따른 기판 바이어스 전압 발생 회로에 대하여 설명한다. 도 5는 실시예 3에 따른 기판 바이어스 전압 발생 회로의 개략구성을 나타내는 블록도이다. 또, 도 1과 공통된 부분에 관해서는 동일한 부호를 부여하고, 그 설명을 생략한다.
도 5에 나타내는 기판 바이어스 전압 발생 회로에 있어서, 도 1과 다른 점은, 링 발진기를 하나로 하여, 그 링 발진기(10)내에서 제 1 검출기 신호 및 제 2 검출기 신호에 따른 펌핑 전압을 튜닝(tuning)하는 것이다. 따라서, 링 발진기(10)의 내부 구조에도 특징을 갖고 있다.
도 6은, 실시예 3에 따른 기판 바이어스 전압 발생 회로의 링 발진기(10)의 회로도이다. 도 6에 있어서, 링 발진기(10)는 제 1 검출기 신호와 제 2 검출기 신호를 입력하는 NOR 게이트(G21)와, NOR 게이트(G21)의 출력을 순차적으로 반전하는 인버터(G22, G23)와, 인버터(G23)의 출력을 입력 단자의 한쪽에 입력하는 NAND 게이트(G24)를 구비하고 있다.
또한, 링 발진기(10)는, 복수개의 인버터의 직렬 접속에 의해 구성되는 초기 지연단과, m 개의 인버터의 직렬 접속에 의해 구성되고 또한 초기 지연단에 직렬로 접속되는 제 1 지연단과, n 개의 인버터의 직렬 접속에 의해 구성되고 또한 제 1 지연단에 직렬로 접속되는 제 2 지연단과, NAND 게이트(G24)의 출력과 초기 지연단의 출력에 따라서, VBB 전압을 생성하는 출력단을 구비하고 있다.
또한, 제 1 지연단의 출력과 제 2 지연단의 출력을 입력하여, 상기 제 1 검출기 신호가 입력된 경우에 선택적으로 제 1 지연단의 출력을 출력하고, 상기 제 1 검출기 신호가 입력되지 않는 경우에는 선택적으로 제 2 지연단의 출력을 출력하는 선택기(30)를 갖추고 있다.
즉, 제 1 검출기 회로(11)에서 제 1 검출기 신호가 출력된 때는, m 개의 인버터에 의한 지연에 의해서 정해지는 주기의 펌핑 전압이 생성되고, 제 2 검출기 회로(21)에서 제 2 검출기 신호가 출력된 때는, m+n 개의 인버터에 의한 지연에 의해서 정해지는 주기의 펌핑 전압이 생성된다. 이것은 실시예 2와 같은 작용을 실현한다는 것을 의미한다.
다음에, 실시예 3에 따른 기판 바이어스 전압 발생 회로의 동작에 대하여 설명한다. 도 7은 실시예 3에 따른 기판 바이어스 전압 발생 회로의 동작을 나타내는 흐름도이다. 우선, 기판 바이어스 전압 발생 회로에 있어서, 제 1 검출기 회로(11)와 제 2 검출기 회로(21)에 VBB 전압이 입력되어, VBB 전압이 검지된다(단계 S 301).
제 1 검출기 회로(11)에 있어서, 입력된 VBB 전압이 제 1 기준값(예컨대, -0.8V)보다 크다고 검지되면 (단계 S 302 예), 제 1 검출기 회로(11)는 논리 레벨 "H"의 제 1 검출기 신호를 출력한다. 이 제 1 검출기 신호는 링 발진기(10)에 입력된다. 이것에 의해, 링 발진기(10)는 기동 상태로 활성화됨과 동시에, 선택기(30)에 의해서 제 1 지연단의 출력이 피드백된다(단계 S 303).
따라서, m 개의 인버터의 직렬 접속에 의해서 정해지는 주기에 의해 펌핑 전압이 생성되고, 이 펌핑 전압은 펌프 회로(40)에 입력된다(단계 S 306). 그리고, 펌프 회로(40)는 이 펌핑 전압의 입력에 따라 기동 상태로 활성화되어(단계 S 307), VBB 전압을 생성한다(단계 S 308). 특히, 상술한 단계 S 302, S 303, S 306∼S 308의 처리의 흐름은, 전원 투입 시나 메모리 동작 시의 VBB 전압이 대부분 소비될 때 등, 전압 기판 바이어스 전압의 높은 공급 능력을 필요로 할 때에, 예컨대-1.0V의 VBB 전압을 생성하여 신속히 공급할 수 있다는 것을 의미한다.
한편, 제 2 검출기 회로(21)에 있어서, 입력된 VBB 전압이 제 2 기준값(예컨대, -1.0V)보다 크다고 검지되면, 제 2 검출기 회로(21)는 논리 레벨 "H"의 제 2 검출기 신호를 출력한다(단계 S 302 아니오, 단계 S 304 예). 이 제 2 검출기 신호는 링 발진기(10)에 입력된다. 이것에 의해, 링 발진기(10)는 기동 상태로 활성화됨과 동시에, 선택기(30)에 의해서 제 2 지연단의 출력이 피드백된다(단계 S 305).
따라서, m+n 개의 인버터의 직렬 접속에 의해서 정해지는 주기에 의해 펌핑 전압이 생성되고, 이 펌핑 전압은 펌프 회로(40)에 입력된다(단계 S 306). 그리고, 펌프 회로(40)는 이 펌핑 전압의 입력에 따라 기동 상태로 활성화되어(단계 S 307), VBB 전압을 생성한다(단계 S 308). 특히, 상술한 단계 S 302, S 304∼S 308의 처리의 흐름은, VBB 전압이 예컨대 -1· 0V에 근접하여 높은 공급 능력을 필요로 하지 않을 경우나 메모리가 동작하지 않고 있을 때의 VBB 전압의 소비를 보충할 때에, 적합한 VBB 전압을 생성하여 신속히 공급할 수 있다는 것을 의미한다.
입력된 VBB 전압이 제 2 기준값보다도 작은 경우에는(단계 S 304 아니오), 링 발진기(10)는 정지 상태인 비활성화 상태로 된다(단계 S 309). 또한, 이와 함께, 펌프 회로(40)도 또한 정지 상태인 비활성화 상태로 된다(단계 S 310).
이상 설명한 바와 같이, 실시예 3에 따른 기판 바이어스 전압 발생 회로에 의하면, 링 발진기(10) 내에 발진 주파수(지연량)의 튜닝 메카니즘, 특히 지연단을 구성하는 인버터의 수를 변경하는 메카니즘을 마련함으로써, 실시예 2에 나타낸 작용을 실현할 수 있기 때문에, 실시예 2에 의한 효과를 얻을 수 있다.
(실시예 4)
다음에, 실시예 4에 따른 기판 바이어스 전압 발생 회로에 대하여 설명한다. 실시예 4에 따른 기판 바이어스 전압 발생 회로는, 도 5에 나타낸 링 발진기의 다른 예를 나타내는 것이다. 따라서, 이하에 있어서는, 링 발진기의 회로 구성에 대하여 설명한다.
도 8은 실시예 4에 따른 기판 바이어스 전압 발생 회로의 링 발진기(10)의 회로도이다. 또, 도 6과 공통된 부분에 관해서는 동일한 부호를 부여하고, 그 설명을 생략한다. 도 8에 있어서, 도 6과 다른 점은 NOR 게이트(G21)의 출력을 신호 A로 하고, 인버터(G22)의 출력을 신호 B로 하고, 신호 D로 하는 제 1 검출기 신호를 반전하여, 그 결과를 신호 C로 하는 인버터(G25)를 구비한 것이다.
또한, 도 6에 나타낸 선택기(30)를 제거하고, 제 1 지연단 및 제 2 지연단에 대체되는 지연단으로서, 복수의 지연 블록(Q1∼Qn)을 갖춘 점도 다르다. 지연 블록(Q1)은, PMOS 트랜지스터(Qp1)와 NMOS 트랜지스터(Qn1)가 상보 접속되어 인버터를 구성하고 있다. 또한, PM0S 트랜지스터(Qp1)의 소스측에는, 서로 드레인 및 소스끼리 접속된 PMOS 트랜지스터(QAp1, QBp1)가 마련되고, NMOS 트랜지스터(Qn1)의 소스측에는, 서로의 드레인 및 소스끼리 접속된 NMOS 트랜지스터(QAn1, QBnl)이 마련되어 있다.
PMOS 트랜지스터(QAp1)는 상술한 신호 A를 게이트에 입력하고, PMOS 트랜지스터(QBp1)는 게이트에 상술한 신호 C를 입력하고 있다. 또한, NMOS 트랜지스터(QAn1)는 상기한 신호 B를 게이트에 입력하고, NMOS 트랜지스터(QBn1)는 게이트에 상기한 신호 D를 입력하고 있다. 또, 그 밖의 지연 블록(Qn) 등에 관해서도 동일하게 구성되어 있다.
즉, 도 8에 나타내는 링 발진기(10)는 전류 제한형 링 발진기이며, 각 지연 블록은 신호 A∼D의 논리 상태에 따라서 통전하는 전류량이 제어된다. 이 통전량의 제어는 발진 주파수(지연량)의 제어를 의미한다. 특히, 여기서는, 제 1 검출기 신호가 출력된 때는, 각 지연 블록에 있어서, PMOS 트랜지스터(QAp1) 및 NMOS 트랜지스터(QAnl)(이하, 이들을 단지 MOS 트랜지스터(QA)라 함)와, PMOS 트랜지스터(QBp1) 및 NMOS 트랜지스터(QBnl)(이하, 이들을 단지 MOS 트랜지스터(QB)라 함)가 전부 온 상태로 된다.
한편, 제 2 검출기 신호가 출력된 때는, 각 지연 블록에 있어서, PMOS 트랜지스터(QAp1) 및 NMOS 트랜지스터(QAn1)(이하, 이들을 단지 MOS 트랜지스터(QA)라 함)이 온 상태로 되고, PMOS 트랜지스터(QBp1) 및 NMOS 트랜지스터(QBn1)(이하, 이들을 단지 MOS 트랜지스터(QB)라 함)가 오프 상태로 된다. 즉, 제 2 검출기 신호가 출력된 때는, 제 1 검출기 신호가 출력되었을 때와 비교하여, 각 지연 블록에서 전류가 제한되어, 지연이 커진다. 이것은, 실시예 2와 동등한 작용을 실현한다는 것을 의미한다.
다음에, 실시예 4에 따른 기판 바이어스 전압 발생 회로의 동작에 대하여 설명한다. 도 9는, 실시예 4에 따른 기판 바이어스 전압 발생 회로의 동작을 나타내는 흐름도이다. 우선, 기판 바이어스 전압 발생 회로에 있어서, 제 1 검출기 회로(11)와 제 2 검출기 회로(21)에 VBB 전압이 입력되어, VBB 전압이 검지된다(단계 S 401).
제 1 검출기 회로(11)에 있어서, 입력된 VBB 전압이 제 1 기준값(예컨대, -0.8V)보다 크다고 검지되면(단계 S 402 예), 제 1 검출기 회로(11)는 논리 레벨 "H"의 제 1 검출기 신호를 출력한다. 이 제 1 검출기 신호는 링 발진기(10)에 입력된다. 이것에 의해, 링 발진기(10)는 기동 상태로 활성화된다. 또한, 논리 레벨 "H"의 제 1 검출기 신호는, 신호 A, B, C, D를 순서대로 논리 레벨 "L", "H", "L", "H"로 한다. 이것은, 각 지연 블록 내의 MOS 트랜지스터(QA, QB)를 전부 온 상태로 한다는 것을 나타낸다(단계 S 403).
따라서, 각 지연 블록 내의 MOS 트랜지스터(QA, QB)가 전부 온 상태로 된 경우의 전류 제한에 의해 발진 주파수(지연량)가 결정되고, 결정된 발진 주파수(지연량)에 근거하여 펌핑 전압이 생성된다. 이 펌핑 전압은 펌프 회로(40)에 입력된다(단계 S 406). 그리고, 펌프 회로(40)는 이 펌핑 전압의 입력에 따라 기동 상태로 활성화되어(단계 S 407), VBB 전압을 생성한다(단계 S 408). 특히, 상술한 단계 S 402, S403, S 406∼S 408의 처리의 흐름은, 전원 투입 시나 메모리 동작 시의 VBB 전압이 대 부분 소비될 때 등, 전압 기판 바이어스 전압의 높은 공급 능력을 필요로 할 때에, 예컨대 -1.0V의 VBB 전압을 생성하여 신속히 공급할 수 있다는 것을 의미한다.
한편, 제 2 검출기 회로(21)에 있어서, 입력된 VBB 전압이 제 2 기준값(예컨대, -1.0V)보다 크다고 검지되면, 제 2 검출기 회로(21)는 논리 레벨 "H"의 제 2 검출기 신호를 출력한다(단계 S 402 아니오, 단계 S 404 예). 이 제 2 검출기 신호는 링 발진기(10)에 입력된다. 이것에 의해, 링 발진기(10)는 기동 상태로 활성화된다. 또, 여기서 제 1 검출기 신호는 논리 레벨 "L"이다. 또한, 논리 레벨 "H"의 제 2 검출기 신호와 논리 레벨 "L"의 제 1 검출기 신호는, 신호 A, B, C, D를 순서대로 논리 레벨 "L", "H", "H", "L"로 한다. 이것은, 각 지연 블록 내의 MOS 트랜지스터(QA)를 온 상태로 하고, MOS 트랜지스터(QB)를 오프 상태로 한다는 것을 나타낸다(단계 S 405).
따라서, 각 지연 블록 내의 MOS 트랜지스터(QA)만이 온 상태로 된 경우의 전류 제한에 의해 발진 주파수(지연량)가 결정되고, 결정된 발진 주파수(지연량)에 근거하여 펌핑 전압이 생성된다. 이 펌핑 전압은 펌프 회로(40)에 입력된다(단계 S 406). 그리고, 펌프 회로(40)는 이 펌핑 전압의 입력에 따라 기동 상태로 활성화되어(단계 S 407), VBB 전압을 생성한다(단계 S 408). 특히, 상술한 단계 S 402, S 404∼S 408의 처리의 흐름은, VBB 전압이 예컨대 -1.0V에 근접하여 높은 공급 능력을 필요로 하지 않을 때나 메모리가 동작하지 않고 있을 때의 VBB 전압의 소비를 보충할 때에, 적합한 VBB 전압을 생성하여 신속히 공급할 수 있다는 것을 의미한다.
입력된 VBB 전압이 제 2 기준값보다도 작은 경우에는(단계 S 404 아니오), 링 발진기(10)는 정지 상태인 비활성화 상태로 된다(단계 S 409). 또한, 이와 함께, 펌프 회로(40)도 또한 정지 상태인 비활성화 상태로 된다(단계 S 410).
이상 설명한 바와 같이, 실시예 4에 따른 기판 바이어스 전압 발생 회로에 의하면, 링 발진기(10) 내에 발진 주파수(지연량)의 튜닝 메카니즘, 특히 지연단의 전류를 제한하는 MOS 트랜지스터를 온/오프 제어하는 메카니즘을 마련함으로써 실시예 2에 나타낸 작용을 실현할 수 있기 때문에, 실시예 2에 의한 효과를 얻을 수 있다.
(실시예 5)
다음에, 실시예 5에 따른 기판 바이어스 전압 발생 회로에 대하여 설명한다. 실시예 5에 따른 기판 바이어스 전압 발생 회로는, 도 8에 나타낸 전류 제한형 링 발진기의 다른 예를 나타내는 것이다. 따라서, 이하에 있어서는 링 발진기의 회로구성에 대하여 설명한다.
도 10(a)는 실시예 5에 따른 기판 바이어스 전압 발생 회로의 링 발진기(10)의 회로도이다. 또, 도 8과 공통된 부분에 관해서는 동일한 부호를 부여하고, 그 설명을 생략한다. 도 10(a)에 있어서, 도 8과 다른 점은 인버터(G25를 배제하고, 지연 블록(Q1∼Qn)의 내부 구성을 변경한 것이다.
도 10(a)에 나타내는 지연 블록(Q1)은, PMOS 트랜지스터(Qp1)와 NMOS 트랜지스터(Qn1)가 상보 접속되어 인버터를 구성하고 있다. 또한, PMOS 트랜지스터(Qp1)의 소스측에는 PMOS 트랜지스터(QAp1)가 마련되고, NMOS 트랜지스터(Qn1)의 소스측에는 NMOS 트랜지스터(QAn1)가 마련되어 있다. 그리고, PMOS 트랜지스터(QAp1) 및 NMOS 트랜지스터(QAn1)는, 함께 신호 E를 게이트에 입력하고 있다. 또, 그 밖의지연 블록(Qn) 등에 관해서도 마찬가지로 구성되어 있다.
여기서, 신호 E는 도 10(b)에 도시된 바와 같이 제 1 검출기 신호와 제 2 검출기 신호를 입력하는 정전압 발생 회로에 의해서 생성된다. 특히, 도 10(b)에 나타내는 정전압 발생 회로는, 제 2 검출기 신호가 논리 레벨 "H"인 경우보다도, 제 1 검출기 신호가 논리 레벨 "H"인 경우에, 신호 E를 보다 높은 전압값으로서 출력한다.
즉, 도 10(a)에 나타내는 링 발진기(10)는, 제 2 검출기 신호가 출력되었을 때에 각 지연 블록을 제 1 검출기 신호가 출력되었을 때보다도 크게 전류를 제한하여, 지연을 크게한다. 이것은, 실시예 2와 동등한 작용을 실현한다는 것을 의미한다.
다음에, 실시예 5에 따른 기판 바이어스 전압 발생 회로의 동작에 대하여 설명한다. 도 11은 실시예 5에 따른 기판 바이어스 전압 발생 회로의 동작을 나타내는 흐름도이다. 우선, 기판 바이어스 전압 발생 회로에 있어서, 제 1 검출기 회로(11)와 제 2 검출기 회로(21)에 VBB 전압이 입력되어, VBB 전압이 검지된다(단계 S 501).
제 1 검출기 회로(11)에 있어서, 입력된 VBB 전압이 제 1 기준값(예컨대, -0.8V)보다 크다고 검지되면(단계 S 502 예), 제 1 검출기 회로(11)는 논리 레벨 ``H''의 제 1 검출기 신호를 출력한다. 이 제 1 검출기 신호는 링 발진기(10)에 입력된다. 이것에 의해, 링 발진기(10)는 기동 상태로 활성화된다. 또한, 논리 레벨 "H"의 제 1 검출기 신호는 전압 발생 회로에서 전압 A인 신호 E를 생성시킨다. 다만, 전압 A는 제 2 검출기 신호가 논리 레벨 "H"인 경우의 전압 B보다도 큰 값이다. 그리고, 이 전압 A인 신호 E는 MOS 트랜지스터(QA)의 게이트에 입력된다(단계 S 503).
따라서, 각 지연 블록은 MOS 트랜지스터(QA)가 게이트에 전압 A를 입력한 경우의 전류 제한에 의해서 발진 주파수(지연량)을 결정하고, 결정된 발진 주파수(지연량)에 근거하여 펌핑 전압이 생성된다. 이 펌핑 전압은 펌프 회로(40)에 입력된다(단계 S 506). 그리고, 펌프 회로(40)는 이 펌핑 전압의 입력에 따라 기동 상태로 활성화되어(단계 S 507), VBB 전압을 생성한다(단계 S 508). 특히, 상술한 단계 S 502, S 503, S 506∼S 508의 처리의 흐름은, 전원 투입 시나 메모리 동작 시의 VBB 전압이 대 부분 소비될 때 등, 전압 기판 바이어스 전압의 높은 공급 능력을 필요로 할 때에, 예컨대 -1.0V의 VBB 전압을 생성하여 신속히 공급할 수 있다는 것을 의미한다.
한편, 제 2 검출기 회로(21)에 있어서, 입력된 VBB 전압이 제 2 기준값(예컨대, -1.0V)보다 크다고 검지되면, 제 2 검출기 회로(21)는 논리 레벨 "H"의 제 2 검출기 신호를 출력한다(단계 S 502 아니오, 단계 S 504 예). 이 제 2 검출기 신호는 링 발진기(10)에 입력된다. 이것에 의해, 링 발진기(10)는 기동 상태로 활성화된다. 또한, 논리 레벨 "H"의 제 2 검출기 신호는, 전압 발생 회로에서 전압 B인 신호 E를 생성시킨다. 다만, 전압 B는 제 1 검출기 신호가 논리 레벨 "H"인 경우의 전압 A보다도 작은 값이다. 그리고, 이 전압 B의 신호 E는 MOS 트랜지스터(QA)의 게이트에 입력된다(단계 S 505).
따라서, 각 지연 블록은 MOS 트랜지스터(QA)의 게이트에 전압 B가 입력된 경우의 전류 제한에 의해서 발진 주파수(지연량)를 결정하고, 결정된 발진 주파수(지연량)에 근거하여 펌핑 전압을 생성한다. 이 펌핑 전압은 펌프 회로(40)에 입력된다(단계 S 506). 그리고, 펌프 회로(40)는 이 펌핑 전압의 입력에 따라 기동 상태로 활성화되어(단계 S 507), VBB 전압을 생성한다(단계 S 508). 특히, 상술한 단계 S502, S 504∼S 508의 처리의 흐름은, VBB 전압이 예컨대 -1.0V에 근접하여 높은 공급 능력을 필요로 하지 않을 때나 메모리가 동작하지 않고 있을 때의 VBB 전압의 소비를 보충할 때에, 적합한 VBB 전압을 생성하여 신속히 공급할 수 있다는 것을 의미한다.
입력된 VBB 전압이 제 2 기준값보다도 작은 경우에는(단계 S 504 아니오), 링 발진기(10)는 정지 상태인 비활성화 상태로 된다(단계 S 509). 또한, 이와 함께, 펌프 회로(40)도 또한 정지 상태인 비활성화 상태로 된다(단계 S 510).
이상 설명한 바와 같이, 실시예 5에 따른 기판 바이어스 전압 발생 회로에 의하면, 링 발진기(10) 내에 발진 주파수(지연량)의 튜닝 메카니즘, 특히 지연단의 전류를 제한하는 MOS 트랜지스터의 게이트 전압값을 제어하는 메카니즘을 마련함으로써 실시예 2에 나타낸 작용을 실현할 수 있기 때문에, 실시예 2에 의한 효과를 얻을 수 있다.
(실시예 6)
다음에, 실시예 6에 따른 기판 바이어스 전압 발생 회로에 대하여 설명한다.실시예 6에 따른 기판 바이어스 전압 발생 회로는, 도 5에 나타낸 링 발진기의 다른 예를 나타내는 것이다. 따라서, 이하에 있어서는, 링 발진기의 회로구성에 대하여 설명한다.
도 12는 실시예 6에 따른 기판 바이어스 전압 발생 회로의 링 발진기(10)의 회로도이다. 또, 도 6과 공통된 부분에 관해서는 동일한 부호를 부여하고, 그 설명을 생략한다. 도 12에 있어서, 도 6과 다른 점은 신호 J로 하는 제 2 검출기 신호를 반전하여, 그 결과를 신호 F로 하는 인버터(G26)를 갖춘 것이다.
또한, 도 6에 나타낸 선택기(30)를 배제하고, 제 1 지연단 및 제 2 지연단에 대체되는 지연단으로서 복수의 지연 블록(Q1∼Qn)을 갖춘 점도 다르다. 지연 블록 (Q1)은 초기 지연단에 직렬로 접속되는 인버터(D1)와, 전원선측의 캐패시터로서 기능하는 PMOS 트랜지스터(CAp1)와, PMOS 트랜지스터(CAp1)를 인버터(D1)의 출력에 접속하기 위한 스위칭 수단으로서 기능하는 PM0S 트랜지스터(Sp1)와, 접지선측의 캐패시터로서 기능하는 NMOS 트랜지스터(CAn1)와, NMOS 트랜지스터(CAn1)를 인버터(D1)의 출력에 접속하기 위한 스위칭 수단으로서 기능하는 PMOS 트랜지스터(Sn1)를 구비하고 있다. 그리고, PM0S 트랜지스터(Sp1)는 상술한 신호 F를 게이트에 입력하고, NMOS 트랜지스터(Sn1)는 상술한 신호 J를 게이트에 입력하고 있다.
즉, 도 12에 나타내는 링 발진기(10)는, 제 2 검출기 신호가 출력되었을 때에, PMOS 트랜지스터(Sp1) 및 NMOS 트랜지스터(Sn1)를 함께 온 상태로 하여, 인버터 (D1)의 출력에 PMOS 트랜지스터(CAp1)와 NMOS 트랜지스터(CAn1) 만큼의 게이트용량값을 부가한다. 즉, 부가된 용량값 분량만큼 충방전(充放電)이 필요해져, 결과적으로 지연 블록(Q1)의 지연량을 증가시키게 된다. 그 밖의 지연 블록(Qn) 등에 관해서도 마찬가지로 구성되어 있다. 이것은, 실시예 2와 동등한 작용을 실현한다는 것을 의미한다.
다음에, 실시예 6에 따른 기판 바이어스 전압 발생 회로의 동작에 대하여 설명한다. 도 13은 실시예 6에 따른 기판 바이어스 전압 발생 회로의 동작을 나타내는 흐름도이다. 우선, 기판 바이어스 전압 발생 회로에 있어서, 제 1 검출기 회로(11)와 제 2 검출기 회로(21)에 VBB 전압이 입력되어, VBB 전압이 검지된다(단계 S 601).
제 1 검출기 회로(11)에 있어서, 입력된 VBB 전압이 제 1 기준값(예컨대, -0.8V)보다 크다고 검지되면(단계 S 602 예), 제 1 검출기 회로(11)는, 논리 레벨``H''의 제 1 검출기 신호를 출력한다. 이 제 1 검출기 신호는 링 발진기(10)에 입력된다. 이것에 의해, 링 발진기(10)는 기동 상태로 활성화된다(단계 S 603).
즉, 신호 F는 논리 레벨 "H"로 되고, 신호 J는 논리 레벨 "L"로 되기 때문에, PMOS 트랜지스터(Sp1∼Spn) 및 NMOS 트랜지스터(Sn1∼Snn)는 전부 오프 상태로 되어, 인버터(D1∼Dn)의 출력에는 PMOS 트랜지스터(CAp1∼CApn)와 NMOS 트랜지스터(CAn1∼CAnn)만큼의 게이트 용량값은 부가되지 않는다. 따라서, 인버터 (D1∼Dn)에 의하여 정해지는 발진 주파수(지연량)에 근거하여 펌핑 전압이 생성된다. 이 펌핑 전압은 펌프 회로(40)에 입력된다(단계 S 606). 그리고, 펌프회로(40)는 이 펌핑 전압의 입력에 따라 기동 상태로 활성화되어(단계 S 607), VBB 전압을 생성한다(단계 S 608).
특히, 상술한 단계 S 602, S 603, S 606∼S 608의 처리의 흐름은, 전원 투입 시나 메모리 동작 시의 VBB 전압이 대부분 소비될 때 등, 전압 기판 바이어스 전압이 높은 공급 능력을 필요로 할 때에, 예컨대 -1.0V의 VBB 전압을 생성하여 신속히 공급할 수 있다는 것을 의미한다.
한편, 제 2 검출기 회로(21)에 있어서, 입력된 VBB 전압이 제 2 기준값(예컨대, -1.0V)보다 크다고 검지되면, 제 2 검출기 회로(21)는 논리 레벨 "H"의 제 2 검출기 신호를 출력한다(단계 S 602 아니오, 단계 S 604 예). 이 제 2 검출기 신호는 링 발진기(l0)에 입력된다. 즉, 신호 F는 논리 레벨 "L"로 되고, 신호 J는 논리 레벨 "H"로 되기 때문에, PMOS 트랜지스터(Sp1∼Spn) 및 NMOS 트랜지스터(Sn1∼Snn)는 전부 온 상태로 되어, 인버터(D1∼Dn)의 출력에는 PMOS 트랜지스터(CAp1∼CApn)와 NMOS 트랜지스터(CAn1∼CAnn)만큼의 게이트 용량값이 부가된다(단계 S 605). 따라서, 인버터(D1∼Dn)와 상기 게이트 용량값에 의해서 정해지는 지연량에 근거하여 펌핑 전압이 생성된다. 이 펌핑 전압은 펌프 회로(40)에 입력된다(단계 S 606). 그리고, 펌프 회로(40)는 이 펌핑 전압의 입력에 따라 기동 상태로 활성화되어(단계 S 607), VBB 전압을 생성한다(단계 S 608).
특히, 상술한 단계 S 602, S 604∼S 608의 처리의 흐름은, VBB 전압이 예컨대 -1.0V에 근접하여 높은 공급 능력을 필요로 하지 않을 때나 메모리가 동작하지 않고 있을 때의 VBB 전압의 소비를 보충할 때에, 적합한 VBB 전압을 생성하여 신속히 공급할 수 있다는 것을 의미한다.
입력된 VBB 전압이 제 2 기준값보다도 작은 경우에는(단계 S 604 아니오), 링 발진기(10)는 정지 상태인 비활성화 상태로 된다(단계 S 609). 또한, 이와 함께, 펌프 회로(40)도 또한 정지 상태인 비활성화 상태로 된다(단계 S 610).
이상 설명한 바와 같이, 실시예 6에 따른 기판 바이어스 전압 발생 회로에 의하면, 링 발진기(10) 내에 발진 주파수(지연량)의 튜닝 메카니즘, 특히 캐패시터의 부가를 제어하는 메카니즘을 마련함으로써 실시예 2에 나타낸 작용을 실현할 수 있기 때문에, 실시예 2에 의한 효과를 얻을 수 있다.
(실시예 7)
다음에, 실시예 7에 따른 기판 바이어스 전압 발생 회로에 대하여 설명한다. 실시예 7에 따른 기판 바이어스 전압 발생 회로는, 도 12에 나타낸 링 발진기의 다른 예를 나타내는 것이다. 따라서, 이하에 있어서는 링 발진기의 회로구성에 대하여 설명한다.
도 14는 실시예 7에 따른 기판 바이어스 전압 발생 회로의 링 발진기(10)의 회로도이다. 또, 도 12와 공통된 부분에 관해서는 동일한 부호를 부여하고, 그 설명을 생략한다. 도 14에 있어서, 도 12와 다른 점은 최종 지연 블록(Qn)의 출력부에, LT(레이저 트리밍(laser trimming)) 블록을 마련한 것이다.
도 12에 있어서, LT(레이저 트리밍) 블록은, 전원선측의 캐패시터로서 기능하는 PM0S 트랜지스터(CBp1)와, PM0S 트랜지스터(CBp1)를 지연 블록(Qn)의 출력부에 접속하기 위한 퓨즈(FA1)와, 접지선측의 캐패시터로서 기능하는 NMOS 트랜지스터(CBn1)와, NMOS 트랜지스터(CBn1)를 지연 블록(Qn)의 출력부에 접속하기 위한 퓨즈(FB1)를 구비하고 있다.
즉, 도 12에 나타내는 링 발진기(10)는, LT 블록의 퓨즈를 LT 블로(blow) 방식에 의해 절단하여, 지연 블록(Qn)의 출력부에 부가하는 게이트 용량값을 감소시킬 수 있다. 이것은, 실시예 6의 작용에 더하여, 지연단의 지연량을 조정하고 싶은 경우에 효과적이다. 또, LT 블록을 구성하는 LT단은, 도시된 바와 같이 복수개 마련할 수 있다.
상술한 LT 블로 처리는, 실시예 6의 공통 구성 부분의 동작과는 다른 타이밍에 의해서 이루어지기 때문에, 실시예 7에 따른 기판 바이어스 전압 발생 회로의 동작에 관해서는 생략한다.
이상 설명한 바와 같이, 실시예 7에 따른 기판 바이어스 전압 발생 회로에 의하면, 링 발진기(10) 내에 발진 주파수(지연량)의 튜닝 메카니즘, 특히 캐패시터의 부가를 제어하는 메카니즘을 마련하고, 또한 LT 블록을 구비하여, 실시예 2에 나타낸 작용을 실현할 수 있기 때문에, 실시예 2에 의한 효과를 얻을 수 있다. 특히, LT 블록의 실장은, VBB 전압의 공급 능력이 지나치게 커서 메모리의 기판에 부여하는 전압이 지나치게 낮아지는 경우나, VBB 전압의 공급 능력이 모자라 메모리의 기판에 부여하는 전압을 낮게 할 수가 없는 경우 등으로 인해, 지금까지 불량품으로 간주되고 있었던 기판 바이어스 전압 발생 회로 또는 그것을 실장한 칩을 구제할 수 있어, 양품율을 향상시킬 수 있다.
(실시예 8)
다음에, 실시예 8에 따른 기판 바이어스 전압 발생 회로에 대하여 설명한다. 실시예 8에 따른 기판 바이어스 전압 발생 회로는, 도 5에 나타낸 링 발진기의 다른 예를 나타내는 것이다. 따라서, 이하에 있어서는 링 발진기의 회로구성에 대하여 설명한다.
도 15는 실시예 8에 따른 기판 바이어스 전압 발생 회로의 링 발진기(10)의 회로도이다. 또, 도 6과 공통된 부분에 관해서는 동일한 부호를 부여하고, 그 설명을 생략한다. 도 15에 있어서, 도 6과 다른 점은 선택기(30)를 배제하고, 제 1 검출기 신호를 반전하는 인버터(G27)와, 제 1 전원 전압을 공급하기 위한 PMOS 트랜지스터(SW1)와, 제 2 전원 전압을 공급하기 위한 PMOS 트랜지스터(SW2)를 구비한 것이다.
또한, PM0S 트랜지스터(SW2)는 제 1 검출기 신호(F)를 게이트에 입력하고, PM0S 트랜지스터(SW1)는 상술한 인버터(G27)의 출력을 게이트에 입력하고 있다. 여기서, 제 1 전원 전압은 제 2 전원 전압보다도 크다. 특히, 이들 PMOS 트랜지스터(SW1, SW2)의 드레인은 링 발진기(10)를 구성하는 전부 또는 일부 논리 게이트의 전원 전압 입력 단자에 접속되어 있다. 이 구성은 제1 및 제 2 전원 전압의 제어가 모두 제 1 검출기 신호에 의해서 이루어진다는 것을 의미한다.
즉, 도 15에 나타내는 링 발진기(10)는 논리 레벨 "H"의 제 1 검출기 신호가 출력되었을 때에 논리 게이트로 제 1 전원 전압을 공급하고, 논리 레벨 "H"의 제 2 검출기 신호가 출력되었을 때에 논리 게이트로 제 2 전원 전압을 공급한다. 링 발진기(10)를 구성하는 논리 게이트의 전원 전압의 대소는, 그 링 발진기(10)의 발진 주파수(지연량)를 결정한다. 즉, 제 1 전원 전압이 공급된 경우에는, 제 2 전원 전압이 공급된 경우보다도 지연량이 작게 된다. 이것은, 실시예 2와 동등한 작용을 실현한다는 것을 의미한다.
다음에, 실시예 8에 따른 기판 바이어스 전압 발생 회로의 동작에 대하여 설명한다. 도 16은 실시예 8에 따른 기판 바이어스 전압 발생 회로의 동작을 나타내는 흐름도이다. 우선, 기판 바이어스 전압 발생 회로에 있어서, 제 1 검출기 회로(11)와 제 2 검출기 회로(21)에 VBB 전압이 입력되어, VBB 전압이 검지된다(단계 S 701).
제 1 검출기 회로(11)에 있어서, 입력된 VBB 전압이 제 1 기준값(예컨대, -0.8V)보다 크다고 검지되면(단계 S 702 예), 제 1 검출기 회로(11)는 논리 레벨 "H"의 제 1 검출기 신호를 출력한다. 이 제 1 검출기 신호는, 링 발진기(10)에 입력된다. 이것에 의해, 링 발진기(10)는 기동 상태로 활성화됨과 동시에, PMOS 트랜지스터(SWl)는 온 상태로 되어, 각 논리 게이트에 제 1 전원 전압이 공급된다(단계 S 703).
따라서, 이 제 1 전원 전압의 공급에 의해서 정해지는 발진 주파수(지연량)에 근거하여 펌핑 전압이 생성된다. 이 펌핑 전압은 펌프 회로(40)에 입력된다(단계 S 706). 그리고, 펌프 회로(40)는 이 펌핑 전압의 입력에 따라 기동 상태로 활성화되어(단계 S 707), VBB 전압을 생성한다(단계 S 708). 특히, 상술한 단계 S 702, S 703, S 706∼S 708의 처리의 흐름은, 전원 투입 시나 메모리 동작 시의 VBB전압이 대부분 소비될 때 등, 전압 기판 바이어스 전압의 높은 공급 능력을 필요로 할 때에, 예컨대 -1.0V의 VBB 전압을 생성하여 신속히 공급할 수 있다는 것을 의미한다.
한편, 제 2 검출기 회로(21)에 있어서, 입력된 VBB 전압이 제 2 기준값(예컨대, -1.0V)보다 크다고 검지되면, 제 2 검출기 회로(21)는 논리 레벨 "H"의 제 2 검출기 신호를 출력한다(단계 S 702 아니오, 단계 S 704 예). 이 제 2 검출기 신호는 링 발진기(10)에 입력된다. 이것에 의해, 링 발진기(10)는 기동 상태로 활성화됨과 동시에, PMOS 트랜지스터(SW2)가 온 상태로 되어, 각론리 게이트에 제 2 전원 전압이 공급된다(단계 S 705).
따라서, 이 제 2 전원 전압의 공급에 의해서 정해지는 발진 주파수(지연량)에 근거하여 펌핑 전압이 생성된다. 이 펌핑 전압은 펌프 회로(40)에 입력된다(단계 S 706). 그리고, 펌프 회로(40)는 이 펌핑 전압의 입력에 따라 기동 상태로 활성화되어(단계 S 707), VBB 전압을 생성한다(단계 S 708). 특히, 상술한 단계 S 702, S 704∼S 708의 처리의 흐름은, VBB 전압이 예컨대 -1.0V에 근접하여 높은 공급 능력을 필요로 하지 않을 때나 메모리가 동작하지 않고 있을 때의 VBB 전압의 소비를 보충할 때에, 적합한 VBB 전압을 생성하여 신속히 공급할 수 있다는 것을 의미한다.
입력된 VBB 전압이 제 2 기준값보다도 작은 경우에는(단계 S 704 아니오), 링 발진기(10)는 정지 상태인 비활성화 상태로 된다(단계 S 709). 또한, 이와 함께, 펌프 회로(40)도 또한 정지 상태인 비활성화 상태로 된다(단계 S 710).
이상 설명한 바와 같이, 실시예 8에 따른 기판 바이어스 전압 발생 회로에 의하면, 링 발진기(10) 내에 발진 주파수(지연량)의 튜닝 메카니즘, 특히 링 발진기(10)를 구성하는 논리 게이트의 전원 전압을 제어하는 메카니즘을 마련함으로써 실시예 2에 나타낸 작용을 실현할 수 있기 때문에, 실시예 2에 의한 효과를 얻을 수 있다.
(실시예 9)
다음에, 실시예 9에 따른 기판 바이어스 전압 발생 회로에 대하여 설명한다. 도 17은 실시예 9에 따른 기판 바이어스 전압 발생 회로의 개략구성을 나타내는 블록도이다. 도 17에 나타내는 기판 바이어스 전압 발생 회로는, VBB 전압이 제 1 기준값보다 크다는 것을 검지하는 제 1 검출기 회로(11)와, VBB 전압이 제 1 기준값 이하라는 것을 자기 검지하는 제 2 검출기 회로(21)와, 링 발진기(20)와, 같은VBB 전압 공급 능력의 펌프 회로(41, 42)를 구비하고 있다. 특히, 펌프 회로(41, 42)는, 실시예 1에 나타낸 펌프 회로(40)의 절반의 공급 능력을 갖고 있다. 또, 링 발진기(20)는 종래의 링 발진기와 같은 구성이다.
또한, 도 17에 나타내는 기판 바이어스 전압 발생 회로는, NOR 게이트(G31)와, 인버터(G32, G35, G38)와, NAND 게이트(G34, G37)를 구비하고 있다. NOR 게이트(G31)는 제 1 검출기 신호와 제 2 검출기 신호를 입력하고, 인버터(G32)는 그 NOR 게이트(G31)의 출력을 반전하여 링 발진기(20)에 입력한다.
또한, 인버터(G35)는 NAND 게이트(G34)의 출력을 반전하여, 그 결과를 펌프회로(41)에 입력하고, 인버터(G38)는 NAND 게이트(G37)의 출력을 반전하여 그 결과를 펌프 회로(42)에 입력한다. 또, NAND 게이트(G34)의 입력 단자의 한쪽에는 제 1 검출기 신호가 입력되고, 다른쪽에는, 인버터(G38)의 출력이 입력된다. 또한, NAND 게이트(G37)의 입력 단자의 한쪽에는 인버터(G32)의 출력이 입력되고, 다른쪽에는, 링 발진기(20)의 출력이 입력된다.
즉, 실시예 9에 따른 기판 바이어스 전압 발생 회로는, VBB 전압의 검지 결과에 따라서, 동작하는 펌프 회로의 수를 변경시키는 것이다.
다음에, 실시예 9에 따른 기판 바이어스 전압 발생 회로의 동작에 대하여 설명한다. 도 18은 실시예 9에 따른 기판 바이어스 전압 발생 회로의 동작을 나타내는 흐름도이다. 우선, 기판 바이어스 전압 발생 회로에 있어서, 제 1 검출기 회로(11)와 제 2 검출기 회로(21)에 VBB 전압이 입력되어, VBB 전압이 검지된다(단계 S 801).
제 1 검출기 회로(11)에 있어서, 입력된 VBB 전압이 제 1 기준값(예컨대, -0.8V)보다 크다고 검지되면(단계 S 802 예), 제 1 검출기 회로(11)는 논리 레벨 "H"의 제 1 검출기 신호를 출력한다. 이 제 1 검출기 신호는 NOR 게이트(G31)의 입력 단자의 한쪽에 입력된다. 여기서, NOR 게이트(G31)는 다른쪽의 입력 단자의 신호 상태에 관계없이, 논리 레벨 "L"의 신호를 출력한다. 이 논리 레벨 "L"의 신호는 인버터(G32)에서 반전되어 링 발진기(20)에 입력된다. 이것에 의해, 링 발진기(20)는 기동 상태로 활성화된다(단계 S 803).
따라서, 링 발진기(20)의 출력, 즉 펌핑 전압이 NAND 게이트(G37)의 입력 단자의 다른쪽에 입력된다. 결과적으로, NAND 게이트(G37)는 펌핑 전압을 인버터(G38)에 전달한다. 인버터(G38)는 입력된 펌핑 전압을 반전하여 펌프 회로(42)에 입력한다(단계 S 804)
또한, NAND 게이트(G34)는, 입력 단자의 한쪽에 논리 레벨 "H"의 제 1 검출기 신호를 입력함과 동시에, 다른쪽에 인버터(G38)의 출력, 즉 펌핑 전압을 입력한다. 이 펌핑 전압은 인버터(G35)에서 반전되어 펌프 회로(41)에 입력된다(단계 S 804). 즉, 제 1 검출기 신호가 논리 레벨 "H"인 경우에는, 2개의 펌프 회로(41, 42)가 링 발진기(20)로부터 출력된 펌핑 전압에 따라 기동 상태로 활성화된다(단계 S 805). 그리고, 펌프 회로(41, 42)는 VBB 전압을 생성한다(단계 S 810).
특히, 상술한 단계 S 802∼S 805, S 810의 처리의 흐름은, 전원 투입 시나 메모리 동작 시의 VBB 전압이 대부분 소비될 때 등, 전압 기판 바이어스 전압이 높은 공급 능력을 필요로 할 때에, 예컨대 -1.0V의 VBB 전압을 생성하여 신속히 공급할 수 있다는 것을 의미한다.
한편, 제 2 검출기 회로(21)에 있어서, 입력된 VBB 전압이 제 2 기준값(예컨대, -1.0V)보다 크다고 검지되면, 제 2 검출기 회로(21)는 논리 레벨 "H"의 제 2 검출기 신호를 출력한다(단계 S 802 아니오, 단계 S 806 예). 이 제 2 검출기 신호는 NOR 게이트(G31)의 입력 단자의 한쪽에 입력된다. 여기서, NOR 게이트(G31)는 다른쪽의 입력 단자의 신호 상태에 관계없이, 논리 레벨 "L"의 신호를 출력한다. 이 논리 레벨 "L"의 신호는 인버터(G32)에서 반전되어 링 발진기(20)에 입력된다. 이것에 의해, 링 발진기(20)는 기동 상태로 활성화된다(단계 S 807).
따라서, 링 발진기(20)의 출력, 즉 펌핑 전압이 NAND 게이트(G37)의 입력 단자의 한쪽에 입력된다. 여기서, 인버터(G32)의 출력은 논리 레벨 "H"이기 때문에, 결과적으로 NAND 게이트(G37)는 링 발진기(20)로부터 출력된 펌핑 전압을 인버터(G38)에 전달한다. 인버터(G38)는 입력된 펌핑 전압을 반전하여 펌프 회로(42)에 입력한다(단계 S 808).
여기서, 제 1 검출기 신호는 논리 레벨 "L"이기 때문에, NAND 게이트(G34)는, 다른쪽의 입력 단자의 신호 상태에 관계없이, 논리 레벨``H''의 신호를 출력한다. 이 논리 레벨 "H"의 신호는 인버터(G35)에서 반전되어 펌프 회로(41)에 입력되지만, 펌프 회로(41)는 활성화되지 않는다. 즉, 제 2 검출기 신호가 논리 레벨 "H"인 경우에는, 펌프 회로(42)만이 링 발진기(20)로부터 출력된 펌핑 전압에 따라 기동 상태로 활성화된다(단계 S 809). 그리고, 펌프 회로(42)는, VBB 전압을 생성한다(단계 S 810).
특히, 상술한 단계 S 802, S 806∼S 810의 처리의 흐름은, VBB 전압이 예컨대 -l.0V에 근접하여 높은 공급 능력을 필요로 하지 않을 때나 메모리가 동작하지 않고 있을 때의 VBB 전압의 소비를 보충할 때에, 적합한 VBB 전압을 생성하여 신속히 공급할 수 있다는 것을 의미한다.
입력된 VBB 전압이 제 2 기준값보다도 작은 경우에는(단계 S 806 아니오), 링 발진기(20)는 정지 상태인 비활성화 상태로 된다(단계 S 811). 또한, 이와 함께, 펌프 회로(41, 42)도 또한 정지 상태인 비활성화 상태로 된다.(단계 S 812).
이상 설명한 바와 같이, 실시예 9에 따른 기판 바이어스 전압 발생 회로에의하면, 링 발진기와 2개의 펌프 회로의 구성으로, 실시예 1에 나타낸 제 1 링 발진기 및 제 2 링 발진기와 동등한 기능을 갖을 수 있기 때문에, 실시예 1에 의한 효과를 얻을 수 있음과 동시에, VBB 전압이 네가티브측으로 커지면, 회로의 일부가 동작하지 않게 되기 때문에, 소비 전류를 저감할 수 있다. 또한, 링 발진기와 펌프 회로를 하나씩 설계하는 것만으로도 좋기 때문에, 설계 기간을 단축할 수 있다.
(실시예 10)
다음에, 실시예 10에 따른 기판 바이어스 전압 발생 회로에 대하여 설명한다. 실시예 10에 따른 기판 바이어스 전압 발생 회로는, 상술한 각 실시예의 펌프 회로의 예를 설명하는 것이다. 도 19(a)는, 실시예 10에 따른 기판 바이어스 전압 발생 회로의 펌프 회로의 회로도이다. 도 19(a)에 나타내는 펌프 회로는, 단일 부스트형(single boost type) 펌프 회로이며, 회로 구성 자체는 종래와 조금도 다른 곳이 없기 때문에, 여기서는 그 설명을 생략한다.
실시예 10에 있어서 특징적인 것은, 도 19(a)에 도시된 각 논리 게이트의 공급 전압을 실시예 8과 같이, 제 1 검출기 신호에 따라 변경하도록 한 것이다. 도 19(b)는 공급 전압을 변경하기 위한 회로도이다. 또, 그 동작에 관해서는 실시예 8에서 나타낸 것이기 때문에, 여기서는 그 설명을 생략한다.
이상 설명한 바와 같이, 실시예 10에 따른 기판 바이어스 전압 발생 회로에 의하면, 펌프 회로 내에 발진 주파수(지연량)의 튜닝 메카니즘, 특히 펌프 회로를 구성하는 논리 게이트의 전원 전압을 제어하는 메카니즘을 마련함으로써 실시예 2에 나타낸 작용을 실현할 수 있기 때문에, 실시예 2에 의한 효과를 얻을 수 있다.
(실시예 11)
다음에, 실시예 11에 따른 기판 바이어스 전압 발생 회로에 대하여 설명한다. 실시예 11에 따른 기판 바이어스 전압 발생 회로는, 소규모의 펌프 회로 복수개를 병렬로 설계하여, 메모리의 사이즈에 따라서 펌프 회로의 수를 변경할 수 있는 모듈 구성예를 설명하는 것이다. 도 20은 실시예 11에 따른 기판 바이어스 전압 발생 회로의 모듈 구성예를 설명하기 위한 설명도이다. 도 20에 도시된 바와 같이, 예컨대, 16M 비트의 DRAM에 대응하는 펌프 회로를 설계하고, DRAM의 사이즈가 32M 비트일 때에는, 펌프 회로를 2개 탑재하며, 64 M 비트일 때에는 네 개 탑재한다.
이상 설명한 바와 같이, 실시예 11에 따른 기판 바이어스 전압 발생 회로에 의하면, 동일 펌프 회로를 메모리의 사이즈에 따라서 병렬로 배치하는 모듈 구성을 채용하고 있기 때문에, 펌프 회로의 설계는 하나로 끝나, 설계 기간을 단축할 수 있다. 또한, 메모리 혼재 ASIC와 같이, 여러가지 메모리 사이즈가 요구되는 경우에 있어서도, 그 때마다 재설계할 필요가 없어져 이 경우에도 설계 기간의 단축화를 도모할 수 있다.
(실시예 12)
다음에, 실시예 12에 따른 기판 바이어스 전압 발생 회로에 대하여 설명한다. 도 21은 실시예 12에 따른 기판 바이어스 전압 발생 회로의 일부를 도시한 도면이다. 도 21에 도시된 바와 같이 링 발진기에 분주기를 직렬로 접속함으로써, 메모리사이즈에 따라서, 발진 주파수(지연량)를 튜닝할 수 있는 모듈 구성을 나타내고 있다. 예컨대, 64M 비트의 메모리 사이즈일 때에는 링 발진기만으로 분주기를 거치지 않음으로써, 링 발진기(10)로부터 출력된 펌프 전압을 선택기(50)를 거쳐서 그대로 펌프 회로에 입력한다.
만약에 메모리사이즈가 32M 비트이면, 분주기(51)를 하나 거쳐, 16M 비트이면 분주기(51, 52)를 거침으로써 발진 주파수의 튜닝을 실현한다. 또, 이들 분주기(51, 52)의 접속의 전환은, 도시된 바와 같이, 스위치(SW1l, SW12)에 의해서 이루어진다.
이상 설명한 바와 같이, 실시예 12에 따른 기판 바이어스 전압 발생 회로에 의하면, 분주기와 링 발진기를 1개씩 설계함로써, 분주기의 수에 대응하는 메모리 크기에 관해서는, 두 번째 설계를 할 필요가 없어져, 설계 기간을 단축할 수 있다.
(실시예 13)
다음에, 실시예 13에 따른 기판 바이어스 전압 발생 회로에 대하여 설명한다. 실시예 13에 따른 기판 바이어스 전압 발생 회로는, VBB 전압을 검지하는 복수의 검출기 회로에 있어서, LT(레이저 트리밍) 회로를 공유하는 것을 특징으로 하고 있다.
도 22는 실시예 13에 따른 기판 바이어스 전압 발생 회로의 검출기 회로의회로도이다. 도 22에 도시된 바와 같이 제 1 전류 미러형 검출기(11) 및 제 2 전류 미러형 검출기(21)에서 LT 회로(62)를 공유하고 있다. 다른 검지 레벨을 갖는 검출기 회로를 따로 한 경우, 그 검출기 회로의 LT 회로도 따로 구비할 필요가 있지만, 검출기 회로의 수가 많아지면, LT 회로의 면적도 증대하여, 테스트에도 시간이 걸려 버린다.
그래서, 실시예 13에 있어서는, 도 22에 도시된 바와 같이 공유의 LT 회로(62)에 접속된 PMOS 트랜지스터(Tr1)와 제 1 전류 미러형 검출기(11)의 PMOS 트랜지스터(Tr2) 사이의 전류 미러쌍과, PMOS 트랜지스터(Tr1)와 제 2 전류 미러형검출기(21)의 PMOS 트랜지스터(Tr3) 사이의 전류 미러쌍 사이의 미러비가 다르도록 설계한다. 이것에 의해, LT 회로(62)의 공유를 실현하고 있다.
그리고, 이들 검출기를 병렬로 접속함으로써, 점유 면적도 작게 되어, 테스트 시간이 짧게 끝난다. 검지 레벨에 있어서도, 모든 검출기가 동일한 방향으로 어긋나는 것만으로 끝나기 때문에 정밀도 면에서도 문제가 없다.
또, 상술한 실시예 1∼13에 있어서, 설명을 간단히 하기 위해서, 복수의 검출기 회로, 복수의 링 발진기 또는 복수의 펌프 회로를 갖춘 구성에 있어서, 각각의 수를 2개로 했지만, 세개 이상이라도 같은 개념을 적용할 수 있다는 것은 말할 필요도 없다. 또한, 상술한 실시예 1∼13에 설명한 기판 바이어스 전압을 생성하는 개념의 일부는, 승압 회로에도 적용할 수 있다.
이상, 설명한 바와 같이, 본 발명에 의하면, 복수의 검출기 회로에 있어서 출력된 검지 신호마다 다른 발진 출력을, 각 검출기 회로에 대응하는 링 발진기로부터 얻어, 선택기에 의해서 선택되는 그 발진 출력중 1개를 출력하고 있기 때문에, 1개의 펌프 회로를 공유하여 이용할 수 있어, 종래와 비교하더라도 회로 규모, 소비 전류 및 설계 기간을 작게 할 수 있다고 하는 효과를 얻을 수 있다.
그 다음 발명에 의하면, 복수의 검출기 회로의 각각 대응하여 다른 발진 출력을, 1개의 링 발진기와 적어도 하나의 분주기에 의해서 생성하기 때문에, 복수의 링 발진기를 필요로 하지 않고, 보다 회로 규모, 소비 전류 및 설계 기간을 작게 할 수 있다고 하는 효과를 얻을 수 있다.
그 다음 발명에 의하면, 1개의 링 발진기에 있어서, 복수의 다른 검지 신호를 입력하여, 예컨대, 발진 출력을 출력하기 위한 지연단의 위치를 입력한 검지 신호에 따라 이동시켜 지연단수의 전환을 실현하기 때문에, 이것에 의해 지연단의 지연량, 즉 발진 출력의 발진 주파수를 바꿀 수 있어, 회로 규모의 축소화와 소비 전류의 저감화를 도모할 수 있다고 하는 효과를 얻을 수 있다.
그 다음 발명에 의하면, 1개의 전류 제한형 링 발진기에 있어서, 복수의 다른 검지 신호를 입력하여, 입력한 검지 신호에 따라서 지연단의 통전량을 변경하는 트랜지스터를 온/오프 제어하기 때문에, 이것에 의해 지연단의 지연량, 즉 발진 출력의 발진 주파수를 변경할 수 있어, 회로 규모의 축소화와 소비 전류의 저감화를 도모할 수 있다고 하는 효과를 얻을 수 있다.
그 다음 발명에 의하면, 1개의 전류 제한형 링 발진기에 있어서, 복수의 다른 검지 신호를 입력하여, 입력한 검지 신호에 따라서 복수의 지연단의 전부 또는 일부의 통전량이 변경되기 때문에, 이것에 의해 지연단의 지연량, 즉 발진 출력의 발진 주파수를 보다 세밀히 변경할 수 있어, 회로 규모의 축소화와 소비 전류의 저감화를 도모할 수 있다고 하는 효과를 얻을 수 있다.
그 다음 발명에 의하면, 1개의 전류 제한형 링 발진기에 있어서, 복수의 다른 검지 신호를 입력하여, 입력한 검지 신호에 따라서 지연단의 통전량을 변경하기 위한 트랜지스터의 게이트에, 다른 전압을 인가하기 때문에, 이것에 의해 지연단의 지연량, 즉 발진 출력의 발진 주파수를 변경할 수 있어, 회로 규모의 축소화와 소비 전류의 저감화를 도모할 수 있다고 하는 효과를 얻을 수 있다.
그 다음 발명에 의하면, 1개의 링 발진기에 있어서, 복수의 다른 검지 신호를 입력하여, 입력한 검지 신호에 따라서 지연단에 접속된 캐패시터를 절단하기 때문에, 이것에 의해 지연단의 지연량, 즉 발진 출력의 발진 주파수를 바꿀 수 있어, 회로 규모의 축소화와 소비 전류의 저감화를 도모할 수 있다고 하는 효과를 얻을 수 있다.
그 다음 발명에 의하면, 1개의 링 발진기에 있어서, 복수의 다른 검지 신호를 입력하여, 입력한 검지 신호에 따라서 지연단에 접속된 복수의 캐패시터 중 전부 또는 일부를 절단하기 때문에, 이것에 의해 지연단의 지연량, 즉 발진 출력의 발진 주파수를 보다 세밀히 바꿀 수 있어, 회로 규모의 축소화와 소비 전류의 저감화를 도모할 수 있다고 하는 효과를 얻을 수 있다.
그 다음 발명에 의하면, 지연단에 레이저 트리밍이 가능한 퓨즈를 거쳐서 접속된 캐패시터를 갖추고 있기 때문에, LT 블로에 의해 지연단의 지연량, 즉 발진 출력의 발진 주파수를 조절할 수 있어, 회로 규모의 축소화, 소비 전류의 저감화 및 양품율의 향상을 도모할 수 있다고 하는 효과를 얻을 수 있다.
그 다음 발명에 의하면, 1개의 링 발진기에 있어서, 복수의 다른 검지 신호를 입력하여, 입력한 검지 신호에 따라서 자기를 구성하는 반도체 소자의 일부 또는 전부에 공급되는 전원 전압을 전환하고 있기 때문에, 이것에 의해 지연단의 지연량, 즉 발진 출력의 발진 주파수를 바꿀 수 있어, 회로 규모의 축소화와 소비 전류의 저감화를 도모할 수 있다고 하는 효과를 얻을 수 있다.
그 다음 발명에 의하면, 검출기 회로로부터 출력된 검지 신호에 의해 동작하는 링 발진기의 발진 전압에 근거하여, 복수의 펌프 회로 중, 선택기에 의해 선택된 펌프 회로에 의해서 기판 바이어스 전압이 생성되기 때문에, 같은 공급 능력과 비교적 작은 공급 능력의 펌프 회로를 이용하여, 보다 큰 기판 바이어스 전압을 공급할 수 있어, 이것에 의해 설계 기간의 단축화와 동시에 기판 바이어스 전압의 공급 능력의 조절이 가능하게 된다고 하는 효과를 얻을 수 있다.
그 다음 발명에 의하면, 동일한 펌프 회로를 병렬로 배치한 모듈 구성에 의해 복수의 펌프 회로가 공급되기 때문에, 예컨대, 메모리의 사이즈에 따라 적절한 공급 능력의 펌프 회로가 필요한 경우에도, 한번의 펌프 회로 설계로써, 전체의 기판 바이어스 전압 공급 능력이 다른 펌프 회로를 준비할 수 있어, 설계 기간을 단축할 수 있다고 하는 효과를 얻을 수 있다.
그 다음 발명에 의하면, 1개의 펌프 회로에 있어서, 복수의 다른 검지 신호에 따라서 자기를 구성하는 반도체 소자의 일부 또는 전부에 공급되는 전원 전압을 전환하고 있기 때문에, 이것에 의해 기판 바이어스 전압의 공급 능력을 바꿀 수 있어, 회로 규모의 축소화와 소비 전류의 저감화를 도모할 수 있다고 하는 효과를 얻을 수 있다.
그 다음 발명에 의하면, 복수의 검출기 회로는, 1개의 트리밍 회로를 공유하여 접속하고 있기 때문에, 각 검출기 회로마다 다른 트리밍 회로를 갖출 필요가 없어져, 회로 규모의 축소화와 제품 비율의 향상을 실현할 수 있다고 하는 효과를 얻을 수 있다.

Claims (3)

  1. 기판 바이어스 전압이 소정의 전압 범위 내에 있는 것을 검지하여 검지 신호를 출력하는 복수의 검출기 회로와,
    상기 복수의 검출기 회로마다 대응하는 복수의 링 발진기와,
    상기 링 발진기로부터 출력된 발진 전압을 상기 검지 신호에 따라 선택적으로 출력하는 선택기와,
    상기 선택기로부터 출력된 발진 전압에 근거하여 기판 바이어스 전압을 생성하는 하나의 펌프 회로
    를 포함하는 것을 특징으로 하는 기판 바이어스 전압 발생 회로.
  2. 기판 바이어스 전압이 소정의 전압 범위 내에 있는 것을 검지하여 검지 신호를 출력하는 복수의 검출기 회로와,
    상기 검지 신호에 따라 기동하는 하나의 링 발진기와,
    상기 링 발진기로부터 출력된 발진 전압을, 상기 검지 신호에 근거한 분주비로 분주하는 분주기와,
    상기 검지 신호에 따라 상기 링 발진기로부터 출력된 발진 전압이나 상기 분주기에 의해서 분주된 발진 전압을 선택적으로 출력하는 선택기와,
    상기 선택기로부터 출력된 발진 전압에 근거하여 기판 바이어스 전압을 생성하는 하나의 펌프 회로
    를 포함하는 것을 특징으로 하는 기판 바이어스 전압 발생 회로.
  3. 기판 바이어스 전압이 소정의 전압 범위 내에 있는 것을 검지하여 검지 신호를 출력하는 복수의 검출기 회로와,
    상기 검지 신호에 따라 지연단(遲延段)의 수를 전환하는 하나의 링 발진기와,
    상기 링 발진기로부터 출력된 발진 전압에 근거하여 기판 바이어스 전압을 생성하는 하나의 펌프 회로
    를 포함하는 것을 특징으로 하는 기판 바이어스 전압 발생 회로.
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