JP2012084706A - 不揮発性メモリ素子及び不揮発性メモリ素子群、並びに、これらの製造方法 - Google Patents

不揮発性メモリ素子及び不揮発性メモリ素子群、並びに、これらの製造方法 Download PDF

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Abstract

【課題】情報記憶層への損傷の発生、素子構造における膜剥がれの発生を回避することができ、しかも、製造工程を簡素化し得る不揮発性メモリ素子を提供する。
【解決手段】不揮発性メモリ素子群は、（Ａ）第１絶縁層２１、（Ｂ）第１の凹部２４、及び、第１の凹部２４と連通し、第１の凹部２４よりも幅の広い第２の凹部２５を有し、第１絶縁層２１上に設けられた第２絶縁層２２、（Ｃ）第１絶縁層２１内に設けられ、頂面が第１の凹部２４の底部に露出した複数の電極３１、（Ｄ）第１の凹部２４及び第２の凹部２５の側壁から底部に亙り形成された情報記憶層４０、並びに、（Ｅ）第２の凹部２５内の情報記憶層４０によって囲まれた空間を充填した導電材料層３２を備えている。
【選択図】 図１

Description

本発明は、不揮発性メモリ素子及び不揮発性メモリ素子群、並びに、これらの製造方法に関する。
現在、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ＲＯＭ）やフラッシュメモリ等の不揮発性メモリセルを備えた半導体装置が様々な分野で一般に使用されている。そして、その書き換え回数やデータ保持耐性等の信頼性向上、構造の微細化が、重要な課題となっている。一方、近年、既に市場に出回っているフローティング型に代表されるフラッシュメモリに対して、抵抗変化型の不揮発性メモリ素子が、簡素な構造、高速書き換え性能、多値技術と併せて、高信頼性を有し、高性能化、高集積化に適すると云われ、注目されつつある。
相変化型メモリ素子（Phase change RAM，ＰＲＡＭ）を含む不揮発性メモリ素子は、２つの電極間にメモリ部として機能する抵抗変化層を配置した構造を有し、メモリ構造が単純であり、容易に微細化することが可能である。金属を含むイオン導電体から抵抗変化層が構成された不揮発性メモリ素子が、例えば、特開２００８−１５３３７５から公知である。また、カルコゲナイド膜を備えた不揮発性メモリ素子が、例えば、特開２００６−１７９７７８から公知である。
特開２００８−１５３３７５ 特開２００６−１７９７７８
ところで、特開２００８−１５３３７５に開示された不揮発性メモリ素子にあっては、各不揮発性メモリ素子に第１の電極が設けられている。一方、複数の不揮発性メモリ素子において記憶層及び第２の電極を共通とし、しかも、記憶層の組成を規定することで、パターニング精度の緩和、素子構造における膜剥がれの発生を回避することができる。しかしながら、パターニングを行うことによる記憶層への損傷の発生を皆無にすることは困難であるし、記憶層の組成に制約を受ける。また、特開２００６−１７９７７８に開示された不揮発性メモリ素子にあっては、各不揮発性メモリ素子において、絶縁膜に設けられたホール内にカルコゲナイド系の相変化材料を埋め込むことで記憶層を形成し、その後、上部電極を形成するといった２つの工程が必要とされ、製造工程が複雑になるといった問題がある。
従って、本発明の目的は、情報記憶層への損傷の発生、素子構造における膜剥がれの発生を回避することができ、しかも、製造工程を簡素化し得る不揮発性メモリ素子及び不揮発性メモリ素子群、並びに、これらの製造方法を提供することにある。
上記の目的を達成するための本発明の第１の態様に係る不揮発性メモリ素子群は、
（Ａ）第１絶縁層、
（Ｂ）第１の凹部、及び、第１の凹部と連通し、第１の凹部よりも幅の広い第２の凹部を有し、第１絶縁層上に設けられた第２絶縁層、
（Ｃ）第１絶縁層内に設けられ、頂面が第１の凹部の底部に露出した複数の電極、
（Ｄ）第１の凹部及び第２の凹部の側壁から底部に亙り形成された情報記憶層、並びに、
（Ｅ）第２の凹部内の情報記憶層によって囲まれた空間を充填した導電材料層、
を備えている。
上記の目的を達成するための本発明の第２の態様に係る不揮発性メモリ素子群は、
（Ａ）第１絶縁層、
（Ｂ）凹部を有し、第１絶縁層上に設けられた第２絶縁層、
（Ｃ）第１絶縁層内に設けられ、頂面が凹部の底部に露出した複数の電極、
（Ｄ）凹部の側壁から底部に亙り形成された情報記憶層、並びに、
（Ｅ）凹部内の情報記憶層によって囲まれた空間を充填した導電材料層から成る配線、
を備えている。
上記の目的を達成するための本発明の不揮発性メモリ素子は、
（Ａ）第１絶縁層、
（Ｂ）凹部を有し、第１絶縁層上に設けられた第２絶縁層、
（Ｃ）第１絶縁層内に設けられ、頂面が凹部の底部に露出した電極、
（Ｄ）凹部の側壁から底部に亙り形成された情報記憶層、並びに、
（Ｅ）凹部内の情報記憶層によって囲まれた空間を充填した導電材料層、
を備えている。
上記の目的を達成するための本発明の第１の態様に係る不揮発性メモリ素子群の製造方法は、
（ａ）第１絶縁層内に、頂面が第１絶縁層の頂面と同一面内にある電極を、複数、形成した後、
（ｂ）第１絶縁層上に第２絶縁層を形成し、次いで、底部に電極が露出した第１の凹部、及び、第１の凹部と連通し、第１の凹部よりも幅の広い第２の凹部を第２絶縁層に形成し、その後、
（ｃ）第２絶縁層の頂面上、第１の凹部及び第２の凹部の側壁から底部に亙り、情報記憶層を形成し、次いで、
（ｄ）全面に導電材料層を形成し、その後、
（ｅ）第２絶縁層の頂面上の導電材料層及び情報記憶層を除去し、以て、情報記憶層が埋め込まれた第１の凹部、並びに、情報記憶層及び導電材料層が埋め込まれた第２の凹部を得る、
各工程を備えている。
上記の目的を達成するための本発明の第２の態様に係る不揮発性メモリ素子群の製造方法は、
（ａ）第１絶縁層内に、頂面が第１絶縁層の頂面と同一面内にある電極を、複数、形成した後、
（ｂ）第１絶縁層上に第２絶縁層を形成し、次いで、底部に電極が露出した凹部を第２絶縁層に形成し、その後、
（ｃ）第２絶縁層の頂面上、及び、凹部の側壁から底部に亙り、情報記憶層を形成し、次いで、
（ｄ）全面に導電材料層を形成し、その後、
（ｅ）第２絶縁層の頂面上の導電材料層及び情報記憶層を除去し、以て、凹部内の情報記憶層によって囲まれた空間を充填した導電材料層から成る配線を得る、
各工程を備えている。
上記の目的を達成するための本発明の不揮発性メモリ素子の製造方法は、
（ａ）第１絶縁層内に、頂面が第１絶縁層の頂面と同一面内にある電極を形成した後、
（ｂ）第１絶縁層上に第２絶縁層を形成し、次いで、底部に電極が露出した凹部を第２絶縁層に形成し、その後、
（ｃ）第２絶縁層の頂面上、及び、凹部の側壁から底部に亙り、情報記憶層を形成し、次いで、
（ｄ）全面に導電材料層を形成し、その後、
（ｅ）第２絶縁層の頂面上の導電材料層及び情報記憶層を除去し、以て、凹部内の情報記憶層によって囲まれた空間を充填した導電材料層を得る、
各工程を備えている。
本発明の不揮発性メモリ素子及び不揮発性メモリ素子群、並びに、これらの製造方法にあっては、不揮発性メモリ素子及び不揮発性メモリ素子群は、所謂ダマシン構造を有する。それ故、情報記憶層をエッチング法によってパターニングする必要が無くなり、パターニングに起因した情報記憶層への損傷の発生を回避することができるし、素子構造が凹部内に形成されているが故に、膜剥がれの発生を回避することができる。しかも、製造工程の簡素化を図ることができる。
図１の（Ａ）、（Ｂ）及び（Ｃ）は、それぞれ、実施例１の不揮発性メモリ素子群の模式的な一部断面図、部分的平面図、及び、模式的な一部断面図である。 図２は、実施例１の不揮発性メモリ素子群を構成する不揮発性メモリ素子の模式的な一部断面図である。 図３の（Ａ）及び（Ｂ）は、それぞれ、実施例１の不揮発性メモリ素子を概念的に示す図、及び、等価回路図である。 図４の（Ａ）及び（Ｂ）は、それぞれ、実施例３の不揮発性メモリ素子群の模式的な一部断面図、及び、部分的平面図ある。 図５の（Ａ）、（Ｂ）及び（Ｃ）は、それぞれ、実施例４の不揮発性メモリ素子群の模式的な一部断面図、部分的平面図、及び、模式的な一部断面図である。 図６の（Ａ）、（Ｂ）及び（Ｃ）は、実施例１の不揮発性メモリ素子群の製造方法を説明するための図であり、図６の（Ａ）は、図１の（Ｂ）の矢印Ａ−Ａに沿ったと同様の一部断面図であり、図６の（Ｂ）は、図１の（Ｂ）と同様の部分的平面図であり、図６の（Ｃ）は、図１の（Ｂ）の矢印Ｃ−Ｃに沿ったと同様の一部断面図である。 図７の（Ａ）、（Ｂ）及び（Ｃ）は、図６の（Ａ）、（Ｂ）及び（Ｃ）に引き続き、実施例１の不揮発性メモリ素子群の製造方法を説明するための図であり、図７の（Ａ）は、図１の（Ｂ）の矢印Ａ−Ａに沿ったと同様の一部断面図であり、図７の（Ｂ）は、図１の（Ｂ）と同様の部分的平面図であり、図７の（Ｃ）は、図１の（Ｂ）の矢印Ｃ−Ｃに沿ったと同様の一部断面図である。 図８の（Ａ）、（Ｂ）及び（Ｃ）は、実施例４の不揮発性メモリ素子群の製造方法を説明するための図であり、図８の（Ａ）は、図５の（Ｂ）の矢印Ａ−Ａに沿ったと同様の一部断面図であり、図８の（Ｂ）は、図５の（Ｂ）と同様の部分的平面図であり、図８の（Ｃ）は、図５の（Ｂ）の矢印Ｃ−Ｃに沿ったと同様の一部断面図である。 図９の（Ａ）、（Ｂ）及び（Ｃ）は、図８の（Ａ）、（Ｂ）及び（Ｃ）に引き続き、実施例４の不揮発性メモリ素子群の製造方法を説明するための図であり、図９の（Ａ）は、図５の（Ｂ）の矢印Ａ−Ａに沿ったと同様の一部断面図であり、図９の（Ｂ）は、図５の（Ｂ）と同様の部分的平面図であり、図９の（Ｃ）は、図５の（Ｂ）の矢印Ｃ−Ｃに沿ったと同様の一部断面図である。
以下、図面を参照して、実施例に基づき本発明を説明するが、本発明は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本発明の不揮発性メモリ素子及び不揮発性メモリ素子群、並びに、これらの製造方法、全般に関する説明
２．実施例１（本発明の第１の態様に係る不揮発性メモリ素子群及びその製造方法）
３．実施例２（実施例１の変形）
４．実施例３（実施例１の別の変形）
５．実施例４（本発明の第２の態様に係る不揮発性メモリ素子群及びその製造方法、並びに、本発明の不揮発性メモリ素子及びその製造方法）、その他
［本発明の不揮発性メモリ素子及び不揮発性メモリ素子群、並びに、これらの製造方法、全般に関する説明］
本発明の第１の態様又は第２の態様に係る不揮発性メモリ素子群若しくはその製造方法においては、Ｎ個の電極が設けられており；電極、情報記憶層及び導電材料層（あるいは配線）から不揮発性メモリ素子が構成され；Ｎ個の不揮発性メモリ素子から構成されている形態とすることができる。
上記の好ましい形態を含む本発明の第１の態様に係る不揮発性メモリ素子群若しくはその製造方法においては、全面に第３絶縁層が形成されており；第３絶縁層上には、コンタクトプラグを介して導電材料層に接続された配線が形成されている形態とすることができる。あるいは又、隣接する不揮発性メモリ素子群における第２の凹部を結ぶ凹部連結部が第２絶縁層に設けられており；凹部連結部の側壁から底部に亙り、情報記憶層延在部が形成されており；凹部連結部内の情報記憶層延在部によって囲まれた空間は、導電材料層延在部によって充填されており；第２の凹部及び凹部連結部を充填した導電材料層及び導電材料層延在部によって配線が構成されている形態とすることができる。
以上に説明した好ましい形態を含む本発明の第１の態様又は第２の態様に係る不揮発性メモリ素子群若しくはその製造方法、本発明の不揮発性メモリ素子若しくはその製造方法において、情報記憶層は、電気抵抗値（以下、単に『抵抗値』と呼ぶ）が変化することで情報を記憶する抵抗変化層から成る構成とすることができる。即ち、不揮発性メモリ素子は、抵抗変化型の不揮発性メモリ素子である構成とすることができる。そして、この場合、抵抗変化層は、金属を含むイオン導電体から成る構成とすることができるし、抵抗変化層は、カルコゲナイド系材料から成る構成とすることができるし、抵抗変化層は、電界誘起巨大抵抗変化効果（ＣＥＲ効果）を有する材料から成る構成とすることができるし、あるいは又、抵抗変化層を構成する相変化材料がアモルファス状態と結晶状態とで電気抵抗が数桁違うことを利用してメモリ素子として動作させる相変化型メモリ素子（ＰＲＡＭ）や、ＰＭＣ（Programmable metallization Cell）を挙げることができる。ここで、抵抗変化層を金属を含むイオン導電体から成る構成する場合、抵抗変化層は、高抵抗層及びイオン源層の積層構造を有する構成とすることができる。そして、この場合、例えば、イオン源層には、テルル（Ｔｅ）、硫黄（Ｓ）及びセレン（Ｓｅ）から成る群から選択された少なくとも１種類の元素（カルコゲン）（原子）と、銅（Ｃｕ）、ジルコニウム（Ｚｒ）及びアルミニウム（Ａｌ）から成る群から選択された少なくとも１種類の元素（原子）が含まれ、高抵抗層は、メモリ素子に所定の電圧を印加したとき、銅（Ｃｕ）、ジルコニウム（Ｚｒ）及びアルミニウム（Ａｌ）から成る群から選択された少なくとも１種類の元素（原子）が高抵抗層に拡散することでその抵抗値が低くなる構成とすることができる。尚、高抵抗層が電極と接する。
以上に説明した好ましい形態、構成を含む本発明の第１の態様に係る不揮発性メモリ素子群の製造方法においては、
工程（ｅ）に引き続き、全面に第３絶縁層を形成し、次いで、第３絶縁層上に、コンタクトプラグを介して導電材料層に接続された配線を形成する形態とすることができるし、あるいは又、
前記工程（ｂ）において、隣接する不揮発性メモリ素子群における第２の凹部を結ぶ凹部連結部を第２絶縁層に形成し、
前記工程（ｃ）において、凹部連結部の側壁から底部に亙り情報記憶層延在部を形成し、
前記工程（ｅ）において、第２絶縁層の頂面上の導電材料層及び情報記憶層を除去し、以て、情報記憶層が埋め込まれた第１の凹部、情報記憶層及び導電材料層が埋め込まれた第２の凹部、並びに、情報記憶層延在部及び導電材料層延在部が埋め込まれた凹部連結部を得、
第２の凹部及び凹部連結部を充填した導電材料層及び導電材料層延在部によって配線が構成される形態とすることができる。
以上に説明した好ましい形態、構成を含む本発明の第１の態様又は第２の態様に係る不揮発性メモリ素子群若しくはその製造方法、本発明の不揮発性メモリ素子若しくはその製造方法（以下、これらを総称して、単に『本発明』と呼ぶ場合がある）において、抵抗変化層を金属を含むイオン導電体から構成する場合、具体的には、抵抗変化層を、銅（Ｃｕ）、銀（Ａｇ）及び亜鉛（Ｚｎ）から成る群から選択された少なくとも１種類の元素（原子）と、テルル（Ｔｅ）、硫黄（Ｓ）及びセレン（Ｓｅ）から成る群から選択された少なくとも１種類の元素（カルコゲン）（原子）とが含まれている導電性又は半導電性の薄膜（例えば、ＧｅＳｂＴｅ、ＧｅＴｅ、ＧｅＳｅ、ＧｅＳ、ＳｉＧｅＴｅ、ＳｉＧｅＳｂＴｅから成る薄膜や、これらの薄膜と、例えば、Ａｇ、Ａｇ合金、Ｃｕ、Ｃｕ合金、Ｚｎ、Ｚｎ合金から成る薄膜の積層構造）から構成することができるし、あるいは又、全体あるいは膜厚方向の一部分に、希土類元素のうち、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｙｂ及びＹから成る群から選択された少なくとも１種類の希土類元素の酸化物から成る膜（希土類酸化物薄膜）や、Ｈｆ、Ｔａ、Ｗ等の酸化膜が形成された構成とすることができる。
あるいは又、抵抗変化層が高抵抗層とイオン源層の積層構造から成る場合、高抵抗層は、陰イオン成分としてテルル（Ｔｅ）を最も多く含み、イオン源層は、陽イオン化可能な元素として少なくとも１種の金属元素を含むと共に、陰イオン化可能な元素としてのテルル（Ｔｅ）、硫黄（Ｓ）及びセレン（Ｓｅ）から成る群から選択された少なくとも１種の元素（カルコゲン）（原子）を含む構成とすることができる。金属元素とカルコゲンとは結合して金属カルコゲナイド層（カルコゲナイド系材料層）を形成する。金属カルコゲナイド層は、主に非晶質構造を有し、イオン供給源としての役割を果たす。イオン源層は、初期状態又は消去状態の高抵抗層よりも、その抵抗値が低く形成される。尚、高抵抗層は、単層構成だけでなく、複層構成とすることもでき、この場合、陰イオン成分としてテルルを最も多く含む下層が電極に接し、上層にはテルル以外の陰イオン成分としての元素が含まれる。
金属カルコゲナイド層を構成する金属元素は、書込み動作時に電極上で還元されて金属状態の伝導パス（フィラメント）を形成するように、上述したカルコゲンが含まれるイオン源層中において金属状態で存在することが可能な、化学的に安定な元素であることが好ましく、このような金属元素として、例えば、周期律表上の４Ａ、５Ａ、６Ａ族の遷移金属、即ち、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）、Ｃｒ（クロム）、Ｍｏ（モリブデン）、及び、Ｗ（タングステン）を挙げることができ、これら元素の１種あるいは２種以上を用いることができる。また、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｇｅ（ゲルマニウム）、Ｓｉ（ケイ素）等をイオン源層への添加元素としてもよい。
イオン源層の具体的な構成材料として、例えば、ＺｒＴｅＡｌ、ＴｉＴｅＡｌ、ＣｒＴｅＡｌ、ＷＴｅＡｌ、ＴａＴｅＡｌを挙げることができる。また、例えば、ＺｒＴｅＡｌに対して、Ｃｕを添加したＣｕＺｒＴｅＡｌ、更には、Ｇｅを添加したＣｕＺｒＴｅＡｌＧｅ、更に、Ｓｉを添加元素を加えたＣｕＺｒＴｅＡｌＳｉＧｅを挙げることもできる。あるいは又、Ａｌの代わりに、Ｍｇを用いたＺｒＴｅＭｇを挙げることもできる。金属カルコゲナイド層を構成する金属元素として、ジルコニウム（Ｚｒ）の代わりにチタン（Ｔｉ）やタンタル（Ｔａ）等の他の遷移金属元素を選択した場合でも、同様の添加元素を用いることが可能であり、イオン源層の具体的な構成材料として、例えば、ＴａＴｅＡｌＧｅ等を挙げることもできる。更には、テルル（Ｔｅ）以外にも、硫黄（Ｓ）、セレン（Ｓｅ）、ヨウ素（Ｉ）を用いてもよく、イオン源層の具体的な構成材料として、ＺｒＳＡｌ、ＺｒＳｅＡｌ、ＺｅＩＡｌ等を挙げることができる。
あるいは又、金属カルコゲナイド層を構成する金属元素を、高抵抗層に含まれるテルル（Ｔｅ）と反応し易い金属元素（Ｍ）から構成することで、Ｔｅ／イオン源層（金属元素Ｍを含む）といった積層構造としたとき、成膜後の加熱処理により、Ｍ・Ｔｅ／イオン源層という安定化した構造を得ることができる。ここで、テルル（Ｔｅ）と反応し易い金属元素（Ｍ）として、例えば、アルミニウム（Ａｌ）やマグネシウム（Ｍｇ）を挙げることができる。
高抵抗層は、電気伝導上のバリアとしての機能を有し、初期化状態又は消去状態において電極と導電材料層（あるいは配線）との間に所定の電圧を印加したとき、イオン源層よりも高い抵抗値を示す。高抵抗層は、例えば、陰イオン成分として挙動するテルル（Ｔｅ）を主成分とする化合物から成る層を含む。このような化合物として、具体的には、例えば、ＡｌＴｅ、ＭｇＴｅ、ＺｎＴｅ等を挙げることができる。テルル（Ｔｅ）を含有する化合物の組成にあっては、例えば、ＡｌＴｅではアルミニウム（Ａｌ）の含有量は２０原子％以上６０原子％以下であることが好ましい。あるいは又、高抵抗層は酸化アルミニウム（Ａｌ2Ｏ3）等の酸化物を含んでもよい。また、高抵抗層の初期抵抗値は１ＭΩ以上であることが好ましいし、低抵抗状態における抵抗値は数１００ｋΩ以下であることが好ましい。即ち、本発明の不揮発性メモリ素子は、この高抵抗層の抵抗値を変化させることで情報を記憶する。微細化した不揮発性メモリ素子の抵抗状態を高速に読み出すためには、出来る限り低抵抗状態における抵抗値を低くすることが好ましい。しかしながら、２０μＡ乃至５０μＡ、２Ｖの条件で情報（データ）を書き込んだ場合の抵抗値は４０ｋΩ乃至１００ｋΩであるので、不揮発性メモリ素子の初期抵抗値はこの値より高いことが前提となる。更に１桁の抵抗分離幅を考慮すると、上記の抵抗値が適当と考えられる。
ここで、高抵抗層に陰イオン成分としてテルル（Ｔｅ）が最も多く含まれているとすれば、高抵抗層の低抵抗化時に高抵抗層に拡散した金属元素が安定化し、低抵抗状態を保持し易くなる。一方、テルル（Ｔｅ）は酸化物やシリコン化合物に比べて金属元素との結合力が弱く、高抵抗層中に拡散した金属元素がイオン源層へ移動し易いため、消去特性が向上する。即ち、低抵抗状態における書込みデータの保持特性が向上すると共に、データ消去時の低電圧化が可能となる。更に、多数回の書込み・消去動作に対して、消去状態における抵抗値のばらつきを低減することが可能となる。尚、電気陰性度は、一般に、カルコゲナイド化合物では、テルル＜セレン＜硫黄＜酸素の順で絶対値が高くなるため、高抵抗層中に酸素が少ないほど、且つ、電気陰性度の低いカルコゲナイドを用いるほど改善効果が高い。
電極を構成する材料として、例えば、Ｗ （タングステン）、ＷＮ（窒化タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｍｏ （モリブデン）、Ａｕ（金）、Ｐｔ（白金）、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、ＴｉＷ（チタン・タングステン）、Ｍｏ（モリブデン）、Ｔａ（タンタル）あるいはシリサイド等を挙げることができる。尚、電極が、銅（Ｃｕ）等の電界でイオン伝導が生じる可能性のある材料によって構成されている場合には、電極の表面を、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のイオン伝導や熱拡散し難い材料で被覆してもよい。また、イオン源層にＡｌ（アルミニウム）が含まれている場合には、電極を構成する材料として、Ａｌ（アルミニウム）よりもイオン化し難い材料、例えば、Ｃｒ（クロム）、Ｗ（タングステン）、Ｃｏ（コバルト）、Ｓｉ（ケイ素）、Ａｕ（金）、Ｐｄ（パラジウム）、Ｍｏ（モリブデン）、Ｉｒ（イリジウム）、Ｔｉ（チタン）等の少なくとも１種を含んだ金属膜や、これらの酸化膜又は窒化膜を挙げることができる。導電材料層（あるいは配線）は、電極と同様の導電材料を含む公知の導電材料を用いることができる。あるいは又、ＣｒやＴｉ等から成る下地層と、その上に形成されたＣｕ層、Ａｕ層、Ｐｔ層等の積層構造を有していてもよい。更には、Ｔａ等の単層あるいはＣｕ、Ｔｉ等との積層構造から構成することもできる。電極、導電材料層（あるいは配線）は、例えば、スパッタリング法に例示されるＰＶＤ法、ＣＶＤ法にて形成することができる。
情報を記憶する（書き込む）際には、初期状態（高抵抗状態）の不揮発性メモリ素子に対して「正方向」（例えば、高抵抗層を負電位、イオン源層側を正電位）の電圧パルスを加える。その結果、イオン源層に含まれた金属元素がイオン化して高抵抗層中に拡散し、電極上で電子と結合して析出し、あるいは又、高抵抗層中に留まり不純物準位を形成する。これによって、情報記憶層内に、より具体的には高抵抗層内に、金属元素を含む伝導パスが形成され、情報記憶層の抵抗が低くなる（情報記憶状態）。その後、不揮発性メモリ素子に対する電圧の印加を除いても、情報記憶層は低抵抗状態に保持される。これにより情報が書き込まれ、保持される。一度だけ書込みが可能な記憶装置、所謂、ＰＲＯＭ（Programmable Read Only Memory ）に用いる場合には、この情報記録過程のみで情報の記録は完結する。一方、情報の複数回以上の書換えが可能な記憶装置、即ち、ＲＡＭ（Random Access Memory）あるいはＥＥＰＲＯＭ等への応用には書換え過程が必要である。情報を書き換える際には、低抵抗状態の不揮発性メモリ素子に対して「負方向」（例えば、高抵抗層を正電位、イオン源層側を負電位）の電圧パルスを加える。その結果、電極上に析出していた金属元素がイオン化してイオン源層中へ溶解する。これにより金属元素を含む伝導パスが消滅し、高抵抗層の抵抗が高い状態となる（初期状態又は消去状態）。その後、不揮発性メモリ素子に対する電圧の印加を除いても、情報記憶層は高抵抗状態に保持される。こうして、書き込まれた情報が消去される。このような過程を繰り返すことにより、不揮発性メモリ素子への情報の書込みと書き込まれた情報の消去を繰り返し行うことができる。不揮発性メモリ素子に記憶された情報の読出しにあっては、例えば、「正方向」（例えば、高抵抗層を負電位、イオン源層側を正電位）の電圧を加えるが、その値は、情報を記憶する（書き込む）際に加える電圧の値よりも低い。例えば、高抵抗状態を「０」の情報に、低抵抗状態を「１」の情報に、それぞれ対応させると、情報書込み過程で「０」から「１」に変え、情報消去過程で「１」から「０」に変える。尚、低抵抗状態とする動作及び高抵抗状態とする動作を、それぞれ、書込み動作及び消去動作に対応させたが、これとは逆の抵抗状態に、消去動作及び書込み動作を対応させてもよい。
抵抗変化層をカルコゲナイド系材料から構成する場合、カルコゲナイド系材料として、ＧｅＳｂＴｅ、ＺｎＳｅ、ＧａＳｎＴｅ等の、金属とＳｅやＴｅとの化合物を挙げることができる。また、電界誘起巨大抵抗変化効果（ＣＥＲ効果）を有する材料から抵抗変化層を構成する場合、係る材料として、３元系ペロブスカイト型遷移金属酸化物（ＰｒＣａＭｎＯ3やＳｒＴｉＯ3）を挙げることができるし、２元系遷移金属酸化物（ＣｉＯ、ＮｉＯ、ＣｕＯ、ＴｉＯ2、Ｆｅ3Ｏ4）を挙げることもできる。
あるいは又、不揮発性メモリ素子は、所謂、磁気抵抗効果を有する不揮発性磁気メモリ素子から構成することができる。このような不揮発性メモリ素子として、具体的には、電流磁場反転方式のトンネル磁気抵抗効果素子（ＭＲＡＭ）を挙げることができるし、スピン注入による磁化反転を応用したスピン注入型磁気抵抗効果素子（スピンＲＡＭ）を挙げることもできる。後者においては、面内磁化方式及び垂直磁化方式が含まれる。
電極の下方に、電界効果型トランジスタ（ＦＥＴ）から成る選択用トランジスタを更に有しており、例えば、ビット線として機能する導電材料層（あるいは配線）の延びる方向は、電界効果型トランジスタを構成するゲート電極の延びる方向と直交する形態とすることができるが、これに限定するものではなく、導電材料層（あるいは配線）の延びる方向の射影像は、電界効果型トランジスタを構成するゲート電極の延びる方向の射影像と平行である形態とすることもできる。また、場合によっては、選択用トランジスタは不要である。このように、電極の下方に、電界効果型トランジスタから成る選択用トランジスタを更に有している場合、より具体的な構成として、例えば、限定するものではないが、半導体基板に形成された選択用トランジスタを備え、
第１絶縁層は、選択用トランジスタを覆っており、
電極は、電気的に接続されており、あるいは又、電極は、第１絶縁層に設けられた接続孔（あるいは接続孔とランディングパッド部や下層配線）を介して選択用トランジスタに電気的に接続されている。
選択用トランジスタは、例えば、周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができる。電極と選択用トランジスタとを電気的に接続孔で接続する場合、接続孔は、不純物がドーピングされたポリシリコンや、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融点金属や金属シリサイドから構成することができ、ＣＶＤ法や、スパッタリング法に例示されるＰＶＤ法に基づき形成することができる。第１絶縁層や第２絶縁層、第３絶縁層を構成する材料として、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯを例示することができる。
実施例１は、本発明の第１の態様に係る不揮発性メモリ素子群及びその製造方法に関する。実施例１の不揮発性メモリ素子群の模式的な一部断面図、部分的平面図、及び、模式的な一部断面図を、それぞれ、図１の（Ａ）、（Ｂ）及び（Ｃ）に示す。尚、図１の（Ａ）の模式的な一部断面図は、図１の（Ｂ）の矢印Ａ−Ａに沿った一部断面図であり、図１の（Ｃ）の模式的な一部断面図は、図１の（Ｂ）の矢印Ｃ−Ｃに沿った一部断面図である。また、実施例１の不揮発性メモリ素子群を構成する不揮発性メモリ素子の模式的な一部断面図を図２に示し、実施例１の不揮発性メモリ素子を概念的に図３の（Ａ）に示し、１つの不揮発性メモリ素子の等価回路図を図３の（Ｂ）に示す。図１の（Ｂ）、後述する図４の（Ｂ）、図５の（Ｂ）、図７の（Ｂ）、図９の（Ｂ）においては、構成要素の明確化を図るため、情報記憶層等に斜線を付した。
実施例１の不揮発性メモリ素子群は、
（Ａ）第１絶縁層２１、
（Ｂ）第１の凹部２４、及び、第１の凹部２４と連通し、第１の凹部２４よりも幅の広い第２の凹部２５を有し、第１絶縁層２１上に設けられた第２絶縁層２２、
（Ｃ）第１絶縁層２１内に設けられ、頂面が第１の凹部２４の底部に露出した複数の電極（下部電極）３１、
（Ｄ）第１の凹部２４及び第２の凹部２５の側壁から底部に亙り形成された情報記憶層４０、並びに、
（Ｅ）第２の凹部２５内の情報記憶層４０によって囲まれた空間２７を充填した導電材料層３２、
を備えている。
尚、実施例１にあっては、Ｎ個（図示した例では、Ｎ＝２としたが、このような値に限定するものではない）の電極３１が設けられており、電極３１、情報記憶層４０及び導電材料層３２から不揮発性メモリ素子が構成され、Ｎ個の不揮発性メモリ素子から不揮発性メモリ素子群が構成されている。Ｎ個の不揮発性メモリ素子において、情報記憶層４０及び導電材料層３２は共通である。尚、不揮発性メモリ素子の境界、不揮発性メモリ素子群の境界を点線で示した。
ここで、実施例１にあっては、情報記憶層４０は、抵抗値が変化することで情報を記憶する抵抗変化層から成る。即ち、実施例１の不揮発性メモリ素子は、抵抗変化型の不揮発性メモリ素子である。そして、抵抗変化層は、金属を含むイオン導電体から成る。より具体的には、抵抗変化層は、高抵抗層４１及びイオン源層４２の積層構造を有する。高抵抗層４１が電極３１と接している。
また、実施例１にあっては、隣接する不揮発性メモリ素子群における第２の凹部２５を結ぶ凹部連結部２６が、第２絶縁層２２に設けられている。また、凹部連結部２６の側壁から底部に亙り、情報記憶層延在部４０Ａが形成されている。更には、凹部連結部２６内の情報記憶層延在部４０Ａによって囲まれた空間２８は、導電材料層延在部３２Ａによって充填されている。そして、第２の凹部２５及び凹部連結部２６を充填した導電材料層３２及び導電材料層延在部３２Ａによって配線（ビット線）３３が構成されている。
電極３１の下方に電界効果型トランジスタから成る選択用トランジスタＴＲが設けられている。配線（ビット線）３３の延びる方向は、電界効果型トランジスタを構成するゲート電極１２（所謂ワード線として機能する）の延びる方向と直交している。具体的には、選択用トランジスタＴＲは、素子分離領域１１によって囲まれたシリコン半導体基板１０の部分に形成されており、第１絶縁層２１によって覆われている。一方のソース／ドレイン領域１４Ｂは、タングステンプラグから成り、接続孔としても機能する電極３１を介して、情報記憶層４０に接続されている。他方のソース／ドレイン領域１４Ａは、タングステンプラグ１５を介してセンス線１６に接続されている。図中、参照番号１３はゲート絶縁膜を示す。
イオン源層４２は、Ｃｕ、Ａｇ及びＺｎから成る群から選択された少なくとも１種類の金属元素（原子）と、Ｔｅ、Ｓ及びＳｅから成る群から選択された少なくとも１種類のカルコゲン（原子）とが含まれている導電性又は半導電性の薄膜（例えば、ＧｅＳｂＴｅ、ＧｅＴｅ、ＧｅＳｅ、ＧｅＳ、ＳｉＧｅＴｅ、ＳｉＧｅＳｂＴｅから成る薄膜や、これらの薄膜と、例えば、Ａｇ、Ａｇ合金、Ｃｕ、Ｃｕ合金、Ｚｎ、Ｚｎ合金から成る薄膜の積層構造）から成る。また、高抵抗層４１は、金属材料、希土類元素、これらの混合物の酸化物あるいは窒化物、半導体材料から構成することができる。実施例１にあっては、具体的には、イオン源層４２はＣｕ及びＴｅを含み、より具体的には、ＣｕＺｎＴｅＡｌＧｅから成り、高抵抗層４１は、ガドリニウム（Ｇｄ）酸化物（ＧｄＯx）から成る。ここで、Ｃｕ、Ａｇ、Ｚｎは、陽イオンとなったときに、イオン源層４２内や高抵抗層４１内を移動し易い元素（原子）である。一方、Ｔｅ、Ｓ、Ｓｅは、情報記憶層４０に電流を流したとき、イオン源層４２の抵抗値を高抵抗層４１の抵抗値よりも小さくすることが可能な元素（原子）である。イオン源層４２において、陽イオンとなる元素としてＣｕ等を用い、更に、カルコゲン（原子）としてＴｅ等を用いた場合、情報記憶層４０に電流を流したとき、イオン源層４２の抵抗値を高抵抗層４１の抵抗値よりも十分に小さくすることができ、しかも、抵抗値が大きく変化する部分をイオン源層４２に限定することができるので、メモリ動作の安定性を向上させることができる。イオン源層４２は、２層以上の積層構造から構成されていてもよい。例えば、２層から成る場合、Ｃｕ、Ａｇ及びＺｎから成る群から選択された少なくとも１種類の金属元素（原子）を含まれている薄層と、Ｔｅ、Ｓ及びＳｅから成る群から選択された少なくとも１種類のカルコゲン（原子）が含まれている導電性又は半導電性の薄膜の２層構成とすることができる。尚、高抵抗層側の薄膜は、金属元素（原子）が含まれている薄層から成る構成とすることができる。
あるいは又、情報記憶層４０は、高抵抗層４１とイオン源層４２の積層構造から成り、高抵抗層４１は、陰イオン成分としてテルル（Ｔｅ）を最も多く含み、イオン源層４２は、陽イオン化可能な元素として少なくとも１種の金属元素を含むと共に、陰イオン化可能な元素としてのテルル（Ｔｅ）、硫黄（Ｓ）及びセレン（Ｓｅ）から成る群から選択された少なくとも１種の元素（カルコゲン）（原子）を含む構成とすることもできる。具体的には、例えば、高抵抗層４１はＡｌＴｅから成り、イオン源層４２はＣｕＴｅＺｒＡｌＧｅから成る構成とすることができる。
実施例１の不揮発性メモリ素子にあっては、電極３１と導電材料層３２との間に電圧が印加されると、電極３１あるいは導電材料層３２に含まれる金属原子がイオン源層４２の中にイオンとして拡散し、イオン源層４２の抵抗値あるいは容量値等の電気特性が変化するので、その電気特性の変化を利用して、メモリ機能を発現させることができる。あるいは又、イオン源層４２中の金属原子がイオン化して高抵抗層４１を拡散していき、マイナスの電極側で電子と結合して析出したり、あるいは、高抵抗層４１の内部に拡散した状態で留まる。その結果、高抵抗層４１の内部に、金属原子を多量に含む電流パスが形成され、若しくは、高抵抗層４１の内部に、金属原子による欠陥が多数形成され、高抵抗層４１の抵抗値が低くなる。このとき、イオン源層４２の抵抗値は、高抵抗層４１の情報（データ）記憶前の抵抗値に比べて元々低いので、高抵抗層４１の抵抗値が低くなることにより、不揮発性メモリ素子全体の抵抗値も低くなり、メモリ機能を発現させることができる。
以下、実施例１の不揮発性メモリ素子の動作について、より具体的に説明する。
［情報の書き込み］
導電材料層３２に正電位（プラス電位）を印加すると共に、電極３１に負電位（マイナス電位）又はゼロ電位を印加すると、イオン源層４２から金属原子がイオン化して高抵抗層４１内を拡散していき、電極側で電子と結合して析出したり、あるいは、高抵抗層４１の内部に拡散した状態で留まる。その結果、高抵抗層４１の内部に金属原子を多量に含む電流パスが形成され、若しくは、高抵抗層４１の内部に金属原子による欠陥が多数形成され、高抵抗層４１の抵抗値が低くなる。このとき、イオン源層４２の抵抗値は、高抵抗層４１の情報（データ）記録前の抵抗値に比べて元々低いので、高抵抗層４１の抵抗値が低くなることにより、不揮発性メモリ素子全体の抵抗値も低くなる。つまり、不揮発性メモリ素子がオン状態（導通状態）となる。このときの不揮発性メモリ素子全体の抵抗が書込み抵抗となる。
その後、電極３１及び導電材料層３２への電圧の印加を中止し、不揮発性メモリ素子に電圧が印加されていない状態とすると、不揮発性メモリ素子の抵抗値が低くなった状態で保持される。このようにして、情報（データ）の記録（書き込み）が行われる。
［情報の消去］
導電材料層３２に負電位を印加すると共に、電極３１に正電位又はゼロ電位を印加すると、高抵抗層４１内に形成されていた電流パス、あるいは、不純物準位を構成する金属原子がイオン化して、高抵抗層４１内を移動してイオン源層４２へと戻る。その結果、高抵抗層４１内から電流パス若しくは欠陥が消滅して、高抵抗層４１の抵抗値が高くなる。このとき、イオン源層４２の抵抗値は元々低いので、高抵抗層４１の抵抗値が高くなることにより、不揮発性メモリ素子全体の抵抗値も高くなる。つまり、不揮発性メモリ素子がオフ状態（非導通状態）となる。このときの不揮発性メモリ素子全体の抵抗が消去抵抗となる。
その後、電極３１及び導電材料層３２への電圧の印加を中止し、不揮発性メモリ素子に電圧が印加されていない状態とすると、不揮発性メモリ素子の抵抗値が高くなった状態で保持される。このようにして、記録された情報（データ）の消去が行われる。
そして、このような過程を繰返し行うことにより、不揮発性メモリ素子に情報の記録（書き込み）と、記録された情報の消去を繰り返し行うことができる。
このとき、例えば、不揮発性メモリ素子全体の抵抗が書込み抵抗となっている状態（抵抗値の低い状態）を「１」の情報に、不揮発性メモリ素子全体の抵抗が消去抵抗となっている状態（抵抗値の高い状態）を「０」の情報に、それぞれ対応させると、導電材料層３２に正電位を印加することによって、不揮発性メモリ素子に記憶させた情報を「０」から「１」に変えることができ、また、導電材料層３２に負電位を印加することによって、不揮発性メモリ素子に記憶させた情報を「１」から「０」に変えることができる。
［情報の読み出し］
書き込まれた情報の読み出しを行うには、例えば、導電材料層３２に正電位を印加すると共に、電極３１に負電位又はゼロ電位を印加する。但し、導電材料層３２に印加する正電位の値を、情報の書き込み時における導電材料層３２に印加する正電位の値よりも低くする。これによって、不揮発性メモリ素子の抵抗値の高低を調べることができ、不揮発性メモリ素子に記憶された情報を読み出すことができる。尚、抵抗値の読み出しができるのであれば、正電位の印加は、導電材料３２に限定されるものではなく、電極３１であってもよい。
このように、実施例１にあっては、高抵抗層４１及びイオン源層４２を、第１の凹部２４内で、この順に積層しただけの簡素な構造から成る不揮発性メモリ素子を用いて、情報の記録及び消去を行うようにしたので、不揮発性メモリ素子を微細化していった場合であっても、情報の記録及び消去を容易に行うことができる。また、電力の供給がなくとも、情報記憶層４０の抵抗値を保持することができるので、情報を長期に亙って保存することができる。しかも、読み出しによって情報記憶層４０の抵抗値が変化することはなく、フレッシュ動作を行う必要がないので、その分だけ消費電力を低減することができる。
以下、実施例１の不揮発性メモリ素子群の製造方法を、図６の（Ａ）、（Ｂ）、（Ｃ）、図７の（Ａ）、（Ｂ）、（Ｃ）を参照して説明するが、実施例１の不揮発性メモリ素子群の製造方法は、所謂ダマシン法に基づいている。尚、図６の（Ａ）及び図７の（Ａ）は、図１の（Ｂ）の矢印Ａ−Ａに沿ったと同様の一部断面図であり、図６の（Ｂ）及び図７の（Ｂ）は、図１の（Ｂ）と同様の部分的平面図であり、図６の（Ｃ）及び図７の（Ｃ）は、図１の（Ｂ）の矢印Ｃ−Ｃに沿ったと同様の一部断面図である。また、これらの図面において、電極３１よりも下に位置する不揮発性メモリ素子の構成要素（選択用トランジスタＴＲ等）の図示は省略した。
［工程−１００］
先ず、第１絶縁層２１内に、頂面が第１絶縁層２１の頂面と同一面内にある電極３１を、複数、形成する。具体的には、先ず、周知の方法に基づき、シリコン半導体基板１０に素子分離領域１１を形成し、素子分離領域１１によって囲まれたシリコン半導体基板１０の部分に、ゲート酸化膜１３、ゲート電極１２、ソース／ドレイン領域１４Ａ，１４Ｂから成る選択用トランジスタＴＲを形成する。次いで、ＣＶＤ法に基づき第１絶縁層の下層２１Ａを形成し、ソース／ドレイン領域１４Ａの上方の第１絶縁層の下層２１Ａの部分にタングステンプラグ１５を形成し、更には、第１絶縁層の下層２１Ａ上にセンス線１６を形成する。その後、ＣＶＤ法に基づき第１絶縁層の上層２１Ｂを全面に形成し、ソース／ドレイン領域１４Ｂの上方の第１絶縁層２１の部分にタングステンプラグから成る電極３１を形成する。こうして、ＳｉＯ2から成る第１絶縁層２１で覆われた選択用トランジスタＴＲを得ることができる（以上は、図２を参照）。
［工程−１１０］
その後、第１絶縁層２１上に、ＣＶＤ法に基づきＳｉＯ2から成る第２絶縁層２２を形成する。そして、フォトリソグラフィ技術及びエッチング技術に基づき、底部に電極が露出した第１の凹部２４、及び、第１の凹部２４と連通し、第１の凹部２４よりも幅の広い第２の凹部２５を第２絶縁層２２に形成する。尚、実施例１にあっては、隣接する不揮発性メモリ素子群における第２の凹部２５を結ぶ凹部連結部２６を、併せて、第２絶縁層２２に形成する。こうして、図６の（Ａ）、（Ｂ）及び（Ｃ）に示す状態を得ることができる。尚、電極３１の頂面を極薄く酸化して、第１の凹部２４の形成時、電極３１の頂面に発生したダメージの回復を、例えば、４００゜Ｃの加熱処理に基づき、図ってもよい。
［工程−１２０］
次に、第２絶縁層２２の頂面上、第１の凹部２４及び第２の凹部２５の側壁から底部に亙り、情報記憶層４０を形成する。尚、実施例１にあっては、併せて、凹部連結部２６の側壁から底部に亙り、情報記憶層延在部４０Ａを形成する。具体的には、厚さ３ｎｍのガドリニウム（Ｇｄ）酸化物から成る高抵抗層４１、厚さ１０ｎｍのＣｕ及びＴｅを含むイオン源層４２を、順次、スパッタリング法にて形成する。こうして、図７の（Ａ）、（Ｂ）及び（Ｃ）に示す状態を得ることができる。尚、第１の凹部２４は、第２の凹部２５及び凹部連結部２６よりも幅が狭い。第１の凹部２４、第２の凹部２５及び凹部連結部２６の深さ及び幅を適切に設計することで、第１の凹部２４は情報記憶層４０で埋め込まれ、第２の凹部２５及び凹部連結部２６にあっては、これらの側壁から底部に亙り、情報記憶層４０及び情報記憶層延在部４０Ａが形成され、しかも、第２の凹部２５内には、情報記憶層４０によって囲まれた空間２７が形成され、凹部連結部２６内には、情報記憶層延在部４０Ａによって囲まれた空間２８が形成された状態を得ることができる。
［工程−１３０］
その後、スパッタリング法に基づき、タングステン（Ｗ）あるいはチタン（Ｔｉ）から成る導電材料層３２を全面に形成する。このとき、併せて、導電材料層延在部３２Ａも形成される。
［工程−１４０］
次いで、第２絶縁層２２の頂面上の導電材料層３２及び情報記憶層４０（更には、導電材料層延在部３２Ａ及び情報記憶層延在部４０Ａ）を、例えば、化学的／機械的研磨法（ＣＭＰ法）に基づき除去する。こうして、ダマシン法に基づき、情報記憶層４０が埋め込まれた第１の凹部２４、並びに、情報記憶層４０及び導電材料層３２が埋め込まれた第２の凹部２５を得ることができる（図１の（Ａ）、（Ｂ）及び（Ｃ）参照）。更には、情報記憶層延在部４０Ａ及び導電材料層延在部３２Ａが埋め込まれた凹部連結部２６を得ることができる。そして、第２の凹部２５及び凹部連結部２６を充填した導電材料層３２及び導電材料層延在部３２Ａによって構成された配線３３を得ることができる。
実施例１にあっては、不揮発性メモリ素子群は、所謂ダマシン構造を有する。それ故、情報記憶層をエッチング法によってパターニングする必要が無くなり、パターニングに起因した情報記憶層への損傷の発生を回避することができるし、素子構造が凹部内に形成されているが故に、膜剥がれの発生を回避することができる。しかも、製造工程の簡素化を図ることができる。更には、ビット線３３は、不揮発性メモリ素子と直接接するように形成されていないので、ビット線３３の形成に伴う不揮発性メモリ素子への悪影響の懸念がない。しかも、不揮発性メモリ素子の幅が狭いので、レイアウト上の自由度も高い。
実施例２は、実施例１の変形である。実施例２にあっては、不揮発性メモリ素子を、相変化型メモリ素子（ＰＲＡＭ）から構成した。即ち、実施例２にあっては、抵抗変化層をカルコゲナイド系材料から構成した。そして、メモリ部である情報記憶層（抵抗変化層）を構成する相変化材料がアモルファス状態と結晶状態とで電気抵抗が数桁違うことを利用して、不揮発性メモリ素子として動作させる。具体的には、メモリ部に短時間、パルス状の大電流（例えば、２００マイクロアンペア，２０ナノ秒）を流した後、急冷すると、抵抗変化層を構成する相変化材料はアモルファス状態となり、高抵抗を示す。一方、抵抗変化層に比較的長時間、パルス状の小電流（例えば、１００マイクロアンペア，１００ナノ秒）を流した後、徐冷すると、抵抗変化層を構成する相変化材料は結晶状態となり、低抵抗を示す。
尚、抵抗変化層を、ＧｅＳｂＴｅ、ＺｎＳｅ、ＧａＳｎＴｅ等の、金属とＳｅやＴｅとの化合物から成るカルコゲナイド系材料から構成することもできる。あるいは又、例えば、電界誘起巨大抵抗変化効果（ＣＥＲ効果）を有する材料、例えば、３元系ペロブスカイト型遷移金属酸化物（ＰｒＣａＭｎＯ3やＳｒＴｉＯ3）や２元系遷移金属酸化物（ＣｉＯ、ＮｉＯ、ＣｕＯ、ＴｉＯ2、Ｆｅ3Ｏ4）から構成することもできる。
例えば、抵抗変化層をＴｉＯ2から構成する場合、不揮発性メモリ素子に最初に大きな電圧を印加する「フォーミング」過程を実行すると、抵抗変化層中に抵抗が低い電流路（フィラメント）が局所的に複数形成される。「リセット」過程では、印加電圧によってフィラメントの陽極側（正の電圧を加える側）が酸化されて抵抗値が上昇し、高抵抗状態になる。その結果、不揮発性メモリ素子全体の抵抗値も高くなる。つまり、不揮発性メモリ素子がオフ状態（非導通状態）となる。尚、このときの不揮発性メモリ素子全体の抵抗が消去抵抗となる。「セット」過程にあっては、フィラメントの陽極側がジュール熱によって還元されて再び抵抗値が下がり、低抵抗状態になる。その結果、不揮発性メモリ素子全体の抵抗値も低くなる。つまり、不揮発性メモリ素子がオン状態（導通状態）となる。尚、このときの不揮発性メモリ素子全体の抵抗が書込み抵抗となる。そして、このような過程を繰返し行うことにより、不揮発性メモリ素子に情報の記録（書き込み）と、記録された情報の消去を繰り返し行うことができる。
実施例３も、実施例１の変形である。実施例３の不揮発性メモリ素子群の模式的な一部断面図、部分的平面図、及び、模式的な一部断面図を、それぞれ、図４の（Ａ）及び（Ｂ）に示す。尚、図４の（Ａ）の模式的な一部断面図は、図４の（Ｂ）の矢印Ａ−Ａに沿った一部断面図である。図４の（Ｂ）の矢印Ｃ−Ｃに沿った一部断面図は、図１の（Ｃ）に示したと同様である。また、図４の（Ｂ）の部分的平面図にあっては、第３絶縁層、コンタクトプラグ、配線を取り除いて、情報記憶層４０、導電材料層３２等を図示している。尚、実施例３の不揮発性メモリ素子群を構成する不揮発性メモリ素子の模式的な一部断面図は図２に示したと同様であるし、不揮発性メモリ素子の概念図、等価回路図も、図３の（Ａ）及び（Ｂ）に示したと同様である。
実施例３にあっては、全面に第３絶縁層２３が形成されており、第３絶縁層２３上には、コンタクトプラグ３５を介して導電材料層３２に接続された配線３４が形成されている。
以下、実施例３の不揮発性メモリ素子群の製造方法を説明する。
［工程−３００］
先ず、実施例１の［工程−１００］〜［工程−１４０］を実行する。但し、実施例１と異なり、凹部連結部２６、導電材料層延在部３２Ａ及び情報記憶層延在部４０Ａの形成は不要である。こうして、図４の（Ｂ）に示す構造を得ることができる。
［工程−３１０］
次いで、全面に、ＳｉＯ2から成る第３絶縁層２３をＣＶＤ法に基づき形成する。その後、フォトリソグラフィ技術及びエッチング技術に基づき、導電材料層３２の上方の第３絶縁層２３に開口部を形成し、次いで、開口部を含む全面に、配線材料層をスパッタリング法に基づき形成し、更に、フォトリソグラフィ技術及びエッチング技術に基づき、配線材料層をパターニングすることで、第３絶縁層２３上に、コンタクトプラグ３５を介して導電材料層３２に接続された配線３４を形成することができる。
実施例３にあっては、このように、導電材料層３２上にコンタクトプラグ３５を形成するので、コンタクトプラグ３５の突き抜け防止、コンタクト抵抗の低減を図ることができる。
実施例４は、本発明の第２の態様に係る不揮発性メモリ素子群及びその製造方法、並びに、本発明の不揮発性メモリ素子及びその製造方法に関する。実施例４の不揮発性メモリ素子群の模式的な一部断面図、部分的平面図、及び、模式的な一部断面図を、それぞれ、図５の（Ａ）、（Ｂ）及び（Ｃ）に示す。尚、図５の（Ａ）の模式的な一部断面図は、図５の（Ｂ）の矢印Ａ−Ａに沿った一部断面図であり、図５の（Ｃ）の模式的な一部断面図は、図５の（Ｂ）の矢印Ｃ−Ｃに沿った一部断面図である。尚、実施例４の不揮発性メモリ素子群を構成する不揮発性メモリ素子の模式的な一部断面図は図２に示したと同様であるし、不揮発性メモリ素子の概念図、等価回路図も、図３の（Ａ）及び（Ｂ）に示したと同様である。
実施例４の不揮発性メモリ素子群は、
（Ａ）第１絶縁層２１、
（Ｂ）凹部５４を有し、第１絶縁層２１上に設けられた第２絶縁層２２、
（Ｃ）第１絶縁層２２内に設けられ、頂面が凹部５４の底部に露出した複数の電極（下部電極）３１、
（Ｄ）凹部５４の側壁から底部に亙り形成された情報記憶層４０、並びに、
（Ｅ）凹部５４内の情報記憶層４０によって囲まれた空間５７を充填した導電材料層３２から成る配線３６、
を備えている。
実施例４にあっては、Ｎ個（例えば、Ｎ＝１２８）の電極３１が設けられており、電極３１、情報記憶層４０及び導電材料層３２から不揮発性メモリ素子が構成され、Ｎ個の不揮発性メモリ素子から不揮発性メモリ素子群が構成されている。Ｎ個の不揮発性メモリ素子において、情報記憶層４０及び導電材料層３２は共通である。
また、実施例４の不揮発性メモリ素子は、
（Ａ）第１絶縁層２１、
（Ｂ）凹部５４を有し、第１絶縁層２１上に設けられた第２絶縁層２２、
（Ｃ）第１絶縁層２１内に設けられ、頂面が凹部５４の底部に露出した電極３１、
（Ｄ）凹部５４の側壁から底部に亙り形成された情報記憶層４０、並びに、
（Ｅ）凹部５４内の情報記憶層４０によって囲まれた空間５７を充填した導電材料層３２、
を備えている。
尚、実施例４の不揮発性メモリ素子群あるいは不揮発性メモリ素子を構成する構成要素、それ自体は、実施例１の不揮発性メモリ素子群あるいは不揮発性メモリ素子を構成する構成要素と実質的に同じとすることができるので、詳細な説明は省略する。
以下、実施例４の不揮発性メモリ素子群、不揮発性メモリ素子の製造方法を、図８の（Ａ）、（Ｂ）、（Ｃ）、図９の（Ａ）、（Ｂ）、（Ｃ）を参照して説明するが、実施例４の不揮発性メモリ素子群の製造方法も、所謂ダマシン法に基づいている。尚、図８の（Ａ）及び図９の（Ａ）は、図５の（Ｂ）の矢印Ａ−Ａに沿ったと同様の一部断面図であり、図８の（Ｂ）及び図９の（Ｂ）は、図５の（Ｂ）と同様の部分的平面図であり、図８の（Ｃ）及び図９の（Ｃ）は、図５の（Ｂ）の矢印Ｃ−Ｃに沿ったと同様の一部断面図である。また、これらの図面において、電極３１よりも下に位置する不揮発性メモリ素子の構成要素（選択用トランジスタＴＲ等）の図示は省略した。
［工程−４００］
先ず、実質的に、実施例１の［工程−１００］と同様にして、第１絶縁層２１内に、頂面が第１絶縁層２１の頂面と同一面内にある電極３１を、（複数、）形成する。
［工程−４１０］
その後、実質的に、実施例１の［工程−１１０］と同様にして、第１絶縁層２１上に、ＣＶＤ法に基づきＳｉＮから成る第２絶縁層２２を形成し、次いで、底部に電極３１が露出した凹部５４を第２絶縁層２２に形成する。こうして、図８の（Ａ）、（Ｂ）及び（Ｃ）に示す状態を得ることができる。
［工程−４２０］
次に、実質的に、実施例１の［工程−１２０］と同様にして、第２絶縁層２２の頂面上、及び、凹部５４の側壁から底部に亙り、情報記憶層４０を形成する。こうして、図９の（Ａ）、（Ｂ）及び（Ｃ）に示す状態を得ることができる。尚、凹部５４の深さ及び幅を適切に設計することで、凹部５４の側壁から底部に亙り、情報記憶層４０が形成され、しかも、凹部５４内には、情報記憶層４０によって囲まれた空間５７が形成された状態を得ることができる。
［工程−４３０］
その後、実質的に、実施例１の［工程−１３０］と同様にして、スパッタリング法に基づき導電材料層３２を全面に形成する。
［工程−４４０］
次いで、実質的に、実施例１の［工程−１４０］と同様にして、第２絶縁層２２の頂面上の導電材料層３２及び情報記憶層４０を、例えば、化学的／機械的研磨法（ＣＭＰ法）に基づき除去する。こうして、ダマシン法に基づき、情報記憶層４０及び導電材料層３２が埋め込まれた凹部５４を得ることができる（図５の（Ａ）、（Ｂ）及び（Ｃ）参照）。そして、凹部５４内の情報記憶層４０によって囲まれた空間５７を充填した導電材料層３２を得ることができるし、導電材料層３２から成る配線３６を得ることができる。
実施例４にあっては、不揮発性メモリ素子群は、所謂ダマシン構造を有する。それ故、情報記憶層をエッチング法によってパターニングする必要が無くなり、パターニングに起因した情報記憶層への損傷の発生を回避することができるし、素子構造が凹部内に形成されているが故に、膜剥がれの発生を回避することができる。しかも、製造工程の簡素化を図ることができる。
尚、場合によっては、実施例３と同様に、全面に第３絶縁層を形成し、第３絶縁層上に、コンタクトプラグを介して導電材料層３２に接続された配線を更に形成してもよい。この場合には、電極３１を設けない点を除き不揮発性メモリ素子と構成、構造を有する接続部を不揮発性メモリ素子群の端部に設け、この接続部上にコンタクトプラグを設ければよい。このように、導電材料層上にコンタクトプラグを形成すれば、コンタクトプラグの突き抜け防止、コンタクト抵抗の低減を図ることができる。
以上、本発明を好ましい実施例に基づき説明したが、本発明はこれらの実施例に限定されるものではない。実施例において説明した不揮発性メモリ素子群、不揮発性メモリ素子の構成、構造、各種の積層構造、使用した材料等は例示であり、適宜、変更することができる。不揮発性メモリ素子における情報記憶層を、第１磁性材料層、トンネル絶縁膜及び第２磁性材料層が、順次、積層されて成る積層構造体から構成し、磁化反転状態に依存して電気抵抗値が変化することで情報を記憶する形態とすることもできる。
ＴＲ・・・選択用トランジスタ、１０・・・半導体基板、１１・・・素子分離領域、１２・・・ゲート電極、１３・・・ゲート絶縁膜、１４Ａ，１４Ｂ・・・ソース／ドレイン領域、１５・・・コンタクトホール、１６・・・センス線、２１・・・第１絶縁層、２２・・・第２絶縁層、２３・・・第３絶縁層、２４・・・第１の凹部、２５・・・第２の凹部、２６・・・凹部連結部、２７，２８，５７・・・空間、３１・・・電極（下部電極）、３２・・・導電材料層、３２Ａ・・・導電材料層延在部、３３，３４，３６・・・配線（ビット線）、３５・・・コンタクトプラグ、４０・・・情報記憶層、４０Ａ・・・情報記憶層延在部、４１・・・高抵抗層、４２・・・イオン源層、５４・・・凹部

Claims (19)

  1. （Ａ）第１絶縁層、
    （Ｂ）第１の凹部、及び、第１の凹部と連通し、第１の凹部よりも幅の広い第２の凹部を有し、第１絶縁層上に設けられた第２絶縁層、
    （Ｃ）第１絶縁層内に設けられ、頂面が第１の凹部の底部に露出した複数の電極、
    （Ｄ）第１の凹部及び第２の凹部の側壁から底部に亙り形成された情報記憶層、並びに、
    （Ｅ）第２の凹部内の情報記憶層によって囲まれた空間を充填した導電材料層、
    を備えた不揮発性メモリ素子群。
  2. Ｎ個の電極が設けられており、
    電極、情報記憶層及び導電材料層から不揮発性メモリ素子が構成され、
    Ｎ個の不揮発性メモリ素子から構成されている請求項１に記載の不揮発性メモリ素子群。
  3. 全面に第３絶縁層が形成されており、
    第３絶縁層上には、コンタクトプラグを介して導電材料層に接続された配線が形成されている請求項１又は請求項２に記載の不揮発性メモリ素子群。
  4. 隣接する不揮発性メモリ素子群における第２の凹部を結ぶ凹部連結部が第２絶縁層に設けられており、
    凹部連結部の側壁から底部に亙り、情報記憶層延在部が形成されており、
    凹部連結部内の情報記憶層延在部によって囲まれた空間は、導電材料層延在部によって充填されており、
    第２の凹部及び凹部連結部を充填した導電材料層及び導電材料層延在部によって配線が構成されている請求項１又は請求項２に記載の不揮発性メモリ素子群。
  5. （Ａ）第１絶縁層、
    （Ｂ）凹部を有し、第１絶縁層上に設けられた第２絶縁層、
    （Ｃ）第１絶縁層内に設けられ、頂面が凹部の底部に露出した複数の電極、
    （Ｄ）凹部の側壁から底部に亙り形成された情報記憶層、並びに、
    （Ｅ）凹部内の情報記憶層によって囲まれた空間を充填した導電材料層から成る配線、
    を備えた不揮発性メモリ素子群。
  6. Ｎ個の電極が設けられており、
    電極、情報記憶層及び配線から不揮発性メモリ素子が構成され、
    Ｎ個の不揮発性メモリ素子から構成されている請求項５に記載の不揮発性メモリ素子群。
  7. 情報記憶層は、電気抵抗値が変化することで情報を記憶する抵抗変化層から成る請求項１乃至請求項６のいずれか１項に記載の不揮発性メモリ素子群。
  8. 抵抗変化層は、高抵抗層及びイオン源層の積層構造を有する請求項７に記載の不揮発性メモリ素子群。
  9. イオン源層には、テルル、硫黄及びセレンから成る群から選択された少なくとも１種類の元素と、銅、ジルコニウム及びアルミニウムから成る群から選択された少なくとも１種類の元素が含まれ、高抵抗層は、メモリ素子に所定の電圧を印加したとき、銅、ジルコニウム及びアルミニウムから成る群から選択された少なくとも１種類の元素が高抵抗層に拡散することでその抵抗値が低くなる請求項８に記載の不揮発性メモリ素子群。
  10. （Ａ）第１絶縁層、
    （Ｂ）凹部を有し、第１絶縁層上に設けられた第２絶縁層、
    （Ｃ）第１絶縁層内に設けられ、頂面が凹部の底部に露出した電極、
    （Ｄ）凹部の側壁から底部に亙り形成された情報記憶層、並びに、
    （Ｅ）凹部内の情報記憶層によって囲まれた空間を充填した導電材料層、
    を備えた不揮発性メモリ素子。
  11. 情報記憶層は、電気抵抗値が変化することで情報を記憶する抵抗変化層から成る請求項１０に記載の不揮発性メモリ素子。
  12. 抵抗変化層は、高抵抗層及びイオン源層の積層構造を有する請求項１１に記載の不揮発性メモリ素子。
  13. （ａ）第１絶縁層内に、頂面が第１絶縁層の頂面と同一面内にある電極を、複数、形成した後、
    （ｂ）第１絶縁層上に第２絶縁層を形成し、次いで、底部に電極が露出した第１の凹部、及び、第１の凹部と連通し、第１の凹部よりも幅の広い第２の凹部を第２絶縁層に形成し、その後、
    （ｃ）第２絶縁層の頂面上、第１の凹部及び第２の凹部の側壁から底部に亙り、情報記憶層を形成し、次いで、
    （ｄ）全面に導電材料層を形成し、その後、
    （ｅ）第２絶縁層の頂面上の導電材料層及び情報記憶層を除去し、以て、情報記憶層が埋め込まれた第１の凹部、並びに、情報記憶層及び導電材料層が埋め込まれた第２の凹部を得る、
    各工程を備えた不揮発性メモリ素子群の製造方法。
  14. Ｎ個の電極が設けられており、
    電極、情報記憶層及び導電材料層から不揮発性メモリ素子が構成され、
    Ｎ個の不揮発性メモリ素子から構成されている請求項１３に記載の不揮発性メモリ素子群の製造方法。
  15. 工程（ｅ）に引き続き、全面に第３絶縁層を形成し、次いで、第３絶縁層上に、コンタクトプラグを介して導電材料層に接続された配線を形成する請求項１３又は請求項１４に記載の不揮発性メモリ素子群の製造方法。
  16. 前記工程（ｂ）において、隣接する不揮発性メモリ素子群における第２の凹部を結ぶ凹部連結部を第２絶縁層に形成し、
    前記工程（ｃ）において、凹部連結部の側壁から底部に亙り情報記憶層延在部を形成し、
    前記工程（ｅ）において、第２絶縁層の頂面上の導電材料層及び情報記憶層を除去し、以て、情報記憶層が埋め込まれた第１の凹部、情報記憶層及び導電材料層が埋め込まれた第２の凹部、並びに、情報記憶層延在部及び導電材料層延在部が埋め込まれた凹部連結部を得、
    第２の凹部及び凹部連結部を充填した導電材料層及び導電材料層延在部によって配線が構成される請求項１３又は請求項１４に記載の不揮発性メモリ素子群の製造方法。
  17. （ａ）第１絶縁層内に、頂面が第１絶縁層の頂面と同一面内にある電極を、複数、形成した後、
    （ｂ）第１絶縁層上に第２絶縁層を形成し、次いで、底部に電極が露出した凹部を第２絶縁層に形成し、その後、
    （ｃ）第２絶縁層の頂面上、及び、凹部の側壁から底部に亙り、情報記憶層を形成し、次いで、
    （ｄ）全面に導電材料層を形成し、その後、
    （ｅ）第２絶縁層の頂面上の導電材料層及び情報記憶層を除去し、以て、凹部内の情報記憶層によって囲まれた空間を充填した導電材料層から成る配線を得る、
    各工程を備えた不揮発性メモリ素子群の製造方法。
  18. Ｎ個の電極が設けられており、
    電極、情報記憶層及び配線から不揮発性メモリ素子が構成され、
    Ｎ個の不揮発性メモリ素子から構成されている請求項１７に記載の不揮発性メモリ素子群の製造方法。
  19. （ａ）第１絶縁層内に、頂面が第１絶縁層の頂面と同一面内にある電極を形成した後、
    （ｂ）第１絶縁層上に第２絶縁層を形成し、次いで、底部に電極が露出した凹部を第２絶縁層に形成し、その後、
    （ｃ）第２絶縁層の頂面上、及び、凹部の側壁から底部に亙り、情報記憶層を形成し、次いで、
    （ｄ）全面に導電材料層を形成し、その後、
    （ｅ）第２絶縁層の頂面上の導電材料層及び情報記憶層を除去し、以て、凹部内の情報記憶層によって囲まれた空間を充填した導電材料層を得る、
    各工程を備えた不揮発性メモリ素子の製造方法。
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