CN102446922B - 非易失性存储元件、非易失性存储元件组及其制造方法 - Google Patents

非易失性存储元件、非易失性存储元件组及其制造方法 Download PDF

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Abstract

本发明提供了非易失性存储元件组、非易失性存储元件及其制造方法，所述非易失性存储元件组包括：(A)第一绝缘层；(B)第二绝缘层，其具有第一凹部以及与第一凹部连通的第二凹部，且第二凹部的宽度大于第一凹部的宽度，并且第二绝缘层布置于第一绝缘层上；(C)多个电极，它们布置于第一绝缘层中，并且多个电极的顶面从第一凹部的底面露出；(D)信息存储层，其形成于第一凹部和第二凹部的侧壁和底面上；以及(E)导电材料层，其填充在由第二凹部中的信息存储层围成的空间中。本发明可避免由于图形化而对信息存储层造成损伤。此外，可避免膜的剥落。还可简化制造工艺。

Description

非易失性存储元件、非易失性存储元件组及其制造方法
相关申请的交叉引用
本申请包含与2010年10月13日向日本专利局提交的日本专利申请JP2010-230170中公开的相关主题并要求其优先权，将其全部内容通过引用并入此处。
技术领域
本发明涉及非易失性存储元件、非易失性存储元件组及其制造方法。
背景技术
目前，各领域中广泛使用了具有诸如EEPROM(电可擦除可编程ROM)或闪存等非易失性存储单元的半导体装置。其重写次数、诸如数据保持稳定性(dataretentiontolerance)等可靠性的提高以及结构小型化是重要的课题。另一方面，近来市场上以浮动型为代表的闪存受到关注，这是因为据说电阻变化型非易失性存储元件不仅具有简单结构、高速重写功能和多值技术，还具有高可靠性，并且适用于高性能和高集成度的情况。
由于包含相变RAM(PRAM)的非易失性存储元件具有在两个电极之间布置有用作存储部的电阻变化层的结构，因此这种存储结构简单，并易于小型化。例如，JP-A-2008-153375中公开了一种非易失性存储元件，其中，电阻变化层由含有金属的离子导体构成。例如，JP-A-2006-179778中公开了一种包含硫族化物膜的非易失性存储元件。
然而，在JP-A-2008-153375中公开的非易失性存储元件中，在每个非易失性存储元件中设有第一电极。另一方面，通过使用多个非易失性存储元件共有的存储层和第二电极并规定存储层的成分，可避免图形化精度的降低以及元件结构中的膜的剥落。然而，难以彻底防止存储层发生由于进行图形化处理而带来的损伤，并且存储层的成分受到限制。在JP-A-2006-179778中公开的非易失性存储元件中，必需有两个步骤，即，在每个非易失性存储元件中，通过将硫族化物相变材料埋入绝缘膜内形成的孔中以形成存储层，然后形成上部电极，因此使制造工艺复杂化。
发明内容
因此，期望提供可避免对信息存储层造成损伤、避免元件结构中的膜发生剥落并简化其制造工艺的非易失性存储元件、非易失性存储元件组及其制造方法。
本发明的一个实施方式提供了一种非易失性存储元件组，该非易失性存储元件组包括：(A)第一绝缘层；(B)第二绝缘层，其具有第一凹部以及与第一凹部连通的第二凹部，且第二凹部的宽度大于第一凹部的宽度，并且所述第二绝缘层布置于第一绝缘层上；(C)多个电极，它们布置于第一绝缘层中，并且所述多个电极的顶面从第一凹部的底面露出；(D)信息存储层，其形成于第一凹部和第二凹部的侧壁和底面上；以及(E)导电材料层，其填充于由第二凹部中的信息存储层围成的空间中。
本发明的另一实施方式提供了一种非易失性存储元件组，该非易失性存储元件组包括：(A)第一绝缘层；(B)第二绝缘层，其具有凹部并布置于第一绝缘层上；(C)多个电极，它们布置于第一绝缘层上，并且所述多个电极的顶面从凹部的底面露出；(D)信息存储层，其形成于凹部的侧壁和底面上；以及(E)导电材料层，其填充于由凹部中的信息存储层围成的空间中。
本发明的又一实施方式提供了一种非易失性存储元件，该非易失性存储元件包括：(A)第一绝缘层；(B)第二绝缘层，其具有凹部并布置于第一绝缘层上；(C)电极，其布置于第一绝缘层中，并且所述电极的顶面从凹部的底面露出；(D)信息存储层，其形成于凹部的侧壁和底面上；以及(E)导电材料层，其填充于由凹部中的信息存储层围成的空间中。
本发明的再一实施方式提供了一种非易失性存储元件组的制造方法，该方法包括：(a)在第一绝缘层中形成多个电极，所述多个电极的顶面与第一绝缘层的顶面齐平；(b)在第一绝缘层上形成第二绝缘层，然后在第二绝缘层中形成第一凹部以及第二凹部，使电极从第一凹部的底面露出，第二凹部与第一凹部连通，且第二凹部的宽度大于第一凹部的宽度；(c)在第二绝缘层的顶面上以及第一凹部和第二凹部的侧壁和底面上形成信息存储层；(d)在整个表面上形成导电材料层；并且(e)去除第二绝缘层顶面上的导电材料层和信息存储层，以获得第一凹部以及第二凹部，第一凹部中埋有信息存储层，第二凹部中埋有信息存储层和导电材料层。
本发明的又另一个实施方式提供了一种非易失性存储元件组的制造方法，该方法包括：(a)在第一绝缘层中形成多个电极，所述多个电极的顶面与第一绝缘层的顶面齐平；(b)在第一绝缘层上形成第二绝缘层，然后在第二绝缘层中形成凹部，使电极从凹部的底面露出；(c)在第二绝缘层的顶面上以及凹部的侧壁和底面上形成信息存储层；(d)在整个表面上形成导电材料层；并且(e)去除第二绝缘层顶面上的导电材料层和信息存储层，以获得填充于由凹部中的信息存储层围成的空间中的导电材料层形成的布线。
本发明的再另一个实施方式提供了一种非易失性存储元件的制造方法，该方法包括：(a)在第一绝缘层中形成电极，该电极的顶面与第一绝缘层的顶面齐平；(b)在第一绝缘层上形成第二绝缘层，然后在第二绝缘层中形成凹部，使电极从凹部的底面露出；(c)在第二绝缘层的顶面上以及凹部的侧壁和底面上形成信息存储层；(d)在整个表面上形成导电材料层；并且(e)去除第二绝缘层顶面上的导电材料层和信息存储层，以获得填充于由凹部中的信息存储层围成的空间中的导电材料层。
在本发明的上述实施方式的非易失性存储元件、非易失性存储元件组及其制造方法中，非易失性存储元件和非易失性存储元件组具有所谓的镶嵌(damascene)结构。于是，因为不必需利用蚀刻法而使信息存储层图形化，故可避免由于图形化而对信息存储层造成损伤。此外，由于在凹部中形成元件结构，故可避免膜的剥落。还可简化制造工艺。
附图说明
图1A、图1B和图1C分别为本发明的实施例1的非易失性存储元件组的示意性部分截面图、部分平面图以及示意性部分截面图。
图2为构成本发明的实施例1的非易失性存储元件组的非易失性存储元件的示意性部分截面图。
图3A和图3B分别为概念性地表示本发明的实施例1的非易失性存储元件组的示图和等效电路图。
图4A和图4B分别为本发明的实施例3的非易失性存储元件组的示意性部分截面图和部分平面图。
图5A、图5B和图5C分别为本发明的实施例4的非易失性存储元件组的示意性部分截面图、部分平面图以及示意性部分截面图。
图6A、图6B和图6C为表示本发明的实施例1的非易失性存储元件组的制造方法的图，其中，图6A为与沿图1B的箭头A-A截取的截面图同样的部分截面图，图6B为与图1B同样的部分平面图，而图6C为与沿图1B的箭头C-C截取的截面图同样的部分截面图。
图7A、图7B和图7C为接着图6A、图6B和图6C而用于表示本发明的实施例1的非易失性存储元件组的制造方法的图，其中，图7A为与沿图1B的箭头A-A截取的截面图同样的部分截面图，图7B为与图1B同样的部分平面图，而图7C为与沿图1B的箭头C-C截取的截面图同样的部分截面图。
图8A、图8B和图8C为表示本发明的实施例4的非易失性存储元件组的制造方法的图，其中，图8A为与沿图5B的箭头A-A截取的截面图同样的部分截面图，图8B为与图5B同样的部分平面图，而图8C为与沿图5B的箭头C-C截取的截面图同样的部分截面图。
图9A、图9B和图9C为接着图8A、图8B和图8C而用于表示本发明的实施例4的非易失性存储元件组的制造方法的图，其中，图9A为与沿图5B的箭头A-A截取的截面图同样的部分截面图，图9B为与图5B同样的部分平面图，而图9C为与沿图5B的箭头C-C截取的截面图同样的部分截面图。
具体实施方式
下面，参照附图说明本发明的实施方式。然而，本发明不限于所述实施例，并且所述实施例中的各种数值和材料均为示例。以下列顺序进行说明。
1.非易失性存储元件、非易失性存储元件组及其制造方法的一般性说明
2.实施例1(实施方式1的非易失性存储元件组及其制造方法)
3.实施例2(实施例1的变型)
4.实施例3(实施例1的另一变型)
5.实施例4(实施方式2的非易失性存储元件组及其制造方法)及其他[本发明的实施方式的非易失性存储元件及其制造方法以及一般性说明]
在本发明的实施方式1或2的非易失性存储元件组及其制造方法中，布置有N个电极，由电极、信息存储层和导电材料层(或布线)形成非易失性存储元件，并且非易失性存储元件组包括N个所述非易失性存储元件。
在本发明的实施方式1的非易失性存储元件组或制造方法中，可在整个表面上形成第三绝缘层，并且可在第三绝缘层上形成经由接触插头而连接于导电材料层的布线。或者，在第二绝缘层中可布置有凹部连接部，该凹部连接部将各个相邻的非易失性存储元件组的第二凹部彼此连接，可在凹部连接部的侧壁和底面上形成有信息存储层延伸部，在凹部连接部内由信息存储层延伸部所围成的空间中可填充有导电材料层延伸部，并且可由填充在第二凹部中的导电材料层和填充在凹部连接部中的导电材料层延伸部形成布线。
在本发明的实施方式1或2的非易失性存储元件组或其制造方法中以及在本发明的所述实施方式的非易失性存储元件及其制造方法中，信息存储层可包括电阻变化层，该电阻变化层随着其电阻抗值(以下简称为“电阻值”)变化而存储信息。即，非易失性存储元件可配置为电阻变化型非易失性存储元件。这种情况下，电阻变化层可由包含金属的离子导体形成，或者可由硫族化物材料形成。此外，电阻变化层可由具备巨电致电阻效应(colossalelectro-resistanceeffect，CER效应)的材料制成。或者，非易失性存储元件可由相变存储元件(PRAM)或PMC(ProgrammablemetallizationCell，可编程金属化单元)构成，该非易失性存储元件利用下述现象作为存储元件而工作，所述现象即构成电阻变化层的相变材料可在非晶态和晶态之间变化几个数位的电阻值。这里，当电阻变化层由包含金属的离子导体形成时，电阻变化层可为具有高电阻层和离子源层的层叠结构。这种情况下，例如，离子源层可包含碲(Te)、硫(S)和硒(Se)中的至少一种元素(硫族元素)(原子)以及铜(Cu)、锆(Zr)和铝(Al)中的至少一种元素(原子)，并且当向对应的存储元件施加预定电压时，可通过使铜(Cu)、锆(Zr)和铝(Al)中的所述至少一种元素(原子)扩散至高电阻层中而降低高电阻层的电阻值。所述高电阻层与电极接触。
在具备上述配置的本发明的实施方式1的非易失性存储元件组的制造方法中，接着步骤(e)，可在整个表面上形成第三绝缘层，并且可在第三绝缘层上形成经由接触插头而连接于导电材料层的布线。或者，在步骤(b)中，可在第二绝缘层中形成将各个相邻的非易失性存储元件组中的第二凹部彼此连接的凹部连接部；在步骤(c)中，可在凹部连接部的侧壁和底面上形成信息存储层延伸部；在步骤(e)中，可去除第二绝缘层上的导电材料层和信息存储层，以便获得其中埋有信息存储层的第一凹部、其中埋有信息存储层和导电材料层的第二凹部以及其中埋有信息存储层和导电材料层延伸部的凹部连接部，并且可由填充于第二凹部中的导电材料层和填充于凹部连接部中的导电材料层延伸部形成布线。
在本发明的实施方式1或2的非易失性存储元件组或制造方法以及在具备上述配置的本发明的非易失性存储元件和制造方法(以下也一般性地称作“本发明”)中，当电阻变化层由包含金属的离子导体形成时，电阻变化层可由导电或半导电薄膜(例如，由GeSbTe、GeTe、GeSe、GeS、SiGeTe或SiGeSbTe制成的薄膜，或者所述薄膜与例如由Ag、Ag合金、Cu、Cu合金、Zn或Zn合金制成的薄膜的层叠结构)构成，所述导电或半导电薄膜包含选自铜(Cu)、银(Ag)和锌(Zn)中的至少一种元素(原子)以及选自碲(Te)、硫(S)和硒(Se)中的至少一种元素(硫族元素)(原子)。或者，可在整个层或局部中，沿厚度方向形成由选自La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Yb以及Y中的至少一种稀土元素的氧化物制成的膜(稀土氧化物膜)或Hf、Ta、W等的氧化物膜。
此外，在电阻变化层为具有高电阻层和离子源层的多层结构的情况下，高电阻层包含最大量的碲(Te)以作为阴离子成分，而离子源层包含至少一种金属元素以作为可电离为阳离子的元素，并且包含选自碲(Te)、硫(S)和硒(Se)中的至少一种元素(硫族元素)(原子)以作为可电离为阴离子的元素。金属元素和硫族元素化合以形成金属硫族化物层(硫族化物材料层)。金属硫族化物层主要具有非晶结构，并且用作离子源。离子源层形成为使其电阻值小于初始状态或擦除状态下的高电阻层的电阻值。这种情况下，高电阻层可具有单层结构或多层结构，并且在这种情况下，其下层与电极接触，所述下层包含最大量的碲以作为阴离子成分，而其上层包含除碲以外的元素以作为阴离子成分。
形成金属硫族化物层的金属元素优选地为化学稳定元素，所述化学稳定元素可在包含上述硫族元素的离子源层中以金属态存在，以便在进行写入操作时形成金属态的导电路径(filament，丝)，并且这些金属元素可以是周期表中4A、5A和6A族中的过渡金属，即Ti(钛)、Zr(锆)、Hf(铪)、V(钒)、Nb(铌)、Ta(钽)、Cr(铬)、Mo(钼)以及W(钨)。可使用这些元素中的一种或两种以上来形成金属硫族化物层。而且，离子源层中可添加有Al(铝)、Cu(铜)、Ge(锗)以及Si(硅)。
例如，离子源层的具体构成材料可以为ZrTeAl、TiTeAl、CrTeAl、WTeAl以及TaTeAl。其他的例子可包括：ZrTeAl、添加Cu的CuZrTeAl、添加Ge的CuZrTeAlGe或以Si作为添加元素的CuZrTeAlSiGe。此外，可包括采用Mg以代替Al的ZrTeMg。即使在选择诸如钛(Ti)、钽(Ta)等另一过渡元素以替代锆(Zr)作为形成金属硫族化物层的金属元素的情况下，仍可采用同样的添加元素，并且离子源层的具体构成材料可包括例如TaTeAlGe等。此外，不仅可采用碲(Te)，还可使用硫(S)、硒(Se)、碘(I)等，且作为离子源层的具体构成材料，还可包括ZrSAl、ZrSeAl或ZeIAl。
而且，通过指定易于与包含在高电阻层中的碲(Te)反应的金属元素(M)作为用于形成金属硫族化物层的金属元素，在形成薄膜后对所谓的Te/离子源层(包含金属元素M)的层叠结构进行加热，可获得所谓的M·Te/离子源层的稳定结构。这里，例如可使用铝(Al)或镁(Mg)作为易于与碲(Te)反应的金属元素(M)。
高电阻层可用作导电性的阻挡层，当在电极和导电材料层(或者布线)之间施加预定电压时，高电阻层呈现出高于离子源层的电阻值。例如，高电阻层包括含有这样的化合物的层，所述化合物主要由表现为阴离子成分的碲(Te)构成。具体来说，这种化合物例如可以是AlTe、MgTe、ZnTe等。在包含碲(Te)的化合物的成分中，例如，AlTe中铝(Al)的含量优选地大于或等于20％(原子)(20atom％)且小于或等于60％(原子)(60atom％)。而且，高电阻层可包含诸如氧化铝(Al2O3)的氧化物。此外，优选地，高电阻层的初始电阻值等于或大于1MΩ，并且低电阻状态下的电阻值等于或小于几百kΩ。即，本发明的实施方式的非易失性存储元件通过改变高电阻层的电阻值来存储信息。为了能以高速读出小型化非易失性存储元件的电阻状态，优选地，尽可能地减小低电阻状态下的电阻值。然而，由于在20μA～50μA、2V条件下写入信息(数据)时的电阻值为40kΩ～100kΩ，因此，前提是非易失性存储元件的初始电阻值高于上述电阻值。而且，考虑到一个数位范围的电阻隔离宽度，可认为上述电阻值是合适的。
这里，如果假设将碲(Te)作为阴离子成分而以最大量包含在高电阻层中，则在高电阻层处于低电阻状态时，使扩散至高电阻层的金属元素稳定，并且易于保持低电阻状态。另一方面，由于与氧化物或硅化合物相比，碲(Te)与金属元素之间形成有弱键，于是扩散入高电阻层中的金属元素易于移动至离子源层，从而改善擦除特性。即，改善了低电阻状态下写入数据的保持特性，于是，可实现在数据擦除期间的低电压保持。而且，就大量的写入/擦除操作而言，可减小擦除状态下的电阻值的波动。这时，一般来说，由于在硫属化合物中，电负性的绝对值以碲＜硒＜硫＜氧的顺序变大，因而随着高电阻层中的氧变低，并使用电负性低的硫族化物，改善效果得到强化。
制成电极的材料例如可以为W(钨)、WN(氮化钨)、Cu(铜)、Al(铝)、Mo(钼)、Au(金)、Pt(铂)、Ti(钛)、TiN(氮化钛)、TiW(钨钛)、Mo(钼)、Ta(钽)以及硅化物。在电极由例如铜(Cu)等可在电场中发生离子导电的材料制成的情况下，电极表面可由例如钨(W)、氮化钨(WN)、氮化钛(TiN)以及氮化钽(TaN)等难以发生离子导电或热扩散的材料覆盖。当离子源层包含Al(铝)时，电极的构成材料的例子包括：含有至少一种比Al(铝)难电离的材料的金属膜，例如，含有选自Cr(铬)、W(钨)、Co(钴)、Si(硅)、Au(金)、Pd(钯)、Mo(钼)、Ir(铱)以及Ti(钛)中的至少一种的金属薄膜，或上述元素的氧化物膜或氮化物膜。导电材料层(或布线)可由包含与电极相同的导电材料的公知导电材料制成。或者，可使用包括由Cr或Ti等制成的下层及其上形成的Cu层、Au层或Pt层的层叠结构。而且，导电材料层可构造为具有由Ta等制成的单层或由Cu、Ti等制成的多层结构。例如，可使用诸如溅射法等PVD方法和CVD方法形成电极和导电材料层(或布线)。
当存储(写入)信息时，将“正方向”(例如，高电阻层为负电位，而离子源层侧为正电位)的电压脉冲施加于初始状态(高电阻状态)下的非易失性存储元件。结果，使离子源层中包含的金属元素电离而扩散入高电阻层中，离子与电极中的电子结合而析出，或者离子保持在高电阻层中而形成杂质能级。因此，在信息存储层中，更具体地在高电阻层中，形成包含金属元素的导电路径，于是减小了信息存储层的电阻(信息存储状态)。随后，即使在停止对非易失性存储元件施加电压的情况下，信息存储层仍保持在低电阻状态。于是，写入并保持了信息。当使用只能写入一次的存储元件、即所谓的PROM(可编程只读存储器)时，通过该信息记录过程完成信息的记录。当应用能多次重写信息的存储元件、即RAM(随机存取存储器)或EEPROM时，重写过程是必需的。在重写信息的情况下，将“负方向”(例如，高电阻层为正电位，而离子源层侧为负电位)的电压脉冲施加于低电阻状态下的非易失性存储元件。结果，使在电极中析出的金属元素电离并融入离子源层中。于是，包含金属元素的导电路径消失，并且信息存储层的电阻增大(初始状态或擦除状态)。随后，即使当停止对非易失性存储元件施加电压时，信息存储层仍保持在高电阻状态。于是，擦除了已写入的信息。通过重复该过程，可对非易失性存储元件重复进行信息写入以及对已写入的信息的擦除。在读出非易失性存储元件中存储的信息时，例如，施加“正方向”(例如，高电阻层为负电位，而离子源侧为正电位)的电压，但该值低于在存储(写入)信息时所施加的电压值。例如，通过使高电阻状态和低电阻状态分别对应于信息“0”和信息“1”，在信息写入过程中信息由“0”跳变为“1”，而在信息擦除过程中信息由“1”跳变为“0”。这种情况下，用于低电阻状态的操作和用于高电阻状态的操作分别对应于写入操作和擦除操作。然而，可以使与上述状态相反的各个电阻状态对应于擦除操作和写入操作。
在由硫族化物材料制成电阻变化层的情况下，该硫族化物材料可以为诸如GeSbTe、ZnSe或GaSnTe等的金属与Se或Te的化合物。而且，在由具备巨电致电阻效应(CER效应)的材料制成电阻变化层的情况下，相关材料可以是三元钙钛矿相型过渡金属氧化物(PrCaMnO3或SrTiO3)，或二元过渡金属氧化物(CoO、NiO、CuO、TiO2或Fe3O4)。
此外，非易失性存储元件可由具有磁阻效应的非易失性磁存储元件形成。具体来说，这种非易失性存储元件可以是电流磁场反转型隧道磁阻效应元件(MRAM)或通过自旋注入而进行反磁化的自旋注入型磁阻效应元件(自旋SRAM)。后者包括面内磁化和垂直磁化。
另外，在电极下方布置有由场效应晶体管(FET)构成的选择晶体管。例如，可将用作位线的导电材料层(或布线)所延伸的方向设定为与场效应晶体管的栅极延伸的方向垂直，然而所述方向不限于这种设定。沿导电材料层(或布线)的延伸方向的投影图像可设定为平行于沿场效应晶体管栅极的延伸方向的投影图像。一些情况下，选择晶体管不是必需的。当由场效应晶体管构成的选择晶体管以这种方式另外布置在电极下方时，更具体的配置包括：形成于半导体基板上的选择晶体管、覆盖选择晶体管的第一绝缘层、以及与选择晶体管电连接的电极或者经由第一绝缘层中布置的接触孔(或接触孔、接点焊盘以及下层布线)而与选择晶体管电连接的电极，然而，本发明不局限于上述具体配置。
例如，选择晶体管可由已知的MIS型FET或MOS型FET构成。用于将电极和选择晶体管电连接的连接孔可由掺有杂质的多晶硅以及诸如钨、Ti、Pt、Pd、Cu、TiW、TiNW、WSi2、MoSi2等高熔点金属或金属硅化物制成，并且可基于CVD方法或诸如溅射法等PVD方法而形成。第一绝缘层、第二绝缘层以及第三绝缘层的构成材料的例子包括氧化硅(SiO2)、氮化硅(SiN)、SiON、SOG、NSG、BPSG、PSG、BSG以及LTO。
[实施例1]
实施例1提供了本发明的实施方式1的非易失性存储元件组及其制造方法。图1A、图1B和图1C分别表示实施例1的非易失性存储元件组的示意性部分截面图、部分平面图和示意性部分截面图。图1A所示的示意性部分截面图为沿图1B的箭头A-A截取的部分截面图，而图1C所示的示意性部分截面图为沿图1B的箭头C-C截取的部分截面图。图2表示构成实施例1的非易失性存储元件组的非易失性存储元件的示意性部分截面图，图3A概念性地表示了实施例1的非易失性存储元件，而图3B表示一个非易失性存储元件的等效电路图。在图1B、图4B、图5B、图7B和图9B中，对信息存储层等标以阴影线以使构成部件清楚。
实施例1的非易失性存储元件组包括：(A)第一绝缘层21；(B)第二绝缘层22，其具有第一凹部24以及与第一凹部24连通的第二凹部25，第二凹部25的宽度大于第一凹部24的宽度，并且第二绝缘层22布置于第一绝缘层21上；(C)多个电极(下部电极)31，其布置在第一绝缘层21中，并且电极31的顶面从第一凹部24的底面露出；(D)信息存储层40，其形成于第一凹部24和第二凹部25的侧壁和底面上；以及(E)导电材料层32，其填充于由第二凹部25内的信息存储层40围成的空间27中。
在实施例1中，设置了N个电极31(其中，在图示的例子中N＝2，但N不限于所述数值)，由电极31、信息存储层40以及导电材料层32构成非易失性存储元件，并且N个非易失性存储元件构成了非易失性存储元件组。在N个非易失性存储元件中，信息存储层40和导电材料层32是共用的。以虚线表示非易失性存储元件的边界和非易失性存储元件组的边界。
在实施例1中，信息存储层40包括电阻变化层，该电阻变化层通过电阻的变化来存储信息。即，实施例1的非易失性存储元件为电阻变化型非易失性存储元件。电阻变化层包括含有金属的离子导体。更具体地，电阻变化层为具有高电阻层41和离子源层42的层叠结构。高电阻层41与电极31接触。
在实施例1中，在第二绝缘层22中布置有将各个相邻的非易失性存储元件组的第二凹部25彼此连接的凹部连接部26。在凹部连接部26的侧壁和底面上形成有信息存储层延伸部40A。在凹部连接部26内由信息存储层延伸部40A围成的空间28中，填有导电材料层延伸部32A。由第二凹部25所填充的导电材料层32和凹部连接部26中所填充的导电材料层延伸部32A形成布线(位线)33。
在电极31下方布置有由场效应晶体管构成的选择晶体管TR。布线(位线)33延伸的方向与场效应晶体管的栅极12(用作所谓的字线)延伸的方向垂直。具体来说，在硅半导体基板10的由隔离区11围绕的部分中形成有选择晶体管TR，并且以第一绝缘层21覆盖选择晶体管TR。一个源极/漏极区14B由钨插头形成，并经由还用作接触孔的电极31而连接于信息存储层40。另一源极/漏极区14A经由钨插头15连接于感测线16。在图中，附图标记13代表栅极绝缘膜。
离子源层42由导电或半导电薄膜(例如，由GeSbTe、GeTe、GeSe、GeS、SiGeTe或SiGeSbTe形成的薄膜的层叠结构，或者所述薄膜与由例如Ag、Ag合金、Cu、Cu合金、Zn或Zn合金形成的薄膜的层叠结构)形成，所述导电或半导电薄膜包含选自Cu、Ag和Zn中的至少一种元素(原子)以及选自Te、S和Se中的至少一种元素(硫族元素)(原子)。高电阻层41可由金属材料、稀土元素、其氧化物或氮化物或混合物、或者半导体材料制成。在实施例1中，离子源层42具体地包含Cu和Te，并更具体地由CuZnTeAlGe制成，而高电阻层41由氧化钆(GdOx)制成。这里，Cu、Ag和Zn为当变为阳离子时可易于在离子源层42或高电阻层41中移动的元素(原子)。另一方面，Te、S和Se为当电流在信息存储层40中流动时可使离子源层42的电阻值低于高电阻层41的电阻值的元素(原子)。在离子源层42中，当使用Cu等作为变为阳离子的元素而使用Te等作为硫族元素(原子)，并使电流在信息存储层40中流动时，离子源层42的电阻值可设定为低于高电阻层41的电阻值，并且电阻值大幅变化的部分可局限于离子源层42，从而提高存储操作的稳定性。离子源层42可具有两层或多层的层叠结构。例如，当离子源层包括两层时，可使用这样的两层结构，所述的两层为含有Cu、Ag和Zn中的至少一种金属元素(原子)的薄层以及含有Te、S和Se中的至少一种硫族元素(原子)的导电或半导电薄膜。靠近高电阻层的薄膜可由含有金属元素(原子)的薄层构成。
或者，当信息存储层40为具有高电阻层41和离子源层42的层叠结构时，高电阻层41大多数情况下可包含碲(Te)作为阴离子成分，而离子源层42包含至少一种金属元素以作为可电离为阳离子的元素，并且包含碲(Te)、硫(S)和硒(Se)中的至少一种元素(硫族元素)(原子)以作为可电离为阴离子的元素。具体来说，高电阻层41可由AlTe制成，而离子源层42可由CuTeZrAlGe制成。
在实施例1的非易失性存储元件中，当在电极31和导电材料层32之间施加电压时，电极31或导电材料层32中包含的金属原子作为离子扩散至离子源层42中，并且离子源层42的诸如电阻值或电容值等电气特性发生变化。因此，可利用电气特性的变化来呈现存储功能。或者，离子源层42中的金属原子被电离，并且离子扩散至高电阻层41中并在负电极处与电子结合从而析出，或者离子扩散至高电阻层41中并保持在该层中。结果，在高电阻层41中形成包含大量金属原子的电流路径，或者在高电阻层41中形成由金属原子引起的多个缺陷，从而减小了高电阻层41的电阻值。这时，离子源层42的电阻值最初低于存储信息(数据)前的高电阻层41的电阻值。于是，通过减小高电阻层41的电阻值，存储元件的总电阻值也减小，从而呈现存储功能。
下面，更详细地说明实施例1的非易失性存储元件的操作。
[信息的写入]
当将正电位(阳电位)施加给导电材料层32而将负电位(阴电位)或零电位施加给电极31时，离子源层42中的金属离子被电离，并且所述离子扩散至高电阻层41中，并在电极处与电子结合从而析出，或者所述离子扩散至高电阻层41中并保持在该层中。结果，在高电阻层41中形成包含大量金属原子的电流路径，或者在高电阻层41中形成由金属原子引起的多个缺陷，从而减小了高电阻层41的电阻值。这时，离子源层42的电阻值最初低于存储信息(数据)前的高电阻层41的电阻值。于是，通过减小高电阻层41的电阻值，存储元件的总电阻值也减小。即，非易失性存储元件导通(变为电连通状态)。这时，非易失性存储元件的总电阻为写入电阻。
随后，当停止对电极31和导电材料层32施加电压且于是没有电压施加于非易失性存储元件时，非易失性存储元件的电阻值保持在较低状态。以此记录(写入)信息(数据)。
[信息的擦除]
当将负电位施加于导电材料层32而将正电位或零电位施加于电极31时，构成高电阻层41中所形成的电流路径或者杂质能级的金属元素被电离，并且离子移动至高电阻层41中并返回离子源层42。结果，电流路径或缺陷从高电阻层41中消失，于是高电阻层41的电阻值升高。这时，由于离子源层42的电阻值最初低，故非易失性存储元件的总电阻值随着高电阻层41的电阻值的升高而升高。即，非易失性存储元件截止(变为电断开状态)。这时，非易失性存储元件的总电阻为擦除电阻。
随后，当停止对电极31和导电材料层32施加电压且于是没有电压施加给非易失性存储元件时，非易失性存储元件的电阻值保持在升高后的状态。以此擦除所记录的信息(数据)。
通过重复进行这些过程，可对非易失性存储元件重复进行信息的记录(写入)和对所记录的信息的擦除。
这时，例如，当其中非易失性存储元件的总电阻作为写入电阻的状态(低电阻状态)对应于信息“1”，而其中非易失性存储元件的总电阻作为擦除电阻的状态(高电阻状态)对应于信息“0”时，通过对导电材料层32施加正电位，可使非易失性存储元件中存储的信息由“0”跳变为“1”，并且通过对导电材料层32施加负电位，可使非易失性存储元件中存储的信息由“1”跳变为“0”。
[信息的读出]
为读出所写入的信息，例如可将正电位施加给导电材料层32，而将负电位或零电位施加给电极31。这时，施加给导电材料层32的正电位值设定为低于当写入信息时施加给导电材料层32的正电位值。于是，可检测非易失性存储元件的电阻值并读出非易失性存储元件中存储的信息。只要可读出电阻值，正电位的施加对象不限于导电材料层32，而可以是电极31。
这样，在实施例1中，利用非易失性存储元件进行信息的记录和擦除，该非易失性存储元件具有在第一凹部24中层叠有高电阻层41和离子源层42的简单结构。于是，即便在使非易失性存储元件小型化的情况下，仍可易于记录并擦除信息。因为无需任何供电即可保持信息存储层40的电阻值，故可长期存储信息。由于信息存储层40的电阻值不变且不必进行闪存操作(flashoperation)，故可降低功耗。
下面，参照图6A、图6B、图6C以及图7A、图7B、图7C来说明实施例1的非易失性存储元件组的制造方法。实施例1的非易失性存储元件组的制造方法是基于所谓的镶嵌法。图6A和图7A为与沿图1B的箭头A-A截取的截面图同样的部分截面图，图6B和图7B为与图1B同样的部分平面图，而图6C和图7C为与沿图1B的箭头C-C截取的截面图同样的部分截面图。在图中，未图示位于电极31下方的非易失性存储元件的部件(选择晶体管TR等)。
[步骤100]
首先，在第一绝缘层21中形成顶面与第一绝缘层21的顶面齐平的多个电极31。具体来说，使用已知方法在硅半导体基板10中形成隔离区11，然后，在以隔离区11围绕的硅半导体基板10的部分中形成包括栅极氧化物膜13、栅极12、源极/漏极区14A和14B的选择晶体管TR。接下来，使用CVD方法形成第一绝缘层的下层21A，在源极/漏极区14A上方的第一绝缘层的下层21A的部分中形成钨插头15，并且在第一绝缘层的下层21A上形成感测线16。随后，使用CVD方法在整个表面上形成第一绝缘层的上层21B，并且在源极/漏极区14B上方的第一绝缘层21的部分中形成由钨插头制成的电极31。这样，可获得覆盖有由SiO2制成的第一绝缘层21的选择晶体管TR(参照图2)。
[步骤110]
随后，使用CVD方法在第一绝缘层21上形成由SiO2制成的第二绝缘层22。在第二绝缘层22中，使用光刻技术和蚀刻技术形成第一凹部24以及与第一凹部24连通的第二凹部25，所述电极从第一凹部24的底面露出，并且第二凹部25的宽度大于第一凹部24的宽度。在实施例1中，在第二绝缘层22中还形成用于连接各个相邻的非易失性存储元件组的第二凹部25的凹部连接部26。这样，可实现图6A、图6B和图6C中所示的状态。通过使电极31的顶面氧化非常小的厚度，例如可使用400℃的加热处理，使形成第一凹部24时在电极31的顶面中发生的损伤得到恢复。
[步骤120]
在第二绝缘层22的顶面上以及第一凹部24和第二凹部25的侧壁和底面上形成信息存储层40。在实施例1中，还在凹部连接部26的侧壁和底面上形成信息存储层延伸部40A。具体来说，使用溅射法依次形成由氧化钆(GdOx)制成的厚度为3nm的高电阻层41以及包含Cu和Te的厚度为10nm的离子源层42。这样，可实现图7A、图7B和图7C中所示的状态。第一凹部24的宽度小于第二凹部25和凹部连接部26的宽度。通过恰当地设计第一凹部24、第二凹部25以及凹部连接部26的深度和宽度，使第一凹部24埋入信息存储层40中，信息存储层40和信息存储层延伸部40A形成在第二凹部25和凹部连接部26的侧壁和底面上，在第二凹部25中形成由信息存储层40围成的空间27，并且在凹部连接部26中形成由信息存储层延伸部40A围成的空间28。
[步骤130]
接下来，使用溅射法在整个表面上形成由钨(W)和钛(Ti)制成的导电材料层32。这时，还形成导电材料层延伸部32A。
[步骤140]
然后，例如使用化学/机械研磨法(CMP法)，去除第二绝缘层22顶面上的导电材料层32和信息存储层40(以及导电材料层延伸部32A和信息存储层延伸部40A)。这样，可基于镶嵌法而获得其中埋有信息存储层40的第一凹部24以及其中埋有信息存储层40和导电材料层32的第二凹部25(参照图1A、图1B和图1C)。还可获得其中埋有信息存储层延伸部40A和导电材料层延伸部32A的凹部连接部26。可获得由第二凹部25中所填充的导电材料层32和凹部连接部26所填充的导电材料层延伸部32A构成的布线33。
在实施例1中，非易失性存储元件组具有所谓的镶嵌结构。于是，因为不需使用蚀刻法以使信息存储层图形化，故可避免由于图形化而对信息存储层造成的损伤。由于元件结构形成在凹部中，故可避免膜的剥落并简化制造工艺。因为位线33不是形成为与非易失性存储元件直接接触，故位线33的形成不会对非易失性存储元件造成不利影响。因为非易失性存储元件的宽度小，故可提高布局上的自由度。
[实施例2]
实施例2是实施例1的变型。在实施例2中，非易失性存储元件由相变存储元件(PRAM)构成。即，在实施例2中，电阻变化层由硫族化物材料制成。构成作为存储部的信息存储层(电阻变化层)的相变材料在非晶态和晶态之间的电阻变化几个数位，从而使非易失性存储元件工作。具体来说，当使脉冲状大电流(例如，20纳秒，200μA)在短时间内流入存储部中并使生成物迅速冷却时，构成电阻变化层的相变材料变为非晶态并呈现高电阻。另一方面，当使脉冲状小电流(例如，100纳秒，100μA)在相对长的时间内流入电阻变化层中并使生成物缓慢冷却时，构成电阻变化层的相变材料变为晶态并呈现低电阻。
电阻变化层可由硫族化物材料制成，该硫族化物材料包括诸如GeSbTe、ZnSe和GaSnTe的金属与Se或Te的化合物。或者，电阻变化层可由具巨电致电阻效应(CER效应)的材料制成，该材料例如为三元钙钛矿型过渡金属氧化物(诸如PrCaMnO3和SrTiO3)和二元过渡金属氧化物(诸如CoO、NiO、CuO、TiO2以及Fe3O4)。
例如，当电阻变化层由TiO2制成并进行首先对非易失性存储元件施加大电压的“形成”过程时，在电阻变化层中局部地形成具有低电阻的多个电流路径(丝)。在“复位”过程中，丝的阳极(正电压施加侧)通过所施加的电压而氧化，并且电阻值上升为高电阻状态。结果，非易失性存储元件的总电阻值升高。即，非易失性存储元件截止(变为电断开状态)。这时，非易失性存储元件的总电阻为擦除电阻。在“设置”过程中，丝的阳极被焦耳热还原，并且该阳极的电阻值再次下降为低电阻状态。结果，非易失性存储元件的总电阻值下降。即，非易失性存储元件导通(变为电连通状态)。这时，非易失性存储元件的总电阻为写入电阻。通过重复这些过程，可对非易失性存储元件重复进行信息的记录(写入)以及对所记录的信息的擦除。
[实施例3]
实施例3为实施例1的变型。在图4A和图4B中分别表示了实施例3的非易失性存储元件组的示意性部分截面图和部分平面图。图4A中所示的示意性部分截面图为沿图4B的箭头A-A截取的部分截面图，而沿图4B的箭头C-C截取的示意性部分截面图与图1C所示的相同。在图4B的部分平面图中，去除了第三绝缘层、接触插头以及布线，而图示了信息存储层40和导电材料层32。构成实施例3的非易失性存储元件组的非易失性存储元件的示意性部分截面图与图2所示的相同，且该非易失性存储元件的概念图和等效电路图与图3A和图3B所示的相同。
在实施例3中，在整个表面上形成有第三绝缘层23，并且在第三绝缘层23上形成有经由接触插头35而连接于导电材料层32的布线34。
下面，说明实施例3的非易失性存储元件组的制造方法。
[步骤300]
首先，执行实施例1中的步骤100～140。然而，不同于实施例1，不必形成凹部连接部26、导电材料层延伸部32A以及信息存储层延伸部40A。这样，可实现图4B中所示的结构。
[步骤310]
使用CVD方法，在整个表面上形成由SiO2制成的第三绝缘层23。接下来，使用光刻技术和蚀刻技术在导电材料层32上方的第三绝缘层23中形成开口，使用溅射法在包括开口的整个表面上形成布线材料层，并通过利用光刻技术和蚀刻技术使布线材料层图形化，而在第三绝缘层23上形成经由接触插头35而连接于导电材料层32的布线34。
在实施例3中，因为以这种方法在导电材料层32上形成接触插头35，故可防止接触插头35凸出，并可减小接触电阻。
[实施例4]
实施例4提供了本发明的实施方式2的非易失性存储元件组及其制造方法以及本发明的该实施方式的非易失性存储元件及其制造方法。在图5A、图5B和图5C中分别表示了实施例4的非易失性存储元件组的示意性部分截面图、部分平面图以及示意性部分截面图。图5A中所示的示意性部分截面图为沿图5B的箭头A-A截取的部分截面图，而图5C中所示的示意性部分截面图为沿图5B的箭头C-C截取的部分截面图。构成实施例4的非易失性存储元件组的非易失性存储元件的示意性部分截面图与图2所示的相同，且该非易失性存储元件的概念图和等效电路图与图3A和图3B所示的相同。
实施例4的非易失性存储元件组包括：(A)第一绝缘层21；(B)第二绝缘层22，其具有凹部54，并且第二绝缘层22布置于第一绝缘层21上；(C)多个电极(下部电极)31，它们布置于第一绝缘层21中，并且多个电极31的顶面从凹部54的底面露出；(D)信息存储层40，其形成于凹部54的侧壁和底面上；以及(E)布线36，其包括填充在由凹部54内的信息存储层40围成的空间57中的导电材料层32。
在实施例4中，设置了N(例如N＝128)个电极31，由电极31、信息存储层40和导电材料层32构成非易失性存储元件，并且由N个非易失性存储元件构成非易失性存储元件组。在N个非易失性存储元件中，信息存储层40和导电材料层32是共用的。
实施例4的非易失性存储元件包括：(A)第一绝缘层21；(B)第二绝缘层22，其具有凹部54，并且第二绝缘层22布置于第一绝缘层21上；(C)电极31，其布置于第一绝缘层21中，并且电极31的顶面从凹部54的底面露出；(D)信息存储层40，其形成于凹部54的侧壁和底面上；以及(E)导电材料层32，其填充在由凹部54内的信息存储层40围成的空间57中。
因为实施例4的非易失性存储元件组或非易失性存储元件的构成部件与实施例1的非易失性存储元件组和非易失性存储元件的构成部件基本上相同，故省略了详细说明。
下面，参照图8A、图8B、图8C以及图9A、图9B、图9C来说明实施例4的非易失性存储元件组和非易失性存储元件的制造方法。实施例4的非易失性存储元件组的制造方法是基于所谓的镶嵌法。图8A和图9A为与沿图5B的箭头A-A截取的截面图同样的部分截面图，图8B和图9B为与图5B同样的部分平面图，而图8C和图9C为与沿图5B的箭头C-C截取的截面图同样的部分截面图。在图中，未图示非易失性存储元件的位于电极31下方的部件(选择晶体管TR等)。
[步骤400]
首先，基本上类似于实施例1中的步骤100，在第一绝缘层21中形成其顶面与第一绝缘层21的顶面齐平的(多个)电极31。
[步骤410]
接下来，基本上类似于实施例1中的步骤110，使用CVD方法在第一绝缘层21上形成由SiN制成的第二绝缘层22，并且在第二绝缘层22中形成凹部54，其中电极31从凹部54的底面露出。这样，可实现图8A、图8B和图8C中所示的状态。
[步骤420]
基本上类似于实施例1中的步骤120，在第二绝缘层22的顶面上以及凹部54的侧壁和底面上形成信息存储层40。这样，可实现图9A、图9B和图9C所示的状态。通过恰当地设计凹部54的深度和宽度，在凹部54的侧壁和底面上形成信息存储层40，并且在凹部54中形成由信息存储层40围成的空间57。
[步骤430]
接下来，基本上类似于实施例1中的步骤130，使用溅射法在整个表面上形成导电材料层32。
[步骤440]
然后，基本上类似于实施例1中的步骤140，例如使用化学/机械研磨法(CMP法)，去除第二绝缘层22顶面上的导电材料层32和信息存储层40。这样，可使用镶嵌法而获得其中埋有信息存储层40和导电材料层32的凹部54(参照图5A、图5B和图5C)。可获得填充在凹部54内的由信息存储层40围成的空间57中的导电材料层32，并获得包括导电材料层32的布线36。
在实施例4中，非易失性存储元件组具有所谓的镶嵌结构。于是，因为不必利用蚀刻法以使信息存储层图形化，故可避免由于图形化而对信息存储层造成的损伤。由于元件结构形成在凹部中，故可避免膜的剥落。此外，可简化制造工艺。
在一些情况下，类似于实施例3，可在整个表面上形成第三绝缘层，并且在第三绝缘层上可进一步形成经由接触插头而连接于导电材料层32的布线。这种情况下，除了未设置电极31外，在非易失性存储元件组的一端可布置有与非易失性存储元件具有相同配置和构造的连接部，并且在连接部上可布置接触插头。这样，可防止当在导电材料层上形成接触插头时接触插头35凸出，并可减小接触电阻。
尽管参照优选的实施例描述了本发明，然而本发明不限于这些实施例。实施例中所描述的非易失性存储元件组和非易失性存储元件的配置和构造、各种层叠结构以及所使用的材料等仅为示例，并且可适当地变更。非易失性存储元件的信息存储层可由其中依次层叠有第一磁性材料层、隧道绝缘膜以及第二磁性材料层的层叠结构构成，并且该信息存储层可通过由于其磁化反转状态而造成的电阻的变化来存储信息。
本领域的技术人员应当明白，在不脱离所附权利要求及其等同物的范围内，取决于设计需要和其它因素可出现各种变化、组合、子组合和替代。

Claims (11)

1.一种非易失性存储元件组，其包括：
(A)第一绝缘层；
(B)第二绝缘层，其具有第一凹部以及与所述第一凹部连通的第二凹部，所述第二凹部的宽度大于所述第一凹部的宽度，并且所述第二绝缘层布置于所述第一绝缘层上；
(C)多个电极，它们布置于所述第一绝缘层中，并且所述多个电极的顶面从所述第一凹部的底面露出；
(D)信息存储层，其形成于所述第一凹部和所述第二凹部的侧壁和底面上；以及
(E)导电材料层，其填充在由所述第二凹部中的所述信息存储层围成的空间中。
2.如权利要求1所述的非易失性存储元件组，其中，所述电极的数目为N，由所述电极、所述信息存储层以及所述导电材料层形成非易失性存储元件，并且所述非易失性存储元件组包括N个所述非易失性存储元件。
3.如权利要求1所述的非易失性存储元件组，其中，在整个表面上形成有第三绝缘层，并且，在所述第三绝缘层上形成有经由接触插头而连接于所述导电材料层的布线。
4.如权利要求1所述的非易失性存储元件组，其中，在所述第二绝缘层中布置有使相邻的所述非易失性存储元件组的所述第二凹部彼此连接的凹部连接部，
在所述凹部连接部的侧壁和底面上形成有信息存储层延伸部，
在由所述凹部连接部中的所述信息存储层延伸部围成的空间中填有导电材料层延伸部，并且
由填充在所述第二凹部中的所述导电材料层和填充在所述凹部连接部中的所述导电材料层延伸部构成布线。
5.如权利要求1至4中任一项所述的非易失性存储元件组，其中，所述信息存储层包括通过电阻的变化来存储信息的电阻变化层。
6.如权利要求5所述的非易失性存储元件组，其中，所述电阻变化层为具有高电阻层和离子源层的层叠结构。
7.如权利要求6所述的非易失性存储元件组，其中，所述离子源层包含选自碲、硫和硒中的至少一种元素以及选自铜、锆和铝中的至少一种元素，并且通过当向存储元件施加预定电压时使所述选自铜、锆和铝中的至少一种元素扩散至所述高电阻层中，从而使所述高电阻层的电阻降低。
8.一种非易失性存储元件组的制造方法，该方法包括：
(a)在第一绝缘层中形成多个电极，所述多个电极的顶面与所述第一绝缘层的顶面齐平；
(b)在所述第一绝缘层上形成第二绝缘层，然后在所述第二绝缘层中形成第一凹部以及第二凹部，使所述电极从所述第一凹部的底面露出，所述第二凹部与所述第一凹部连通，且所述第二凹部的宽度大于所述第一凹部的宽度；
(c)在所述第二绝缘层的顶面上以及所述第一凹部和所述第二凹部的侧壁和底面上形成信息存储层；
(d)在整个表面上形成导电材料层；并且
(e)去除所述第二绝缘层的顶面上的所述导电材料层和所述信息存储层，以获得所述第一凹部以及所述第二凹部，所述第一凹部中埋有所述信息存储层，所述第二凹部中埋有所述信息存储层和所述导电材料层。
9.如权利要求8所述的方法，其中，所述电极的数目为N，由所述电极、所述信息存储层以及所述导电材料层构成非易失性存储元件，并且，所述非易失性存储元件组包括N个所述非易失性存储元件。
10.如权利要求8或9所述的方法，还包括：
接着步骤(e)，在整个表面上形成第三绝缘层；
之后在所述第三绝缘层上形成经由接触插头而连接于所述导电材料层的布线。
11.如权利要求8或9所述的方法，其中，在步骤(b)中，在所述第二绝缘层中形成将相邻的所述非易失性存储元件组中的所述第二凹部彼此连接的凹部连接部；
在步骤(c)中，在所述凹部连接部的侧壁和底面上形成信息存储层延伸部；
在步骤(e)中，去除所述第二绝缘层的顶面上的所述导电材料层和所述信息存储层，以获得所述埋有所述信息存储层的第一凹部、所述埋有所述信息存储层和所述导电材料层的第二凹部以及埋有所述信息存储层延伸部和所述导电材料层延伸部的所述凹部连接部，
并且由所述第二凹部和所述凹部连接部中填充的所述导电材料层和所述导电材料层延伸部形成布线。
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