KR20160148547A - 다중모드 멤리스터 메모리 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 92
- 238000000034 method Methods 0.000 claims description 20
- 230000003213 activating effect Effects 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 description 24
- 238000010586 diagram Methods 0.000 description 16
- 150000004767 nitrides Chemical class 0.000 description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 10
- 239000001301 oxygen Substances 0.000 description 10
- 229910052760 oxygen Inorganic materials 0.000 description 10
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 9
- 239000004020 conductor Substances 0.000 description 7
- 230000002950 deficient Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 229910010413 TiO 2 Inorganic materials 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 229910052757 nitrogen Inorganic materials 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- -1 for example Chemical class 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 229910000480 nickel oxide Inorganic materials 0.000 description 2
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 2
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- XHCLAFWTIXFWPH-UHFFFAOYSA-N [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] XHCLAFWTIXFWPH-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- CBJZJSBVCUZYMQ-UHFFFAOYSA-N antimony germanium Chemical compound [Ge].[Sb] CBJZJSBVCUZYMQ-UHFFFAOYSA-N 0.000 description 1
- MRPWWVMHWSDJEH-UHFFFAOYSA-N antimony telluride Chemical compound [SbH3+3].[SbH3+3].[TeH2-2].[TeH2-2].[TeH2-2] MRPWWVMHWSDJEH-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000010955 niobium Substances 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
- 229910000484 niobium oxide Inorganic materials 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000011819 refractory material Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 150000003568 thioethers Chemical class 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 description 1
- 229910001935 vanadium oxide Inorganic materials 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
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- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
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- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
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- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
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- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
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Abstract
다중모드 멤리스터 메모리는 멤리스터의 복수의 동작 모드들로 선택가능한 또는 재구성가능한 동작을 제공한다. 다중모드 멤리스터 메모리는 복수의 동작 모드들을 갖는 멤리스터를 포함한다. 다중모드 멤리스터 메모리는 멤리스터의 복수의 동작 모드들 중 일 동작 모드를 선택하는 재구성가능한 인터페이스 드라이버를 더 포함한다. 멤리스터는 재구성가능한 인터페이스 드라이버에 의해서 선택된 동작 모드로 동작한다.
Description
멤리스터 또는 '메모리 저항기'는 때로 또한 "저항성 랜덤 액세스 메모리"(RRAM 또는 ReRAM)로 지칭되며 바이어스 이력의 함수인 순간 저항 레벨을 갖거나 보이는 비선형 수동 2 단자 전기 디바이스이다. 특히, 멤리스터의 단자들 간에 인가된 바이어스(예를 들어서, 전압 또는 전류)는 멤리스터의 저항 레벨을 설정, 선택 또는 프로그램하는데 사용될 수 있다. 일단 프로그램되면, 멤리스터는 바이어스가 제거된 후의 특정 기간 동안에 (예를 들어서, 재프로그램될 때까지) 저항 레벨을 유지할 수 있다. 이로써, 멤리스터는 프로그램된 저항 레벨이 정보를 저장하는 비휘발성 메모리로서 기능하는 2 단자 디바이스이다.
일부 실례들에서, 멤리스터는 2 개의 상이한 극성들(예를 들어서, 포지티브 전압 및 네거티브 전압)을 갖는 프로그래밍 신호를 사용하여서, 특정 쌍의 저항 레벨들 또는 '상태들' 사이에서 스위칭될 수 있다. 예를 들어서, 멤리스터는 프로그래밍 신호의 제 1 극성에 의해서 제 1 저항 상태(예를 들어서, 상대적으로 낮은 저항 레벨)로 스위칭될 수 있다. 예를 들어서, 멤리스터는 프로그래밍 신호의 제 2 극성에 의해서 제 2 저항 상태(예를 들어서, 상대적으로 높은 저항 레벨)로 스위칭될 수 있다. 이러한 스위칭은 예를 들어서, 이진 메모리 셀 또는 요소를 구현하는데 사용될 수 있다. 다른 실례들에서, 멤리스터는 예를 들어서, 다중-상태 또는 다중-레벨 메모리 셀을 구현하도록 복수의 상이한 저항 레벨들 또는 상태들 사이에서 스위칭될 수 있다. 일부 실례들에서, 복수의 멤리스터들은 다양한 애플리케이션들에 따라서, 컴퓨터 시스템 또는 프로그램가능한 로직 내에 데이터를 저장하기 위한 메모리 역할을 하는 어레이(예를 들어서, 크로스바 어레이)로 배열될 수 있다.
본 명세서에서 기술된 원리들에 따른 실례들의 다양한 특징들이 첨부 도면들을 참조하여서 취해지는 다음의 상세한 설명을 참조하여서 보다 용이하게 이해될 수 있으며, 도면들에서 유사한 참조 부호들은 유사한 구조 요소들을 지정한다.
도 1은 본 명세서에서 기술된 원리들에 부합하는 실례에 따른, 멤리스터의 단면도를 예시한다.
도 2는 본 명세서에서 기술된 원리들의 실례에 따른, M x N 크로스바 어레이로서 배열된 멤리스터-기반 메모리 회로의 개략도를 예시한다.
도 3은 본 명세서에서 기술된 원리들의 실례에 따른, 다중모드 멤리스터 메모리의 블록도를 예시한다.
도 4a는 본 명세서에서 기술된 원리들에 부합하는 실례에 따른, 다중-레벨 셀(MLC) 모드로 동작하도록 구성된 멤리스터의 저항도를 예시한다.
도 4b는 본 명세서에서 기술된 원리들에 부합하는 실례에 따른, 단일-레벨 셀(SLC) 모드로 동작하도록 구성된 멤리스터의 저항도를 예시한다.
도 5는 본 명세서에서 기술된 원리들의 실례에 따른, 다중모드 멤리스터 메모리 시스템의 블록도를 예시한다.
도 6은 본 명세서에서 기술된 원리들에 부합하는 실례에 따른, 멤리스터 메모리의 다중모드 동작 방법의 흐름도를 예시한다.
특정 실례들은 상술한 도면들에서 예시된 특징들에 추가되거나 또는 대신하는 특징인 다른 특징들을 갖는다. 이러한 및 다른 특징들은 위의 도면들을 참조하여서 이하에서 기술된다.
도 1은 본 명세서에서 기술된 원리들에 부합하는 실례에 따른, 멤리스터의 단면도를 예시한다.
도 2는 본 명세서에서 기술된 원리들의 실례에 따른, M x N 크로스바 어레이로서 배열된 멤리스터-기반 메모리 회로의 개략도를 예시한다.
도 3은 본 명세서에서 기술된 원리들의 실례에 따른, 다중모드 멤리스터 메모리의 블록도를 예시한다.
도 4a는 본 명세서에서 기술된 원리들에 부합하는 실례에 따른, 다중-레벨 셀(MLC) 모드로 동작하도록 구성된 멤리스터의 저항도를 예시한다.
도 4b는 본 명세서에서 기술된 원리들에 부합하는 실례에 따른, 단일-레벨 셀(SLC) 모드로 동작하도록 구성된 멤리스터의 저항도를 예시한다.
도 5는 본 명세서에서 기술된 원리들의 실례에 따른, 다중모드 멤리스터 메모리 시스템의 블록도를 예시한다.
도 6은 본 명세서에서 기술된 원리들에 부합하는 실례에 따른, 멤리스터 메모리의 다중모드 동작 방법의 흐름도를 예시한다.
특정 실례들은 상술한 도면들에서 예시된 특징들에 추가되거나 또는 대신하는 특징인 다른 특징들을 갖는다. 이러한 및 다른 특징들은 위의 도면들을 참조하여서 이하에서 기술된다.
본 명세서에서 개시된 원리들에 따른 실례들은 재구성가능한 멤리스터 메모리를 제공한다. 특히, 멤리스터 메모리는 멤리스터 메모리의 복수의 동작 모드들의 하나 이상의 선택된 모드들로 동작하도록 인 시츄(in situ) 방식으로 재구성될 수 있다. 이로써, 멤리스터 메모리는 다중모드 멤리스터 메모리이다. 또한, 동작 모드의 인 시츄 선택은 다중모드 멤리스터 메모리의 단일 구현이 복수의 상이한 용도들의 요건들을 만족시키게 한다. 예를 들어서, 2 개의 동작 모드들을 갖는 멤리스터 메모리가 제조될 수 있다. 제조 후에, 멤리스터 메모리의 동작 요건에 대한 결정이 (예를 들어서, 현장에서) 이루어질 수 있다. 이어서, 멤리스터 메모리가 예를 들어서, 가용한 복수의 동작 모드들 중 적합한 하나를 선택함으로써 동작 요건들을 만족시키도록 구성되거나 재구성될 수 있다. 일부 실례들에 따라서, 동작 모드 선택이 일단 이루어질 수 있으며(예를 들어서, 정적 선택), 그 이후에 다중모드 멤리스터 메모리는 선택된 모드로 동작한다. 다른 실례들에서, 예를 들어서, 동작 모드 선택은 2 회 이상 이루어질 수 있으며, 이로써 다중모드 멤리스터 메모리가 변하는 동작 요건들에 대해서 적응될 수 있다.
도 1은 본 명세서에서 기술된 원리들에 부합하는 실례에 따른, 멤리스터(10)의 단면도를 예시한다. 예시된 바와 같이, 멤리스터(10)는 또한 멤리스터(10)의 멤리스터 매트릭스 또는 스위칭 매트릭스로서 지칭되는, 멤리스터 스위칭 재료 층(12)을 포함하는 2 단자 디바이스이다. 멤리스터 스위칭 재료는 본 명세서에서의 정의상, 자극(예를 들어서, 전압 또는 전류)을 받을 때에, 스위칭 현상 또는 특성을 나타내는 재료이다. 멤리스터 매트릭스 층(12)은 제 1 또는 '상단' 전극(14) 및 제 2 또는 '하단' 전극(16) 사이에 배치 또는 '개재'된다. 제 1 및 제 2 전극들(14, 16)은 자극 또는 '프로그래밍 신호'를 인가하여서 멤리스터 매트릭스 층(12)에서의 변화를 가능하게 한다. 일부 실례들에 따라서, 제 1 전극(14) 및 제 2 전극(16) 중 하나 또는 양자는 또한 (예를 들어서, 도펀트의 도너 또는 억셉터로서) 멤리스터 매트릭스의 스위칭 현상에 참여할 수도 있다.
다양한 실례들에서, 멤리스터(10)의 멤리스터 매트릭스 층(12)은 한 쌍의 전극들 간의 층으로 형성될 수 있는 다양한 산화물, 질화물 및 심지어 황화물 중 임의의 것을 포함할 수 있다. 예를 들어서, 티타늄 산화물(Ti02) 또는 바나듐 산화물(V02)이 멤리스터 내의 산화물 층으로서 사용될 수 있다. 다음으로 한정되지 않지만, 예를 들어서, 하프늄 산화물, 니켈 산화물, 크롬 도핑된 니켈 산화물, 스트론티윰 티타네이트(strontium titanate), 크롬 도핑된 스트론티윰 티타네이트, 탄탈륨 산화물, 니오븀, 및 텅스텐 산화물을 포함하는 다른 산화물들이 사용될 수 있다. 멤리스터의 질화물 층으로서 사용되는 질화물들은 다음으로 한정되지 않지만, 알루미늄 질화물 및 실리콘 질화물을 포함할 수 있다. 또한, 예를 들어서, 다음으로 한정되지 않지만, 안티모니 텔루라이드, 안티모니 게르마늄 텔루라이드 및 은-도핑된 비정질 실리콘을 포함하는 다른 화합물들이 사용될 수 있다.
일부 실례들에서, 멤리스터 매트릭스 층(12)은 결정질 산화물(예를 들어서, 산화물 층)을 포함할 수 있다. 다른 실례들에서, 멤리스터 매트릭스 층(12)은 결정질 질화물(예를 들어서, 질화물 층)을 포함할 수 있다. 이러한 실례들 중 일부에서, 결정질 산화물 또는 질화물은 단결정질일 수 있다. 다른 실례들에서, 멤리스터 매트릭스 층(12)은 비정질 산화물 또는 질화물을 포함한다. 또 다른 실례들에서, 멤리스터 매트릭스 층(12)은 나노결정질 산화물 또는 마이크로결정질 산화물 또는 질화물을 포함한다. 나노결정질 산화물 또는 질화물은 복수의 나노스케일의 결정립들을 포함하는 산화물 또는 질화물이고, 마이크로결정질 산화물 또는 질화물은 예를 들어서, 마이크로 범위의 크기를 갖는 결정립들을 포함할 수 있다.
일부 실례들에서, 멤리스터 매트릭스 층(12)은 복수의 층들을 포함할 수 있다. 복수의 층들 중 제 1 층은 화학량론적 산화물(stoichiometric oxide)(예를 들어서, Ti02, V02, Hf02, 등)일 수 있으며, 제 2 층은 산소 공핍되거나 산소가 결핍된 산화물 층(예를 들어서, Ti02 -x, V02-x, Hf02 -x, 등)일 수 있으며, 여기서 '2-x'는 산소 결핍을 나타내며, x는 0보다 크며 2 보다 작다. 예를 들어서, 산소 결핍된 V02-x은 약 10-5보다 크며 약 10-2보다 작은 x 값들을 가질 수 있다. 다른 실례에서, 산소 결핍된 V02-x은 약 1.0에 달하는 x 값을 가질 수 있다. 마찬가지로, 멤리스터 매트릭스 층(12)의 복수의 층들 중 제 1 층은 화학량론적 질화물(예를 들어서, AlN, Si3N4, 등)이고, 제 2 층은 질소 공핍된 또는 질소 결핍된 질화물 층(예를 들어서, AlN1 -y, Si3N4 -y, 등)일 수 있다. 일부 실례들에서, 이러한 산소 결핍된 또는 질소 결핍된 층들은 각기 '서브산화물들(suboxides)' 또는 '서브질화물들(subnitrides)'로 지칭될 수 있다.
일부 실례들에 따라서, 프로그래밍 신호에 의해서 생성된 멤리스터 매트릭스 층(12)에서의 변화는 멤리스터 매트릭스 층(12) 내에서의 산소(또는 질소) 마이그레이션의 관점에서 이해될 수 있다. 예를 들어서, 산소/질소가 결핍된 멤리스터 매트릭스 재료 층(12b)(예를 들어서, 서브산화물/서브질화물 층) 및 다른 유효하게 화학량론적 멤리스터 매트릭스 재료 층(12a)(즉, 산소/질소 결핍이 없는 산화물/질화물) 간의 경계는 프로그래밍 신호에 노출되면 이동할 수 있다. 이러한 경계 이동은 예를 들어서, 프로그래밍 신호의 영향 하에서 산소 또는 질소 마이그레이션으로부터 기인될 수 있다. 이동가능한 경계의 최종 위치는 예를 들어서, 멤리스터(10)의 '프로그램된' 저항을 확립할 수 있다. 이와 달리, 멤리스터 매트릭스 층(12)에서의 변화는 또한 일부 실례들에 따라서 전류 필라멘트들의 형성의 차원에서 이해될 수 있다. 어느 경우에서든, 전도 채널이 프로그래밍 신호에 의해서 형성될 수 있으며 이는 제 1 및 제 2 전극들(14, 16) 사이에서 측정되는 멤리스터 매트릭스 층(12)의 저항 변화를 낳는다.
다양한 실례들에 따라서, 제 1 및 제 2 전극들(14, 16)은 도전체를 포함한다. 예를 들어서, 제 1 전극(14) 및 제 2 전극(16)은 도전성 금속을 포함할 수 있다. 제 1 및 제 2 전극들(14, 16)에 대해서 사용되는 도전성 금속은 다음으로 한정되지 않지만, 예를 들어서, 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 팔라듐(Pd), 플래티늄(Pt), 텅스텐(W), 바나듐(V), 탄탈륨(Ta), 및 티타늄(Ti) 및 이들의 합금을 포함할 수 있다. 다른 도전성 금속들 및 다른 도전성 재료들(예를 들어서, 강하게 도핑된 반도체들, 도전성 산화물들, 도전성 질화물들, 등)이 또한 다양한 실례들에 따라서 제 1 전극(14) 및 제 2 전극(16)으로서 사용될 수 있다. 또한, 도전성 재료는 제 1 및 제 2 전극들(14, 16)에서 동일할 필요는 없다.
또한, 제 1 및 제 2 전극들(14, 16)은 2 개 이상의 층들을 포함할 수 있다. 예를 들어서, Ti 층이 Pt-계 전극 및 Ti02-계 멤리스터 매트릭스 층(12) 간에 사용될 수 있다. Ti 층은 예를 들어서, Ti02 산화물 멤리스터 매트릭스 층(12)내에 산소 결핍된 층(즉, Ti02 -x)을 제공하는데 도움이 될 수 있다. 또 다른 실례들에서, 전극들(14, 16)에서 사용된 재료들은 확산 장벽 역할을 할 수 있다. 예를 들어서, 티타늄질화물(TiN)은 (예를 들어서, 전극들(14, 16) 및 멤리스터 매트릭스(12) 간의 재료 확산을 막기 위해서) 확산 장벽으로서 사용될 수 있다.
일부 실례들에서, 제 1 전극(14) 및 제 2 전극(16) 중 하나 또는 양자의 도전성 재료는 멤리스터 매트릭스 층(12)으로서 사용되는 금속 산화물의 구성요소 또는 금속성 형태를 포함할 수 있다. 예를 들어서, Ti 금속은 멤리스터 매트릭스 층(12)이 Ti02을 포함할 때에 전극들(14, 16) 중 하나 또는 양자에서 사용될 수 있다. 마찬가지로, 전극들(14, 16) 중 하나 또는 양자는 멤리스터 매트릭스 층(12)이 Ta205를 포함할 때에 Ta를 포함할 수 있다. 또 다른 실례들에서, 텅스텐과 같은 내화 재료가 전극(들)(14, 16)에서 사용될 수 있다.
다양한 실례들에 따라서, 멤리스터(10)는 복수의 저항 레벨들 또는 상태들의 형태로 데이터의 비트의 데이터 저장을 제공한다. 특히, 데이터 비트는 일부 실례들에 따라서, 복수의 레벨들 중 적어도 2 개의 저항 레벨들(즉, 디바이스 또는 멤리스터 상태들) 중 특정한 하나를 선택하고 설정 또는 프로그래밍함으로써 비휘발성 방식으로 저장될 수 있다. 예를 들어서, 제 1 멤리스터 상태를 선택 및 설정하는 것은 로직 '1'을 나타내는 데이터 비트를 저장하는데 사용될 수 있으며, 제 2 멤리스터 상태를 선택 및 설정하는 것은 로직 '0'을 나타내는 데이터 비트를 저장하는데 사용될 수 있다.
멤리스터(10)는 다양한 실례들에 따라서, 전류를 멤리스터(10)를 통해서 흐르게 함으로써 프로그램되거나 또는 설정될 수 있다. 특히, 적어도 2 개의 멤리스터 상태들 중 특정한 멤리스터 상태가 '프로그래밍' 신호로서 본 명세서에서 지칭되는 외부 신호의 인가에 의해서 프로그램되거나 또는 설정될 수 있다. 프로그래밍 신호는 멤리스터(10)에 인가되는 전압 및 전류 중 하나 또는 양자를 포함할 수 있다. 예를 들어서, 프로그래밍 신호는 멤리스터(10)를 통해서 전류를 유도하는 인가된 전압일 수 있다. 본 명세서에서의 정의상, '바이폴라' 멤리스터는 적어도 2 개의 저항 레벨들 또는 멤리스터 상태들 중 어느 것이 프로그래밍 신호에 의해서 선택되는지를 프로그래밍 신호의 극성(예를 들어서, 인가 전압 및, 이로써, 그 내부에서 유도된 전류의 방향)이 결정하는 멤리스터이다. 따라서, '바이폴라 스위칭'은 '바이폴라' 프로그래밍 신호(예를 들어서, 2 개의 상이한 극성들을 갖는 인가 전압)를 사용하여서 멤리스터의 저항 레벨들 간을 스위칭하는 것으로서 본 명세서에서 정의된다. 예를 들어서, 제 1 저항 레벨은 제 1 극성(예를 들어서, 포지티브 전압)을 갖는 프로그래밍 신호를 인가함으로써 설정될 수 있으며, 제 2 저항 레벨은 제 2 극성(예를 들어서, 네거티브 전압)을 갖는 프로그래밍 신호를 인가함으로써 설정될 수 있다. 다른 실례들에서, 멤리스터는 본 명세서에서의 정의상, 프로그래밍 신호의 극성에 무관하게 또는 실질적으로 독립적으로, 멤리스터 상태에서의 사전결정된 변화가 발생하는 '유니폴라' 멤리스터일 수 있다. 특히, 유니폴라 멤리스터는 바이어스 극성 의존성을 실질적으로 가지지 않으며 예를 들어서, 온도에서의 변화 또는 가열에 의해서 구동될 수 있다.
도 2는 본 명세서에서 기술된 원리들의 실례에 따른, M x N 크로스바 어레이로서 배열된 멤리스터-기반 메모리 회로의 개략도를 예시한다. 특히, 도 2에서 예시된 멤리스터-기반 메모리 회로는 '비트 라인'(20)으로서 지칭되는 공통 도전체와 함께 연결된 M 개의 열들의 멤리스터들(10)을 예시한다. 다른 비트 라인(22)이 멤리스터들(10)의 행들을 접속시킨다. 이로써, 1 x N 크로스바 어레이는 하나의 열(즉, M=1) 및 N 개의 행들 및 마찬가지로 N 개의 멤리스터들(10)을 가질 것이다. 병렬 비트 라인들(20) 및 병렬 비트 라인들(22)이 예를 들어서, 병렬 도전체 트레이스들, 도전체 '바들(bars)' 또는 '와이어 전극들(wire electrodes)'로서 구현될 수 있다. 와이어 전극들의 재료는 예를 들어서, 멤리스터들(10)의 제 1 및 제 2 전극들(14, 16)을 형성할 수 있다. 또한, 개별 멤리스터들(10)이 일부 실례들에 따라서, 전극들 간의 교차 지점들(즉, 비트 라인들(20) 및 비트 라인들(22) 간의 교차 지점들)에서 와이어 전극들 간에 형성될 수 있다.
M x N 크로스바 어레이의 멤리스터들(10)은 프로그래밍 신호로서 전압 및 전류 중 하나 또는 양자를 비트 라인들(20, 22)에 인가함으로써 프로그램될 수 있다. 비트 라인들(20, 22)의 교차 지점에서 멤리스터들(10) 중 선택된 하나는 인가된 프로그래밍 신호에 의해서 프로그램된다. 예를 들어서, '기록' 회로 또는 드라이버(미도시)가 프로그래밍 신호를 제공할 수 있다. 마찬가지로, 비트 라인 교차점에서 멤리스터들(10) 중 선택된 하나의 멤리스터 상태는 예를 들어서, 비트 라인들(20, 22)에 접속된 판독 회로 또는 드라이버(미도시)에 의해서 검출되거나 '판독'될 수 있다.
또한, 본 명세서에서 사용되는 바와 같이, 명사의 단수형은 특허 분야에서 통상적인 의미를 갖는데, 즉 해당 명사의 복수형의 존재도 의도한다. 예를 들어서, '멤리스터'는 하나 이상의 멤리스터들을 의미하며, 이로써 '상기 멤리스터'는 '상기 멤리스터(들)'을 의미한다. 또한, 본 명세서에서 '상단', '하단', '상부', '하부', '위', '아래', '전방', '후방', '좌측' 또는 '우측'은 한정적으로 해석되지 말아야 한다. 본 명세서에서, 용어 '약'이 치수와 적용되는 때에 일반적으로 해당 값을 생성하는데 사용된 장비의 공차 범위 내에 있음을 의미하거나, 또는 일부 실례들에서, 달리 명시적으로 특정되지 않는다면, ± 10%, 또는 ± 5%, 또는 ± 1%을 의미한다. 또한, 본 명세서에서, 용어, '실질적으로'는 대부분, 전부 또는 거의 전부 또는 예를 들어서, 약 51% 내지 약 100%의 범위를 갖는 양을 의미하는데 사용된다. 또한, 본 명세서에서의 실례들은 오직 예시적으로 사용되며 설명을 위해서 사용되며 비한정적으로 해석되어야 한다.
도 3은 본 명세서에서 기술된 원리들의 실례에 따른, 다중모드 멤리스터 메모리(100)의 블록도이다. 다중모드 멤리스터 메모리(100)는 복수의 동작 모드들 중 하나 이상의 모드들로 동작할 수 있는 멤리스터-기반 메모리를 제공한다. 다양한 실례들에서, 동작 모드가 선택되고, 이어서 멤리스터-기반 메모리가 선택된 동작 모드로 동작할 수 있다. 동작 모드는 (예를 들어서, 다이 패키징 시에, 배송 이전에, 등과 같이) 제조 동안, 부팅 시, 디바이스 구성 시, 및 런타임 동안 중 어느 하나 이상의 시점에 선택될 수 있다.
일부 실례들에서, 동작 모드 선택은 정적 선택에 의해서 제공되고, 다른 실례들에서, 동작 모드 선택은 동적이다. 정적 선택 시에, 특정한 동작 모드가 (예를 들어서, 제조 이후에, 설치 시에, 디바이스 구성 시에, 등등) 한번 선택되고, 구 이후에는 다중모드 멤리스터 메모리(100)는 실질적으로 선택된 동작 모드에 따라서 또는 모드로 기능하도록 지시된다. 동적 동작 모드 선택은 동작 모드가 수회 변화되게 한다. 예를 들어서, 동적 선택에 따라서, 다중모드 멤리스터 메모리(100)의 동작 모드는 다중모드 멤리스터 메모리(100)의 사용과 연관된 특정 애플리케이션 구동 요건 또는 동작 환경에서의 변화들을 수용하도록 필요한데로 변화될 수 있다.
다중모드 멤리스터 메모리(100)는 복수의 동작 모드들을 갖는 멤리스터(110)를 포함한다. 복수의 동작 모드들은 다음으로 한정되지 않지만, 다중-레벨 셀(MLC) 모드 및 단일-레벨 셀(SLC) 모드를 포함할 수 있다. 본 명세서에서의 정의상, MLC 모드는 일반적으로 멤리스터(110)의 3 개 이상의 상이한 저항 레벨들 또는 '멤리스터 상태들'을 특징으로 하며, SLC 모드는 2 개의 상태들로 제한되며, 이러한 바들은 이하에서 더 기술된다. 또한, SLC 모드는 복수의 상이한 SLC 모드들을 포함할 수 있다. 예를 들어서, 상이한 SLC 모드들은 다음으로 한정되지 않지만, 멤리스터(110)의 긴 수명을 제공하거나 실현하도록(예를 들어서, 최대화시키도록) 구성된 제 1 SLC 모드 및 멤리스터(110)의 상태들 간의 신속한 스위칭 및 고 데이터 처리량 중 하나 또는 양자를 제공하거나 실현하도록 구성된 제 2 SLC 모드를 포함할 수 있다.
특히, MLC 모드로 동작하도록 구성되는 때에, 멤리스터(110)는 복수의 사전정의된 저항 값들 또는 레벨들 중 임의의 것을 제공하도록 프로그램되거나 이러한 저항 값들 또는 레벨들을 나타낼 수 있다. 다양한 실례들에 따라서, 사전정의된 저항 레벨들 각각은 멤리스터(110)의 '상태'(즉, '멤리스터 상태')에 대응한다. MLC 모드로 동작하는 멤리스터(110)의 상태들은 동작 동안에 멤리스터(110)를 프로그래밍함으로써 인 시츄 방식으로 변화될 수 있다. 예를 들어서, MLC 모드로 동작하는 멤리스터(110)는 제 1 멤리스터 상태에 대응하는 복수의 사전정의된 저항 레벨들 중 제 1 저항 레벨을 나타내도록 프로그램될 수 있다. 이어서, 이후에, 멤리스터(110)는 제 2 멤리스터 상태에 대응하는 제 2 저항 레벨을 나타내도록 재프로그램될 수 있다. 더 이후에, 멤리스터(110)는 다시 한번, 제 1 멤리스터 상태에 대응하는 제 1 저항 레벨로 복귀하거나 제 3 멤리스터 상태에 대응하는 제 3 저항 레벨을 나타내도록 재프로그램될 수 있다.
일반적으로, MLC 모드로 동작하는 멤리스터(110)는 적절한 프로그래밍 전압, 프로그래밍 전류, 또는 등가적으로 '프로그래밍 신호'를 인가함으로써 그의 복수의 사전정의된 레벨 또는 상태 중 일 저항 레벨 또는 멤리스터 상태에서 실질적으로 임의의 다른 저항 레벨 또는 멤리스터 상태로 스위칭될 수 있다. 멤리스터(110)의 제 1 멤리스터 상태에서 임의의 제 2 멤리스터 상태로의 스위칭은 또한 제 1 멤리스터 상태에 대한 정보를 포함하거나 이에 의존할 수 있다. 일부 실례들에서, MLC 모드의 멤리스터 상태들은 멤리스터(110) 내의 데이터를 표현하고 이 내에 데이터를 저장하는데 사용되거나 이에 대응할 수 있다. 또한, 일부 실례들에 따라서, MLC 모드로 동작하는 멤리스터(110)의 멤리스터 상태(예를 들어서, 프로그램된 멤리스터 상태)는 멤리스터(110)에 전력을 인가하지 않고서도 멤리스터(110)에 의해서 유지될 수 있다. 따라서, MLC 모드로 동작하는 멤리스터(110)는 실질적으로 데이터의 비휘발성 저장을 제공할 수 있다.
도 4a는 본 명세서에서 기술된 원리들에 부합하는 실례에 따른, 다중-레벨 셀(MLC) 모드로 동작하도록 구성된 멤리스터(110)의 저항도를 예시한다. 실례에 따라서, 도 4a의 좌측은 프로그래밍 이전의 멤리스터 상태를 예시하며, 우측은 프로그래밍 이후의 멤리스터 상태를 예시한다. 특히, 도 4a는 (예를 들어서, 멤리스터(110)의 전극들 또는 단자들 사이에서 측정되는 바와 같은) 멤리스터(110)의 복수의 가능한 저항 레벨들 R1-Rn을 예시한다. 가능한 저항 레벨들 R1-Rn은 예를 들어서, MLC 모드로 동작하는 (도 3의) 멤리스터(110)의 복수의 멤리스터 상태들에 대응할 수 있다. 도 4a의 저항도의 좌측에서, 화살표는 프로그래밍 이전의 제 1 멤리스터 상태에 대응하는 저항 레벨 Ra를 향한다(즉, Ra = Rn -1). 프로그래밍 이후에, 멤리스터 상태는 도 4a의 저항도의 후측에서 다른 화살표로 예시된 바와 같은, 다른 저항 레벨 Rb로 변화된다(즉, Rb = R3). 저항 레벨 Rb은 예를 들어서, 도 3에서의 멤리스터(110)의 제 2 멤리스터 상태에 대응할 수 있다. 도 4a에서, 프로그래밍-전 저항 레벨 Ra 및 프로그래밍-후 저항 레벨 Rb은 두꺼운 실선을 사용하여서 표시되어서 이러한 레벨들을 쇄선으로 표시된 다른 가능한 저항 레벨들 R1-Rn과 구별한다.
한편, 멤리스터(110)는, SLC 모드로 동작하는 때에, 2 개의 사전정의된 저항 값들 또는 레벨들 중 선택된 하나를 제공하도록 프로그램되거나 선택된 하나를 나타낼 수 있다. 이로써, SLC 모드로 동작하는 멤리스터(110)는 오직 2 개의 멤리스터 상태들(즉, 2 개의 '허용된' 저항 레벨들)만을 갖는다. SLC 모드의 2 개의 멤리스터 상태들은 이진 데이터를 표현하거나 저장하는데 사용될 수 있다. 예를 들어서, 2 개의 상태들 중 제 1 멤리스터 상태는 이진값 '0'을 나타내며, 2 개의 상태들 중 제 2 멤리스터 상태는 이진값 '1'을 나타낼 수 있다.
일부 실례들에 따라서, SLC 모드는 멤리스터(110)의 다양한 특성들 또는 특징들을 제공하거나 실현하도록 구성된 다양한 상이한 SLC 모드들로 더 분할될 수 있다. 특히, 특정한 SLC 모드는 멤리스터(110)의 수명을 실질적으로 연장하거나, 일부 실례들에서, 최대화시키는 경향을 가지며, 이는 수명 연장 SLC 모드이다. 예를 들어서, 멤리스터(110)의 수명은 SLC 모드에서 상대적으로 "완만한(gentle)" 프로그래밍 신호를 사용하고 "얕은(shallow)" 멤리스터 상태들을 채용함으로써, 연장되고, 일부 실례들에서는, 실질적으로 최대화될 수 있다. 본 명세서에서의 정의상, 상기 "완만한(gentle)"은, 프로그래밍 신호가 (예를 들어서, 급격한 천이와 반대되는), 멤리스터 상태들 간의 상대적으로 느린 천이를 유발하는 것을 의미한다. 또한, 상기 "얕은(shallow)" 멤리스터 상태들은 멤리스터(110)의 최대 및 최소 저항 레벨들로부터 실질적으로 멀리 떨어져 있거나 이로부터 분리된 저항 레벨들에 의해서 정의된다. 일부 실례들에 따라서, 완만한 프로그래밍 신호들을 사용하여서 멤리스터 상태들 사이에서 천이를 함으로써 그리고 멤리스터 상태들의 깊이를 최소화시킴으로써, 상태 스위칭 동안에 멤리스터(110)가 받는 응력의 양은 최소화될 수 있으며, 이는 멤리스터 수명을 더 연장시킨다.
다른 실례들에서, 다른 특정한 SLC 모드는 멤리스터(110)의 스위칭 속도를 실질적으로 증가시커거나 최대화시키고자 할 수 있다. 특히, 스위칭 속도는 상대적으로 강하고 급격한 프로그래밍 신호를 사용하고 이른바 "깊은(deep)" 멤리스터 상태들에 의해서 개선되고 일부 실례들에서, 실질적으로 최대화될 수 있다. 본 명세서에서, "깊은" 멤리스터 상태는 멤리스터(110)에 대한 최대 또는 최소 저항 레벨 또는 값에 있거나 또는 실질적으로 이 근처에 있는 멤리스터(110)의 저항 레벨로서 정의된다. 예를 들어서, 제 1 멤리스터 상태에 대응하는 깊은 멤리스터 상태는 멤리스터(110)의 최대 저항의 약 10 퍼센트(10%) 또는 약 5 퍼센트(5%) 또는 약 1 퍼센트(1%) 내에 있을 수 있다. SCL 모드의 제 2 멤리스터 상태에 대응하는 다른 깊은 멤리스터 상태는 예를 들어서, 멤리스터(110)의 최소 저항의 약 10% 또는 약 5% 또는 약 1% 내에 있을 수 있다. 본 명세서에서의 정의상, 일부 실례들에 따라서, "상대적을 강하고 급격한" 프로그래밍 신호는 상대적으로 높은-레벨 전압 펄스일 수 있다.
도 4b는 본 명세서에서 기술된 원리들에 부합하는 실례에 따른, 단일 레벨 셀(SLC) 모드로 동작하도록 구성된 멤리스터의 저항도를 예시한다. 실례에 따라서, 도 4b의 좌측은 프로그래밍 이전의 멤리스터 상태를 예시하며, 우측은 프로그래밍 이후의 멤리스터 상태를 예시한다. 특히, 도 4b는 (예를 들어서, 멤리스터(110)의 전극들 또는 단자들 사이에서 측정되는 바와 같은) 도 3의 멤리스터(110)의 한 쌍의 가능한 저항 레벨들 R1 및 R2을 예시한다. 이 2 개의 가능한 저항 레벨들 R1 및 R2은 예를 들어서, SLC 모드로 동작하는 멤리스터(110)의 2 개의 멤리스터 상태들에 대응할 수 있다. 도 4b의 저항도의 좌측에서, 화살표는 프로그래밍 이전의 제 1 멤리스터 상태에 대응하는 저항 레벨 R1를 향한다. 프로그래밍 이후에, 멤리스터 상태는 도 4b의 저항도의 후측에서 다른 화살표로 예시된 바와 같은, 한 쌍의 저항 레벨들 중 제 2 저항 레벨 R2로 변화된다. 저항 레벨 R2은 예를 들어서, SLC 모드로 동작하는 멤리스터(110)의 2 개의 상태들 중 제 2 멤리스터 상태에 대응할 수 있다. 도 4b에서, 프로그래밍-전 저항 레벨 R1 및 프로그래밍-후 저항 레벨 R2은 두꺼운 실선을 사용하여서 표시되어서 이러한 레벨들을 쇄선으로 표시된 다른 가능한 저항 레벨들 R1 및 R2과 구별한다.
다시 도 3을 참조하면, 다중모드 멤리스터 메모리(100)는 재구성가능한 인터페이스 드라이버(120)를 더 포함한다. 재구성가능한 인터페이스 드라이버(120)는 멤리스터(110)의 복수의 동작 모드들 중 일 동작 모드를 선택하도록 구성된다. 특히, 재구성가능한 인터페이스 드라이버(120)는 멤리스터(110)의 동작 모드들 중 선택된 것에 대응하는 프로그래밍 신호를 제공할 수 있다. 또한, 재구성가능한 인터페이스 드라이버(120)는 선택된 동작 모드에 따라서 동작할 때에 멤리스터(110)의 멤리스터 상태를 검출 및 디코딩 또는 '판독'하도록 구성될 수 있다.
일부 실례들에서, 재구성가능한 인터페이스 드라이버(120)는 MLC 모드의 멤리스터 상태들 사이에서 멤리스터(110)를 스위칭하게 적응된 프로그래밍 신호를 제공하도록 구성될 수 있다. MLC 모드-적응된 프로그래밍 신호를 제공함으로써, 재구성가능한 인터페이스 드라이버(120)는 멤리스터(110)의 동작 모드로서 MLC 모드를 명시적으로 선택한다. 일부 실례들에서, 재구성가능한 인터페이스 드라이버(120)는 MLC 모드로 동작하는 멤리스터(110)가 (예를 들어서, 프로그래밍 신호에 의해서) 프로그램된 멤리스터 상태를 판독(즉, 검출 및 디코딩)하도록 더 구성될 수 있다. 예를 들어서, 재구성가능한 인터페이스 드라이버(120)는 MLC 모드와 연관된 복수의 저항 레벨들 중 특정 또는 개별 저항 레벨들(즉, 사전정의된 저항 레벨들) 간을 구별할 수 있다.
일부 실례들에서, 재구성가능한 인터페이스 드라이버(120)는 SLC 모드의 멤리스터 상태들 사이에서 멤리스터(110)를 스위칭하도록 적응된 프로그래밍 신호를 제공하게 구성될 수 있다. 예를 들어서, 재구성가능한 인터페이스 드라이버(120)는 제 1 멤리스터 상태에서 멤리스터(110)를 프로그램 또는 "설정"하기 위한 제 1 프로그래밍 신호를 제공하고 제 2 멤리스터 상태에서 멤리스터(110)를 설정하기 위한 제 2 프로그래밍 신호를 제공하도록 구성될 수 있다. 일부 실례들에서, 재구성가능한 인터페이스 드라이버(120)는 SLC 모드로 동작하는 멤리스터(110)의 2 개의 멤리스터 상태들을 판독(즉, 검출 및 디코딩)하도록 더 구성될 수 있다. 예를 들어서, 재구성가능한 인터페이스 드라이버(120)는 SLC 모드와 연관된 제 1 및 제 2 저항 레벨들 간을 서로 구별할 수 있다.
일부 실례들에서, 재구성가능한 인터페이스 드라이버(120)는 얕은 멤리스터 상태 SLC 모드를 선택함으로써 멤리스터(110)의 수명을 증가 또는 연장시키도록 적응된 프로그래밍 신호를 제공하게 구성될 수 있다. 예를 들어서, 재구성가능한 인터페이스 드라이버(120)가 제공한 프로그래밍 신호는 상술한 바와 같은, 이른바 완만한 프로그래밍 신호일 수 있다. 본 실례에서, 재구성가능한 인터페이스 드라이버(120)는 점진적인 또는 경사진 상승 및 하강 프로파일을 갖는 상대적으로 낮은 레벨 전압 펄스(예를 들어서, 완만한 프로그래밍 신호)를 제공하도록 구성된 펄스 생성기를 포함할 수 있다. 다른 실례들에서, 재구성가능한 인터페이스 드라이버(120)는 깊은 멤리스터 SLC 모드 상태를 선택하고 멤리스터(110)의 스위칭 속도를 실현하거나 최대화시키는 강한 프로그래밍 신호를 제공하도록 구성될 수 있다. 스위칭 속도를 최대화시키는 것은 예를 들어서, 다중모드 멤리스터 메모리(100)의 데이터 처리량을 증가시킬 수 있다. 일부 실례들에서, 재구성가능한 인터페이스 드라이버(120)는 짧고 상대적으로 높은 레벨 전압 펄스를 프로그래밍 신호로서 제공하도록 구성된 펄스 생성기를 포함할 수 있다.
일부 실례들에서, 재구성가능한 인터페이스 드라이버(120)는 멤리스터(110)의 동작 모드들 중에서 선택하기 위해서 단일, 재구성가능한 판독 회로 및 단일, 재구성가능한 기록 회로를 포함한다. 다른 실례들에서, 재구성가능한 인터페이스 드라이버(120)는 복수의 판독 회로들 및 다른 복수의 기록 회로들을 포함한다. 각각의 복수의 판독 회로들 및 기록 회로들 중 상이한 것들이 예를 들어서, 멤리스터 동작 모드들 중 다양한 것들을 선택하도록 구성될 수 있다. 특히, 일부 실례들에서, 복수의 판독 회로들의 각 판독 회로는 멤리스터 동작 모드들 중 상이한 하나에 대응할 수 있다. 마찬가지로, 복수의 기록 회로들의 각 기록 회로는 멤리스터 동작 모드들 중 상이한 하나에 대응할 수 있다. 이로써, 다양한 실례들에 따라서, 한 쌍의 판독 및 기록 회로들이 제 1 동작 모드(예를 들어서, MLC 모드 또는 SLC 모드들 중 하나)를 선택하고, 제 2 한 쌍의 판독 및 기록 회로들이 제 2 동작 모드를 선택할 수 있다.
재구성가능한 인터페이스 드라이버(120)가 복수의 판독 및 기록 회로들을 포함하는 일부 실례들에서, 재구성가능한 인터페이스 드라이버(120)는 멤리스터(110)의 동작 모드를 선택하기 위한 모드 선택기를 더 포함한다. 특히, 모드 선택기는 상이한 멤리스터 동작 모드들에 대응하는 복수의 판독 회로들 중 판독 회로들 및 복수의 기록 회로들 중 기록 회로들 중 하나 또는 양자를 선택하도록 구성된다. 모드 선택기는 예를 들어서, 스위치를 포함할 수 있다. 일부 실례들에서, 모드 선택기는 (예를 들어서, 스위치 대신에 또는 스위치에 추가하여서) 멀티플렉서를 포함할 수 있다. 또한, 모드 선택기는 예를 들어서, 전력이 다중모드 멤리스터 메모리(100)에 인가되지 않을 때에, 동작 모드(예를 들어서, 판독/기록 회로 쌍)의 선택을 유지하기 위한 실질적으로 비휘발성인 메모리를 포함할 수 있다. 일부 실례들에서, 비휘발성 메모리는 멤리스터를 포함할 수 있다. 또 다른 실례들에서, 모드 선택기는 퓨징가능한 링크(예를 들어서, 퓨즈 또는 안티퓨즈) 및 플로팅 게이트 FET(예를 들어서, 플래시 메모리) 중 하나 이상을 포함할 수 있다.
도 5는 본 명세서에서 기술된 원리들의 실례에 따른, 다중모드 멤리스터 메모리 시스템(200)의 블록도를 예시한다. 예시된 바와 같이, 다중모드 멤리스터 메모리 시스템(200)은 멤리스터 어레이(210)를 포함한다. 다양한 실례들에 따라서, 멤리스터 어레이는 복수의 멤리스터들을 포함한다. 멤리스터들은 예를 들어서, 2 차원(2-D)어레이(예를 들어서, 직사각형 크로스바 어레이)로 배열될 수 있다. 다양한 실례들에 따라서, 복수의 멤리스터들 일 멤리스터는 제 1 동작 모드 및 제 2 동작 모드를 갖거나 나타낼 수 있다. 일부 실례들에서, 멤리스터는 다중모드 멤리스터 메모리(100)와 관련하여서 상술한 멤리스터(110)와 실질적으로 유사할 수 있다.
특히, 일부 실례들에서, 멤리스터 어레이(210) 중 멤리스터의 제 1 동작 모드는 다중-레벨 셀(MLC) 모드이고, 제 2 동작 모드는 단일 레벨 셀(SLC) 모드일 수 있다. 다른 실례에서, 제 1 동작 모드는 SLC 모드이고 제 2 동작 모드는 다른, 상이한 SLC 모드일 수 있다. 또 다른 실례들에서, 멤리스터는 다음으로 한정되지 않지만, MLC 모드 및 다양한 SLC 모드들을 포함하는 3 개 이상의 동작 모드들을 갖거나 나타낼 수 있다. 일부 실례들에서, 멤리스터 어레이(210)의 모든 멤리스터들은 전술한 제 1 및 제 2 동작 모드들을 갖거나 나타낼 수 있다.
도 5에서 예시된 바와 같이, 다중모드 멤리스터 메모리 시스템(200)은 선택가능한 판독/기록 회로(220)를 더 포함한다. 선택가능한 판독/기록 회로(220)는 제 1 동작 모드 및 제 2 동작 모드 중 하나의 모드로 멤리스터 어레이(210)를 선택적으로 동작시키도록 구성된다. 특히, 선택가능한 판독/기록 회로(220)는 예를 들어서, 제 1 동작 모드로의 멤리스터 어레이(210)의 동작을 제공할 수 있다. 이어서, 다른 시간에서, 선택가능한 판독/기록 회로(220)는 제 2 동작 모드로의 멤리스터 어레이(210)의 동작을 선택적으로 제공할 수 있다.
일부 실례들에 따라서, 선택가능한 판독/기록 회로(220)는 다중모드 멤리스터 메모리(100)와 관련하여서 상술한 재구성가능한 인터페이스 드라이버(120)와 실질적으로 유사할 수 있다. 특히, 일부 실례들에서, 선택가능한 판독/기록 회로(220)는 멤리스터 어레이(210)의 멤리스터의 제 1 동작 모드에 대응하는 제 1 판독/기록 회로를 포함할 수 있다. 선택가능한 판독/기록 회로(220)는 멤리스터 어레이(210)의 멤리스터의 제 2 동작 모드에 대응하는 제 2 판독/기록 회로를 더 포함할 수 있다. 일부 실례들에서, 제 1 판독/기록 회로는 MLC 모드로 멤리스터 어레이(210)의 멤리스터를 동작시키도록 구성될 수 있고, 제 2 판독/기록 회로는 SLC 모드로 멤리스터 어레이(210)의 멤리스터를 동작시키도록 구성될 수 있다.
다른 실례들에서, 선택가능한 판독/기록 회로(220)의 제 1 및 제 2 판독/기록 회로들은 각기 다양한 상이한 SLC 모드들로 멤리스터 어레이(210)의 멤리스터를 동작시키도록 구성될 수 있다. 예를 들어서, 선택가능한 판독/기록 회로(220)는 제 1 SLC 모드 판독/기록 회로 및 제 2 SLC 모드 판독/기록 회로를 포함할 수 있다. 제 1 SLC 모드 판독/기록 회로는 높은 데이터 처리량 SLC 모드를 제공하도록 구성될 수 있다. 예를 들어서, 제 1 SLC 모드 판독/기록 회로는 멤리스터 어레이(210)의 멤리스터에서 깊은 멤리스터 상태들을 생성하도록 상대적으로 높은 레벨의, 짧고 또는 급격한 전압 또는 전류 펄스를 제공할 수 있다. 이어서, 다양한 실례들에 따라서, 깊은 멤리스터 상태들이 높은 데이터 처리량 SLC 모드이거나 이를 제공한다. 제 2 SLC 모드 판독/기록 회로는 멤리스터 어레이(210)의 멤리스터의 긴 수명의 SLC 모드에 대응하도록 구성될 수 있다. 예를 들어서, 제 2 SLC 모드 판독/기록 회로는 완만한 프로그래밍 신호를 제공하여서 얕은 멤리스터 상태들을 멤리스터 어레이(210)의 멤리스터 내에서 생성하고, 이로써 멤리스터의 긴 수명을 촉진시킬 수 있다.
도 5에서 예시된 바와 같이, 다중모드 멤리스터 메모리 시스템(200)는 모드 선택기(230)를 더 포함한다. 모드 선택기(230)는 선택가능한 판독/기록 회로(220)를 제어하도록 구성된다. 특히, 모드 선택기(230)는 제 1 동작 모드 및 제 2 동작 모드 사이에서 선택하도록 선택가능한 판독/기록 회로(220)를 제어한다. 일부 실례들에서, 모드 선택기(230)는 다중모드 멤리스터 메모리(100)와 관련하여서 상술한 재구성가능한 인터페이스 드라이버(120)의 모드 선택기와 실질적으로 유사할 수 있다. 특히, 선택가능한 판독/기록 회로(220)가 제 1 동작 모드에 대응하는 제 1 판독/기록 회로 및 제 2 동작 모드에 대응하는 제 2 판독/기록 회로를 포함하는 경우에, 모드 선택기(230)는 스위치를 포함할 수 있다. 모드 선택기 스위치는 선택가능한 판독/기록 회로(220)의 제 1 및 제 2 판독/기록 회로들 사이에서 선택하여서 멤리스터 어레이(210)의 멤리스터의 동작을 MLC 모드 또는 SLC 모드 중 어느 하나로 제공할 수 있다. 마찬가지로, 모드 선택기 스위치는 상이한 SLC 모드들로의 또는 이에 따른 동작을 제공하도록 구성된 제 1 및 제 2 판독/기록 회로들 간을 선택할 수 있다. 일부 실례들에 따라서, 모드 선택기(230)는 전력이 다중모드 멤리스터 메모리 시스템(200)에 인가되지 않은 경우에 선택가능한 판독/기록 회로의 선택사항 및 제 1 및 제 2 동작 모드들 중 대응하는 모드를 유지하도록 비휘발성 메모리를 더 포함할 수 있다. 일부 실례들에 따라서, 비휘발성 메모리는 멤리스터를 포함할 수 있다.
도 6은 본 명세서에서 기술된 원리들에 부합하는 실례에 따른, 멤리스터 메모리의 다중모드 동작 방법(300)의 흐름도를 예시한다. 도 6에서 예시된 바와 같이, 다중모드 동작 방법(300)은 멤리스터 메모리의 동작 모드를 선택하는 단계(310)를 포함한다. 선택된 동작 모드는 멤리스터 메모리의 멤리스터의 복수의 동작 모드들 중 하나이다. 다양한 실례들에 따라서, 선택된 동작 모드는 다음으로 한정되지 않지만, 다중-레벨 셀(MLC) 모드 및 단일 레벨 셀(SLC) 모드를 포함할 수 있다. SLC 모드는 멤리스터 메모리의 높은 데이터 처리량을 제공하도록 구성된 SLC 모드(예를 들어서, 높은 데이터 처리량 SLC 모드) 및 멤리스터 메모리의 긴 수명의 동작을 실현하도록 구성된 SLC 모드(예를 들어서, 긴 수명 SLC 모드) 중 하나 이상을 포함할 수 있다. 일부 실례들에 따라서, 멤리스터 메모리는 다중모드 멤리스터 메모리(100)와 관련하여서 상술한 멤리스터(110)와 실질적으로 유사한 멤리스터를 포함한다.
다중모드 동작 방법(300)은 멤리스터 메모리의 선택된 동작 모드에 대응하는 인터페이스 드라이버의 부분을 활성화시키는 단계(320)를 더 포함한다. 다양한 실례들에 따라서, 인터페이스 드라이버의 부분을 활성화시키는 단계(320)는 멤리스터 메모리를 선택된 동작 모드로 동작시키도록 인터페이스 드라이버를 구성시킨다. 예를 들어서, 인터페이스 드라이버의 부분을 활성화시키는 단계(320)는 멤리스터 메모리를 선택된 동작 모드로 동작시키도록 구성된 판독 회로 및 기록 회로 중 하나 또는 양자를 선택할 수 있다.
특히, 일부 실례들에 따라서, 인터페이스 드라이버의 부분을 활성화시키는 단계(320)는 인터페이스 드라이버의 스위치를 제어한다. 인터페이스 드라이버는 다중모드 멤리스터 메모리(100)와 관련하여서 상술한 재구성가능한 인터페이스 드라이버(120)와 실질적으로 유사할 수 있다. 동작 모드 선택 단계(310)은 예를 들어서, 다중모드 멤리스터 메모리 시스템(200)과 관련하여서 상술한 모드 선택기(230)와 실질적으로 유사한 모드 선택기에 의해서 제공될 수 있다. 일부 실례들에서, 인터페이스 드라이버의 부분을 활성화시키는 단계(320)는 단계(320)에서 활성화되는 인터페이스 드라이버의 부분으로 전력을 인가하거나 턴 온하는 단계를 더 포함할 수 있다. 일부 실례들에 따라서, 활성화되지 않은 인터페이스 드라이버의 다른 부분들은 전력이 공급되지 않거나 턴 오프될 수 있다.
이로써, 멤리스터 메모리의 복수의 동작 모드들 간에 선택하는 다중모드 멤리스터 메모리, 다중모드 멤리스터 메모리 시스템 및 멤리스터 메모리의 다중모드 동작 방법의 실례들이 기술되었다. 상술한 실례들은 본 명세서에서 기술되는 원리들을 나타내는 수많은 특정 실례들 중 일부를 단지 예시한다는 것이 이해되어야 한다. 자명하게는, 본 기술 분야의 당업자는 후속하는 청구항들에 의해서 정의되는 범위 내에서 수많은 다른 구성들을 용이하게 고안할 수 있다.
Claims (15)
- 다중모드 멤리스터 메모리(a multimodal memristor memory)로서,
복수의 동작 모드들을 갖는 멤리스터와,
상기 멤리스터의 복수의 동작 모드들 중 하나의 동작 모드를 선택하는 재구성가능한(reconfigurable) 인터페이스 드라이버를 포함하며,
상기 멤리스터는 상기 재구성가능한 인터페이스 드라이버에 의해서 선택된 동작 모드로 동작하는
다중모드 멤리스터 메모리.
- 제 1 항에 있어서,
상기 복수의 동작 모드들 중 하나의 동작 모드는 상기 멤리스터의 다중-레벨 셀(a multi-level cell, MLC) 모드이며, 상기 인터페이스 드라이버는 상기 MLC 모드의 다수의 멤리스터 상태들 중에서 선택하는
다중모드 멤리스터 메모리.
- 제 1 항에 있어서,
상기 복수의 동작 모드들 중 하나의 동작 모드는 상기 멤리스터의 단일-레벨 셀(a single-level cell, SLC) 모드인, 다중모드 멤리스터 메모리.
- 제 3 항에 있어서,
상기 재구성가능한 인터페이스 드라이버는 상기 SLC 모드의 한 쌍의 멤리스터 상태들 사이에서 상기 멤리스터를 스위칭하는 펄스를 생성하는 펄스 생성기를 포함하는
다중모드 멤리스터 메모리.
- 제 3 항에 있어서,
상기 재구성가능한 인터페이스 드라이버는 얕은(shallow) 멤리스터 상태를 제공하며, 상기 얕은 멤리스터 상태는 상기 멤리스터의 수명을 연장시키는 것을 가능하게 하는
다중모드 멤리스터 메모리.
- 제 1 항에 있어서,
상기 재구성가능한 인터페이스 드라이버는 복수의 판독 회로들 및 다른 복수의 기록 회로들을 포함하며, 상기 판독 회로들 각각은 멤리스터 동작 모드들 중 상이한 하나에 대응하며, 상기 기록 회로들 각각은 멤리스터 동작 모드들 중 상기 상이한 하나에 대응하는
다중모드 멤리스터 메모리.
- 제 6 항에 있어서,
상기 재구성가능한 인터페이스 드라이버는 상기 멤리스터의 대응하는 동작 모드를 선택하도록 상기 판독 회로들 및 상기 기록 회로들 중 하나 또는 양자 중에서 선택하기 위한 모드 선택기를 더 포함하는
다중모드 멤리스터 메모리.
- 제 1 항에 있어서,
상기 재구성가능한 인터페이스 드라이버에 의한 동작 모드의 선택은 부팅 시점, 디바이스 구성 시점 및 런-타임(run-time) 중의 시점 중 하나 이상의 시점에 정적으로 제공되는
다중모드 멤리스터 메모리.
- 다중모드 멤리스터 메모리 시스템으로서,
복수의 멤리스터들을 포함하는 멤리스터 어레이―상기 복수의 멤리스터들 중의 하나의 멤리스터는 제 1 동작 모드 및 제 2 동작 모드를 가짐―와,
상기 제 1 동작 모드 및 상기 제 2 동작 모드 중 하나로 상기 멤리스터 어레이를 선택적으로 동작시키기 위한 선택가능한 판독/기록 회로와,
상기 선택가능한 판독/기록 회로를 제어하고 상기 제 1 동작 모드와 상기 제 2 동작 모드 사이에서 선택하는 모드 선택기를 포함하는
다중모드 멤리스터 메모리 시스템.
- 제 9 항에 있어서,
상기 선택가능한 판독/기록 회로는,
상기 멤리스터 어레이의 복수의 멤리스터들 중 하나의 멤리스터의 제 1 동작 모드에 대응하는 제 1 판독/기록 회로와,
상기 멤리스터 어레이의 복수의 멤리스터들 중 하나의 멤리스터의 제 2 동작 모드에 대응하는 제 2 판독/기록 회로를 포함하며,
상기 모드 선택기는 상기 제 1 동작 모드에 대응하는 제 1 판독/기록 회로 와 상기 제 2 동작 모드에 대응하는 제 2 판독/기록 회로 사이에서 선택하는 스위치를 포함하는
다중모드 멤리스터 메모리 시스템.
- 제 9 항에 있어서,
상기 제 1 동작 모드는 상기 멤리스터 어레이의 다중-레벨 셀(MLC) 모드이며, 상기 제 2 동작 모드는 상기 멤리스터 어레이의 단일 레벨 셀(SLC) 모드인
다중모드 멤리스터 메모리 시스템.
- 제 9 항에 있어서,
상기 제 1 동작 모드 및 상기 제 2 동작 모드는 단일 레벨 셀(SLC) 모드들이며,
상기 선택가능한 판독/기록 회로는,
높은 데이터 처리량 SLC 모드를 제공하는 제 1 SLC 모드 판독/기록 회로와,
수명 연장 SLC 모드에 대응하는 제 2 SLC 모드 판독/기록 회로를 포함하며,
상기 모드 선택기는 상기 제 1 SLC 모드 판독/기록 회로와 상기 제 2 SLC 모드 판독/기록 회로 사이에서 선택하는 스위치를 포함하는
다중모드 멤리스터 메모리 시스템.
- 제 9 항에 있어서,
상기 모드 선택기는 전력이 상기 다중모드 멤리스터 메모리 시스템으로 인가되지 않을 시에, 상기 선택가능한 판독/기록 회로의 선택사항 및 상기 제 1 동작 모드 및 상기 제 2 동작 모드 중 대응하는 모드를 유지하기 위한 비휘발성 메모리를 포함하는
다중모드 멤리스터 메모리 시스템.
- 멤리스터 메모리의 다중모드 동작 방법으로서,
멤리스터 메모리의 동작 모드를 선택하는 단계―상기 선택된 동작 모드는 상기 멤리스터 메모리의 멤리스터의 복수의 동작 모드들 중 하나임―와,
상기 멤리스터 메모리의 선택된 동작 모드에 대응하는 인터페이스 드라이버의 부분을 활성화시키는 단계를 포함하며,
상기 대응하는 인터페이스 드라이버의 부분을 활성화시키는 단계는 상기 멤리스터 메모리를 상기 선택된 동작 모드로 동작시키도록 상기 인터페이스 드라이버를 구성하는
멤리스터 메모리의 다중모드 동작 방법.
- 제 14 항에 있어서,
상기 멤리스터 메모리의 선택된 동작 모드는 상기 멤리스터 메모리의 다중-레벨 셀(MLC) 모드, 상기 멤리스터 메모리의 높은 데이터 처리량을 가능하게하는 단일-레벨 셀(SLC) 모드, 및 상기 멤리스터 메모리의 동작 수명을 연장시키는 것을 가능하게하는 SLC 모드 중 하나를 포함하는
멤리스터 메모리의 다중모드 동작 방법.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/US2014/035745 WO2015167438A1 (en) | 2014-04-28 | 2014-04-28 | Multimodal memristor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20160148547A true KR20160148547A (ko) | 2016-12-26 |
Family
ID=54358997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020167030291A KR20160148547A (ko) | 2014-04-28 | 2014-04-28 | 다중모드 멤리스터 메모리 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10032510B2 (ko) |
| KR (1) | KR20160148547A (ko) |
| CN (1) | CN106463171A (ko) |
| WO (1) | WO2015167438A1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN110178310A (zh) * | 2016-12-09 | 2019-08-27 | 诺基亚美国公司 | 针对可重构集成电路的控制系统 |
| US11580285B2 (en) | 2016-12-09 | 2023-02-14 | Nokia Of America Corporation | Reconfigurable integrated circuit and operating principle |
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| US11294763B2 (en) | 2018-08-28 | 2022-04-05 | Hewlett Packard Enterprise Development Lp | Determining significance levels of error values in processes that include multiple layers |
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| US7333364B2 (en) | 2000-01-06 | 2008-02-19 | Super Talent Electronics, Inc. | Cell-downgrading and reference-voltage adjustment for a multi-bit-cell flash memory |
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| US10056140B2 (en) * | 2014-01-30 | 2018-08-21 | Hewlett Packard Enterprise Development Lp | Memristor memory with volatile and non-volatile states |
-
2014
- 2014-04-28 US US15/305,309 patent/US10032510B2/en active Active
- 2014-04-28 KR KR1020167030291A patent/KR20160148547A/ko not_active Application Discontinuation
- 2014-04-28 CN CN201480078019.6A patent/CN106463171A/zh active Pending
- 2014-04-28 WO PCT/US2014/035745 patent/WO2015167438A1/en active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| US20170040055A1 (en) | 2017-02-09 |
| US10032510B2 (en) | 2018-07-24 |
| CN106463171A (zh) | 2017-02-22 |
| WO2015167438A1 (en) | 2015-11-05 |
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