KR100669313B1 - 메모리 및 액세스 디바이스 - Google Patents

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KR100669313B1
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워드 디. 파킨슨
타일러 에이. 로우레이
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오보닉스, 아이엔씨.
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Abstract

간략히, 본 발명의 일 실시예에 따르면, 메모리(100)가 제공된다. 메모리(100)는 메모리 소자(130), 메모리 소자(130)에 연결되는 제1 액세스 디바이스(120)를 포함하고, 제1 액세스 디바이스(120)는 제1 칼코겐화합물 재료(940)를 포함한다. 메모리(100)는 제1 액세스 디바이스(120)에 연결되는 제2 액세스 디바이스(125)를 더 포함하고, 제2 액세스 디바이스(125)는 제2 칼코겐화합물 재료(920)를 포함한다.
메모리 소자, 액세스 디바이스, 칼코겐화합물 재료

Description

메모리 및 액세스 디바이스{MEMORY AND ACCESS DEVICES}
상 변화(phase change) 메모리 디바이스들은 상 변화 재료들, 즉, 전자 메모리 애플리케이션을 위해 일반적 비정질 상태와 일반적 결정질 상태 사이에서 전기적으로 스위칭될 수 있는 재료들을 이용한다. 일 타입의 메모리 소자는, 애플리케이션에서, 일반적 비정질 로컬 오더의 구조 상태와 일반적 결정질 오더의 구조 상태 사이에, 또는 완전 비정질 상태와 완전 결정질 상태간 전체 스펙트럼을 통해 로컬 오더의 서로 다른 검출가능 상태 사이에 전기적으로 스위칭될 수 있는 상 변화 재료를 사용한다. 상 변화 재료들의 상태는 또한 비휘발성으로, 저항값을 나타내는 결정질, 반-결정질, 비정질, 또는 반-비정질 상태에 놓일 때, 그 값은 다른 프로그래밍 이벤트에 의해 변화될 때까지 유지되어, 그 값이 재료의 상(phase) 또는 물리적 상태(예를 들어, 결정질 또는 비정질 등)를 나타낸다.
트랜지스터 또는 다이오드가 상 변화 재료에 접속되어, 프로그래밍 또는 판독 동작 동안 상 변화 재료를 액세스하는 선택 디바이스로서 기능할 수 있다. 트랜지스터 또는 다이오드는 통상적으로 실리콘 단결정 기판의 상부면 내에 또는 그 위에 형성된다. 트랜지스터들이 메모리 칩의 상당히 많은 부분을 차지할 수 있고, 따라서 메모리 셀 사이즈를 증가시키게 되어, 역으로 메모리 칩의 메모리 용량 및 비용/비트 등에 영향을 줄 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리를 도시하는 개략도;
도 2는 본 발명의 실시예에 따라 도 1에 도시된 메모리의 일부의 단면도;
도 3은 메모리 셀의 전류-전압 특성을 도시하는 도면; 및
도 4는 선택 디바이스의 전류-전압 특성을 도시하는 도면이다.
선택 디바이스(120)는 메모리 소자(130)의 프로그래밍 또는 판독 동안 메모리 소자(130)를 액세스하는데 이용될 수 있다. 선택 디바이스(120)는 메모리 셀을 통해 인가된 전위량에 의존하여 "오프(off)" 또는 "온(on)"이 되는 스위치로서 동작할 수 있다. 오프셋 상태는 실질적으로 전기적 비도통 상태일 수 있고, 온 상태는 실질적 도전 상태일 수 있다. 예를 들어, 선택 디바이스(120)는 임계값을 가질 것이고, 선택 디바이스(120)의 임계값 이하의 전위가 선택 디바이스(120)에 인가되면, 선택 디바이스(120)는 "오프" 또는 상당한 고저항 상태를 유지하여, 메모리 셀에 전류가 거의 또는 전혀 흐르지 못하도록 한다. 대안적으로, 선택 디바이스(120)의 임계값 이상의 전위가 선택 디바이스(120)에 인가되면, 선택 디바이스(120)는 "턴 온"하여, 즉 상당한 저저항 상태에서 동작하여, 전류가 메모리 셀에 흐르도록 한다. 환언하면, 선택 디바이스(120)는 소정 전위, 예를 들어 임계 전압 이하의 전압이 선택 디바이스(120)에 인가되면 실질적으로 전기적 비도통 상태가 될 것이다. 선택 디바이스(120)는 소정 전위 이상의 전압이 선택 디바이스(120)에 인가되면 실질적으로 도통 상태가 될 것이다. 선택 디바이스(120)는 또한 액세스 디바이스, 아이솔레이션 디바이스 또는 스위치로서 참조되기도 한다.
일 실시예에서, 선택 디바이스(120)는 예를 들어, 칼코겐화합물(chalcogenide) 또는 오보닉(ovonic) 재료 등의 스위칭 재료를 포함할 수 있고, 오보닉 임계 스위치, 또는 간략히 오보닉 스위치 재료로 참조되기도 한다. 선택 디바이스(120)의 스위칭 재료는, 소정 전류 또는 전위의 인가에 의해, 보다 고저항인 "오프" 상태(예를 들어, 10 ㏁ 이상)와 상대적으로 저저항인 "온" 상태(예를 들어, 약 0 Ω) 사이에서 반복적이고 가역적으로 스위칭될 수 있는 실질적 비정질 상태로 놓일 수 있고, 2개의 전극들 사이에 위치되는 재료일 수 있다. 본 실시예에서, 선택 디바이스(120)는 비정질 상태에 있는 상 변화 메모리 소자와 유사한 전류-전압(I-V) 특성을 갖는 2개의 터미널 디바이스일 수 있다. 그러나, 상 변화 메모리 소자와는 달리, 선택 디바이스(120)의 스위칭 재료는 상을 변화시키지 않을 것이다. 즉, 선택 디바이스(120)의 스위칭 재료는 프로그래머블 재료가 아닐 수 있고, 결과적으로, 선택 디바이스(120)는 정보를 저장할 수 있는 메모리 디바이스가 아닐 수 있다. 예를 들어, 선택 디바이스(120)의 스위칭 재료는 영구히 비정질로 유지될 수 있고, I-V 특성도 수명이 다할 때까지 동일하게 유지될 수 있다.
도 1은 메모리(100)의 실시예를 도시하는 개략도이다. 본 실시예에서, 메모리 셀들(111-119) 각각은 선택 디바이스(120), 선택 디바이스(125) 및 메모리 소자(130)를 포함한다. 본 실시예에서, 총 스냅백(total snapback)은 보다 낮은 임계 메모리 소자의 이용을 허용하도록 감소될 수 있다. 예를 들어, 한 쌍의 오보닉 스 위치에 대한 총 VTH가 약 2볼트이면, 각 스위치의 개별 VTH는 스위칭 재료 두께를 적절히 선택하면 약 1볼트가 될 수 있다. 각각의 VH가 예를 들어 0.8 볼트이면, 단일 디바이스가 사용되는 경우 스냅백은 약 1.2 볼트에서 총 약 0.4볼트로 감소될 것이다. 이러한 스택형 일련 세트의 스위치 디바이스들은 판독중 비트를 교란하는 경향을 감소시킬 것이다. 이러한 스택은 메모리 소자와 직렬이고 로우와 컬럼 라인 사이에 모두 배치되어 신뢰성있는 메모리 선택 및 조작을 지원하는 하나의 스위치, 2개의 스위치, 또는 그 이상의 스위치로 구성될 수 있다.
도시된 바와 같이, 메모리 소자(130)와 선택 디바이스들(120 및 125)은 직렬 배치로 접속된다. 일 실시예에서, 선택 디바이스들(120 및 125)은 오보닉 스위치일 수 있고, 메모리 소자(130)는 오보닉 메모리일 수 있다.
도 2를 참조하면, 메모리(100)의 메모리 셀(예를 들어, 115 등)의 실시예가 본 발명의 다른 실시예에 따라 도시된다. 메모리 셀(115)은 기판(240), 기판(240) 위의 절연 재료(260), 및 절연 재료(260) 위의 도전 재료(270)를 포함할 수 있다. 도전 재료(270)는 어드레스 라인[예를 들어, 로우 라인(152)]일 수 있다. 도전성 재료(270) 위의, 전극(340)은 절연 재료(280) 부분들 사이에 형성될 수 있다. 전극(340) 위에, 메모리 재료(350), 전극 재료(360), 스위칭 재료(920), 전극 재료(930), 스위칭 재료(940), 전극 재료(950) 및 도전 재료(980)의 순차 층들이 적층되어 수직 메모리 셀 구조를 형성할 수 있다. 도전 재료(980)는 어드레스 라인[예를 들어, 컬럼 라인(142)]일 수 있다.
도 2에 도시된 실시예에서, 선택 디바이스들(125 및 120)은 메모리 소자(130) 위에 형성되어, 직렬 연결된 박막 수직 구조체 또는 수직 적층체를 형성한다. 대안적인 실시예에서는, 메모리 소자(130)가 선택 디바이스들(120 및 125) 위에 형성되거나 또는 메모리 소자(130)가 선택 디바이스들(120 및 125) 사이에 형성되어, 직렬 연결된 박막 수직 구조체를 형성하여도 좋다. 도 2에 도시된 실시예에서, 선택 디바이스들(120 및 125)과 메모리 소자(130)는 박막 재료들을 이용하여 형성될 수 있고, 수직 적층체는 박막 수직 적층체로서 참조될 수 있다.
도 2에 도시된 실시예에서는, 메모리 재료(350)와 전극들(340 및 360)이 메모리 소자(130)를 형성할 것이다. 메모리 재료(350)는 오보닉 재료 또는 칼코겐화합물일 수 있고, 오보닉 재료로서 참조될 수 있다. 스위칭 재료(920)와 전극들(360 및 930)은 선택 디바이스(125)를 형성할 것이다. 스위칭 재료(920)는 본 명세서에 개시된 스위칭 재료(220)를 형성하는데 이용된 것과 유사한 재료들 및 유사한 제조 기술들을 이용하여 형성되어도 좋다. 스위칭 재료(940)와 전극들(930 및 950)은 선택 디바이스(120)를 형성할 것이다. 스위칭 재료(940)는 본 명세서에 개시된 스위칭 재료(220)를 형성하는데 이용된 것과 유사한 재료들 및 유사한 제조 기술들을 이용하여 형성되어도 좋다. 대안적인 실시예에서, 스위칭 재료들(920 및 940)은 동일한 재료 또는 서로 다른 재료로 이루어질 수 있다. 예를 들어, 일 실시예에서, 스위칭 재료(920)는 일 칼코겐화합물 재료로 이루어지고, 스위칭 재료(940)는 이와는 다른 칼코겐화합물 재료로 이루어질 수 있다.
일 실시예에서, 선택 디바이스들(120 및 125)은 오보닉 스위치들일 수 있고, 메모리 소자(130)는 오보닉 메모리일 수 있으며, 메모리 셀(115)은 오보닉 메모리 셀로서 참조될 수 있다. 상술된 바와 같이, 선택 디바이스(120)에 대한 I-V 특성의 일 예가 도 4에 도시된다. 선택 디바이스(125)는 도 4에 도시된 것과 유사한 I-V 특성을 가질 것이다.
도 3을 참조하면, 본 실시예에서 메모리 소자(130)와 선택 디바이스들(120 및 125)을 포함하는 메모리 셀(115)의 I-V 특성의 일 예가 도시된다. 메모리 셀(115)의 홀딩 전압 VH는 선택 디바이스들(120 및 125)과 메모리 소자(130)의 홀딩 전압들로부터 야기될 것이다. 메모리 셀(115)의 임계 전압은 메모리 소자(130)와 선택 디바이스들(120 및 125)의 조합 입계 전압들과 동등할 것이다.
본 명세서의 논의로부터 이해할 수 있듯이, 선택 디바이스 또는 오보닉 스위치의 임계 전압은, 오보닉 스위치의 스위칭 재료의 두께 또는 합금 조성에 의해 결정될 수 있고, 오보닉 스위치의 홀딩 전압은 오보닉 스위치의 스위칭 재료에 접촉하는 전극들의 조성에 의해 결정될 수 있다. 따라서, 일 실시예에서, 스냅백 전압, 즉 오보닉 스위치의 임계 전압과 홀딩 전압 사이의 전압 차분은, 스위칭 재료이 두께를 감소시키고 특정 타입의 전극을 이용하는 것에 의해 감소될 수 있다.
예를 들어, 도 2에 도시된 선택 디바이스(120)를 참조하여, 전극들(930 및 950)이 탄소층들이고, 스위칭 재료(940)의 두께가 약 200
Figure 112005030721541-pct00001
이면, 선택 디바이스(120)의 홀딩 전압은 약 1 볼트일 것이고, 선택 디바이스(120)의 임계 전압은 약 1.2 볼트일 것이다. 본 예에서, 스냅백 전압은 약 0.2 볼트이고, 이는 선택 디바 이스(120)의 홀딩 전압과 임계 전압 사이의 차분이다.
도 2에 도시된 실시예에서, 메모리 셀(115)은 오보닉 메모리에 직렬 연결되는 2개의 오보닉 스위치들을 포함하여, 보다 높은 스위칭 전압과 홀딩 전압이 요구되는 경우 메모리 셀의 홀딩 전압과 임계 전압 사이의 전압 차분을 감소시킬 수 있다. 환언하면, 오보닉 스위치를 사용하는 것 보다는 오히려, 2개의 오보닉 스위치들이 오보닉 메모리 직렬로 연결되어, 메모리 셀의 "스냅백"을 감소시킨다- 즉 보다 높은 스위칭 전압과 홀딩 전압이 요구되는 경우 오보닉 메모리 셀의 임계 전압과 홀딩 전압 사이의 전압 차분을 감소시킴 -.
일 실시예에서, 전극들(360, 930 및 950)은 탄소일 수 있고, 스위칭 재료(920)의 두께는 약 200
Figure 112005030721541-pct00002
일 수 있으며, 스위칭 재료(940의 두께는 200
Figure 112005030721541-pct00003
일 수 있다. 본 실시예에서, 선택 디바이스(120)의 임계 전압은 약 1.2 볼트일 수 있고, 선택 디바이스(120)의 홀딩 전압은 약 1 볼트일 수 있다. 선택 디바이스(125)의 임계 전압은 약 1.2 볼트일 수 있고, 선택 디바이스(125)의 홀딩 전압은 약 1 볼트일 수 있다. 메모리 소자(130)의 리세트/세트 임계 전압이 약 0.8/0.0 볼트이면, 메모리 셀(115)의 임계 전압은 리세트 상태 및 세트 상태에서 각각 메모리 셀(115)에 대해 약 3.2/2.4 볼트일 수 있고, 이는 메모리 소자(130)와 선택 디바이스들(120 및 125)의 조합 임계 전압들이다. 즉, 약 3.2 볼트 이상인 전위가 메모리 셀(115)에 인가되어 선택 디바이스들(120 및 125)을 "턴 온"시키고, 메모리 셀(115)을 통해 전류를 도통시킨다. 컬럼 라인(142)에 약 3.2 볼트 이상의 전위를 인가하고, 로우 라인(152)에 약 0 볼트의 전위를 인가하므로써, 메모리 셀(115)에 약 3.2 볼트 이상의 전압이 인가될 수 있다.
본 예에서, 선택된 메모리 셀, 예를 들어 메모리 셀(115) 등을 프로그램하기 위해, 선택되지 않은 컬럼 라인 및 선택되지 않은 로우 라인, 예를 들어 라인들(141, 143, 151 및 153)에 약 1.8 볼트의 전압이 인가될 수 있다. 선택된 컬럼 라인(예를 들어, 142 등)에는 약 3.2 볼트 이상의 전압이 인가될 수 있고, 선택된 로우 라인, 예를 들어 로우 라인(152) 등에는 0 볼트의 전압이 인가될 수 있다. 본 예에서, 선택 디바이스들(120 및 125)이 "턴 온"한 후, 스냅백으로 인해, 메모리 셀(115)에서의 전압 강하는 셀의 메모리 상태 및 컬럼에 의해 제공되는 전류에 의존하여 약 3.2 볼트에서 약 2.0 ~ 2.8 볼트로 감소될 수 있다. 그리고, 약 1.8 볼트로 바이어스되는 선택되지 않은 로우 라인들의 선택된 컬럼 라인을 약 2.4 볼트 내에서 유지하는 것을 보장하여 선택되지 않은 메모리 셀들이 교란되지 않도록 하면서 메모리 셀(115)에 강제로 전류를 흐르게 하므로써, 정보가 메모리 소자(130)에 저장될 수 있다. 즉, 컬럼은 프로그래밍 동안 약 4.2 볼트 이상으로는 허용되지 않는다.
도 3은 본 예를 그래픽으로 도시하기 위해 사용될 수 있는 것으로, 전체 메모리 셀(3개의 모든 성분들이 취하여짐)에 대해, 리세트 상태 및 세트 상태 각각에 대한 VTH는 3.2/2.4 볼트이다. 메모리 셀(115)을 흐르는 전류는, 메모리 셀이 각각 리세트 상태인지 또는 세트 상태인지 여부에 의존하여, 예를 들어 3.2 또는 2.4 볼트인 임계 전압 VTH가 초과될 때까지, 거의 0 암페어이다. 그리고, 메모리 셀(115) 의 전압은 전류가 증가함에 따라, 예를 들어 약 2.8 볼트의 홀딩 전압 VH로 강하(리세트 비트인 경우)하거나 또는 상승(세트 비트인 경우)한다.
선택된 메모리 셀에 저장된 정보의 값을 판독하기 위해, 본 실시예에서는, 약 2.8 볼트의 전압이 메모리 셀(115)에 인가될 것이다. 메모리 소자(130)의 저항이 감지되어, 메모리 소자(130)가 저저항 결정질이면 "세트" 상태(예를 들어, 약 10,000 오옴 이하 등)이고, 메모리 소자(130)가 고저항 비정질이면, "리세트" 상태(예를 들어, 약 10,000 오옴 이상 등)인 것을 판정할 수 있다.
다른 실시예에서는, 선택된 메모리 셀에 저장된 정보의 값을 판독하기 위해, 선택된 컬럼에는 약 2.8 볼트를 인가하고, 선택된 로우에는 약 0 볼트를 인가하며, 선택되지 않은 다른 로우와 컬럼 모두에는 약 1.4 볼트를 인가하므로써, 약 2.8 볼트의 전압이 메모리 셀(115)에 인가될 수 있다. 선택된 컬럼에서 선택된 로우까지의 저항이 감지되어, 메모리 소자(130)가 저저항 결정질이면 "세트" 상태이고, 메모리 소자(130)가 고저항 비정질이면 "리세트" 상태인 것을 판정할 수 있다. 본 실시예에서, 직렬 선택 디바이스들은 리세트 상태의 경우에 대해 "턴 온"하지 않을 것이며, 따라서 선택된 컬럼과 선택된 로우 사이에 고저항을 제공하게 된다.
위 실시예들은 본 발명을 제한하고자 하는 것이 아니라는 점이 이해되어야 할 것이다. 스위칭 재료들(920 및 940)의 두께 및 전극들(360, 930 및 950)의 조성을 변경하므로써, 메모리 셀들의 스냅백을 변경하기 위한 다른 홀딩 전압들 및 임계 전압들이 달성될 수 있다. 메모리 셀의 스냅백을 감소시키는 것의 장점들 중 하나는, 메모리 셀에 흐르는 용량성 변위 전류가 감소될 수 있고, 이에 따라 판독중 비트를 다른 상태로 교란시키는 경향을 감소시킬 수 있다는 점이다.
다른 실시예에서, 도 2에 도시된 메모리 셀(115)은 다르게 구성될 수 있고, 추가적인 층들과 구조체들을 포함할 수 있다. 예를 들어, 아이솔레이션 구조체, 배리어 층들, 주변 회로(예를 들어, 어드레싱 회로 등) 등을 형성하는 것이 바람직할 수 있다. 메모리 셀은 그 대신 다른 전류들 또는 극성에 의해 프로그램된 다른 위상을 갖는 강유전성(ferro-electric) 또는 강자성(ferro-magnetic) 재료일 수 있고, 이는 다른 상태로 프로그램될 때 다른 임피던스들을 초래한다. 대안적으로, 메모리 셀은 소형 액세스 디바이스로부터 이점을 취하는 임의의 다른 재료 또는 디바이스일 수 있다. 이들 소자가 없다는 것이 본 발명의 사상을 제한하는 것은 아니라는 점이 이해되어야 할 것이다.
본 발명의 특정 양상들이 본 명세서에 도시되고 설명되었지만, 당업자들에게는 다양한 변형, 대체, 변경 및 등가물들이 자명할 것이다. 따라서, 첨부된 특허청구범위는 본 발명의 진정한 사상에 포함되는 이러한 변형물들 및 변경물들 모두를 커버하는 것으로 의도된 것이라는 점이 이해되어야 할 것이다.

Claims (25)

  1. 메모리 소자;
    상기 메모리 소자에 연결되고, 제1 칼코겐화합물(chalcogenide) 재료를 포함하는 제1 액세스 디바이스; 및
    상기 제1 액세스 디바이스에 연결되고, 제2 칼코겐화합물 재료를 포함하는 제2 액세스 디바이스
    를 포함하는 장치.
  2. 제1항에 있어서,
    기판 위에 수직 구조체를 더 포함하고, 상기 수직 구조체는 서로 직렬 연결된 상기 제1 액세스 디바이스, 상기 제2 액세스 디바이스 및 상기 메모리 소자를 포함하는 장치.
  3. 제1항에 있어서,
    상기 제1 액세스 디바이스, 상기 제2 액세스 디바이스 및 상기 메모리 소자는 박막 재료를 이용하여 형성되는 장치.
  4. 제1항에 있어서,
    상기 제2 액세스 디바이스는 상기 제1 액세스 디바이스 위에 있고, 상기 제1 액세스 디바이스는 상기 메모리 소자 위에 있는 장치.
  5. 제1항에 있어서,
    제1 선택 디바이스를 더 포함하고, 상기 제1 선택 디바이스는, 비정질 상태에 있고, 전압 또는 전류의 인가에 의해 보다 고저항인 상태와 상대적으로 저저항인 상태 사이를 반복적이고 가역적으로 스위칭되도록 적응되는 스위칭 재료를 포함하는 장치.
  6. 제1항에 있어서,
    상기 메모리 소자는 상 변화(phase change) 재료를 포함하고, 상기 상 변화 재료는 상기 상 변화 재료에 전류를 인가하여 상기 상 변화 재료의 상태를 결정질 상태와 비정질 상태 사이에서 변화시킴으로써 적어도 2개의 메모리 상태들 중 어느 하나로 프로그램될 수 있으며, 상기 비정질 상태에서의 상기 상 변화 재료의 저항값이 상기 결정질 상태에서의 상기 상 변화 재료의 저항값보다 큰 장치.
  7. 제1항에 있어서,
    상기 메모리 소자는 기판 위의 메모리 재료를 포함하고, 상기 제1 칼코겐화합물 재료는 상기 메모리 재료 위에 있고, 상기 제2 칼코겐화합물 재료는 상기 제1 칼코겐화합물 재료 위에 있는 장치.
  8. 제7항에 있어서,
    상기 메모리 재료와 상기 제1 칼코겐화합물 재료 사이의 제1 전극; 및
    상기 제1 칼코겐화합물 재료와 상기 제2 칼코겐화합물 재료 사이의 제2 전극을 더 포함하는 장치.
  9. 제8항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 탄소 박막인 장치.
  10. 제7항에 있어서,
    상기 제1 칼코겐화합물 재료, 상기 제2 칼코겐화합물 재료 및 상기 메모리 재료 각각은 텔루리움(tellurium)을 포함하는 장치.
  11. 제7항에 있어서,
    상기 제1 칼코겐화합물 재료는 실리콘, 텔루리움, 비소(arsenic), 게르마늄 및 이들의 조합들을 포함하는 그룹 중에서 선택되는 재료인 장치.
  12. 제7항에 있어서,
    상기 메모리 재료는 텔루리움, 안티몬(antimony), 게르마늄 합금인 장치.
  13. 제1 오보닉(ovonic) 스위치;
    상기 제1 오보닉 스위치에 연결되는 제2 오보닉 스위치; 및
    상기 제2 오보닉 스위치에 연결되는 메모리 소자
    를 포함하는 장치.
  14. 제13항에 있어서, 상기 메모리 소자, 상기 제1 오보닉 스위치 및 상기 제2 오보닉 스위치는 박막 재료들을 이용하여 형성되는 장치.
  15. 제13항에 있어서,
    기판 위에 수직 구조체를 더 포함하고, 상기 수직 구조체는 서로 직렬 연결된 상기 제1 오보닉 스위치, 상기 제2 오보닉 스위치 및 상기 메모리 소자를 포함하는 장치.
  16. 기판 위의 메모리 재료;
    상기 메모리 재료 위의 제1 전극;
    상기 제1 전극 위의 제1 칼코겐화합물 재료;
    상기 제1 칼코겐화합물 재료 위의 제2 전극; 및
    상기 제2 전극 위의 제2 칼코겐화합물 재료
    를 포함하는 장치.
  17. 제16항에 있어서,
    상기 메모리 재료, 상기 제1 전극, 상기 제1 칼코겐화합물 재료, 상기 제2 전극, 및 상기 제2 칼코겐화합물 재료가 상기 기판 위에 수직 적층체(vertical stack) 부분을 형성하는 장치.
  18. 제16항에 있어서,
    상기 메모리 재료, 상기 제1 전극, 상기 제1 칼코겐화합물 재료, 상기 제2 전극, 및 상기 제2 칼코겐화합물 재료 각각은 박막 재료들인 장치.
  19. 메모리 셀을 가지는 장치로서,
    상기 메모리 셀은,
    메모리 소자; 및
    상기 메모리 셀의 홀딩 전압을 증가시키기 위해 상기 메모리 소자에 연결되는 적어도 2개의 직렬 연결된 액세스 디바이스들
    을 포함하는 장치.
  20. 제19항에 있어서,
    상기 메모리 소자는 상 변화 재료를 포함하고,
    상기 적어도 2개의 직렬 연결된 액세스 디바이스들 중 제1 액세스 디바이스는 제1 칼코겐화합물 재료를 포함하고, 상기 적어도 2개의 직렬 연결된 액세스 디바이스들 중 제2 액세스 디바이스는 제2 칼코겐화합물 재료를 포함하는 장치.
  21. 제20항에 있어서,
    상기 제1 칼코겐화합물 재료는 상기 제2 칼코겐화합물 재료와는 다른 장치.
  22. 제19항에 있어서,
    상기 적어도 2개의 직렬 연결된 액세스 디바이스들 중 제1 액세스 디바이스, 상기 적어도 2개의 직렬 연결된 액세스 디바이스들 중 제2 액세스 디바이스, 및 상기 메모리 소자는 박막 재료들을 이용하여 형성되는 장치.
  23. 프로세서;
    상기 프로세서에 연결되는 무선 인터페이스;
    상기 프로세서에 연결되고, 메모리 소자를 포함하는 메모리;
    상기 메모리 소자에 연결되고, 제1 칼코겐화합물 재료를 포함하는 제1 액세스 디바이스; 및
    상기 제1 액세스 디바이스에 연결되고, 제2 칼코겐화합물 재료를 포함하는 제2 액세스 디바이스
    를 포함하는 시스템.
  24. 제23항에 있어서,
    상기 메모리 소자는 기판 위에 메모리 재료를 포함하고, 상기 제1 칼코겐화합물 재료는 상기 메모리 재료 위에 있고, 상기 제2 칼코겐화합물 재료는 상기 제1 칼코겐화합물 재료 위에 있는 시스템.
  25. 제23항에 있어서,
    기판 위에 수직 구조체를 더 포함하고, 상기 수직 구조체는 서로 직렬 연결된 상기 제1 액세스 디바이스, 상기 제2 액세스 디바이스, 및 상기 메모리 소자를 포함하는 시스템.
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