JP2007250171A - 相変化メモリ装置及びそれのプログラムサスペンド読み出し方法 - Google Patents

相変化メモリ装置及びそれのプログラムサスペンド読み出し方法 Download PDF

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Abstract

【課題】プログラムサスペンド読み出し方法を支援する相変化メモリ装置に関する。
【解決手段】相変化メモリ装置の動作方法は、プログラム動作要求に応答してＮ個の単位プログラムブロックを含む書き込みデータブロックをプログラムする段階と、読み出し動作要求に応答してＭ（ＭはＮより小さい）個の単位プログラムブロックをプログラムした後に、前記プログラム動作をサスペンドする段階と、前記要求された読み出し動作を行う段階と、前記書き込みデータブロックのプログラミングをレジュームし、（Ｎ−Ｍ）個の残りの単位プログラムブロックをプログラムする段階とを含む。
【選択図】図１０

Description

本発明は不揮発性半導体メモリ装置に係り、さらに詳細には相変化メモリセルを含む不揮発性半導体メモリ装置に関する。
不揮発性メモリは、携帯電話、パーソナルコンピュータ、カメラ及びＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）などのような電子器機に広く用いられている。不揮発性メモリの主特徴の１つは、電源が遮断されてもデータを維持することができる機能にある。このような特徴によって、不揮発性メモリは、予想できない電源故障の場合におけるデータ損失の危険を減らすことができる。
不揮発性メモリの最も一般的な形態は、フラッシュメモリである。フラッシュメモリは、不揮発性特性、速度、高集積化、及び物理的ショックに対する高い耐性などを含んでいるため、携帯電子器機の補助メモリとして広く選択されている。
ＤＲＡＭ（ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのような他の形態のメモリと比較すると、フラッシュメモリは、同等の読み出し（ｒｅａｄ）速度を有するが、顕著に遅い書き込み（ｗｒｉｔｅ）速度を有する。例えば、フラッシュメモリセルの通常の読み出し速度は２０〜１２０ｎｓであり、ＤＲＡＭセルの通常の読み出し速度は約５０ｎｓである。一方、フラッシュメモリセルの通常の書き込み速度は１μｓより大きく、ＤＲＡＭセルの通常の読み出し速度は約５０ｎｓである。
フラッシュメモリと他の形態のメモリとの間のさらに異なる差異はその寿命にある。平均的にフラッシュメモリセルはその寿命が終えるまで約１０５回の程度の消去／プログラム動作を行うことができる。一方、ＤＲＡＭセルは寿命が終えるまで約１０１５回の消去／プログラム動作を行うことができる。
フラッシュメモリの比較的遅い書き込み時間と短い寿命によって、研究者は次世代不揮発性メモリにおいて、他の代替技術に注目している。他の代替技術の中にはＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、及びＰＲＡＭ（Ｐｈａｓｅ−Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などがある。このような各代替技術は、１００ｎｓ以下の読み出し及び書き込み時間を有し、１０１３回以上の消去／プログラムを行うことができる。また、このような代替技術は、フラッシュメモリより低い電力で動作することができる。
ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）としても知られたＰＲＡＭは、エネルギー（例えば、熱エネルギー）に反応して結晶及び非晶質形態の間で安定的に変化するカルコゲン化合物（ｃｈａｌｃｏｇｅｎｉｄｅ ａｌｌｏｙ）などのような相変化物質を含む。このようなＰＲＡＭの例が特許文献１及び２において説明されている。
ＰＲＡＭの相変化物質は、結晶状態では比較的低い抵抗を有し、非晶質状態では比較的高い抵抗を有する。低い抵抗の結晶状態をセット（ｓｅｔ）状態といい、ロジック（ｌｏｇｉｃ）では０として表示する。高い抵抗の非晶質状態はリセット（ｒｅｓｅｔ）状態といい、ロジックでは１として表示する。
“結晶”及び“非晶質”という用語は、相変化物質の環境による相対的な用語である。すなわち、相変化メモリセルが結晶状態であるということは、当業者はセルの相変化物質が非晶質状態に比較してより整列的な結晶構造になっていることとして理解するであろう。結晶状態の相変化メモリセルは全体が結晶形である必要はなく、非晶質状態の相変化メモリセルは全体が非晶質形である必要はない。
一般的に、相変化メモリ（ＰＲＡＭ）は、比較的短時間内に融点より高い温度で相変化物質をジュール加熱（ｊｏｕｌｅ ｈｅａｔｉｎｇ）することで、非晶質状態にリセットする。また、相変化メモリは、相変化物質を長時間の間、融点より低い温度で熱を加えることで結晶状態にセットする。それぞれの場合において、相変化物質は熱処理以後に元の温度に戻るまで冷却される。しかし、一般的に、相変化物質が非晶質状態にリセットされる時、冷却はより迅速に行われる。
相変化物質の相変化特徴の速度と安全性はＰＲＡＭの性能において決定的である。上述したように、カルコゲン化合物は、ＰＲＡＭに適した相変化特性を有する物質として知られており、特に、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）（例えば、Ｇｅ２Ｓｂ２Ｔｅ５またはＧＳＴ）を含む合成物は、非晶質及び結晶状態の間に安定するか、または速い変化を示す。
図１Ａ及び１Ｂはメモリセル１０のセット状態とリセット状態を示する。この例において、メモリセル１０は、ビットラインＢＬと基準電位（ｒｅｆｅｒｅｎｃｅ ｐｏｔｅｎｔｉａｌ、例えば、接地電圧）との間に直列で接続された相変化抵抗性素子１１及びトランジスタ１９を含み、トランジスタ１９はワードラインＷＬに接続されている。さらに単純化されたメモリセル１０の構成が図２に示されている。図１Ａ、図１Ｂ及び図２は一般的な概念図であり、相変化抵抗素子１１は他の接続構造を有することもできる。例えば、相変化抵抗素子１１は図３のように、ビットラインＢＬとワードラインＷＬとの間に、ダイオード３２と直列接続されることもできる。
図２のメモリセルは、一般的に金属酸化物半導体（ＭＯＳ）タイプのＰＲＡＭセルと呼ばれ、図３のメモリセルは、一般的にダイオードタイプのＰＲＡＭセルと呼ばれる。ＭＯＳタイプのＰＲＡＭセルとダイオードタイプのＰＲＡＭセルとの差異は、セルサイズと必要な駆動電流などにある。ダイオードタイプのＰＲＡＭセルは、一般的にＭＯＳタイプＰＲＡＭセルより小さく、ＭＯＳタイプＰＲＡＭセルより高い駆動電圧が必要である。
図１Ａ及び図１Ｂにおいて、相変化抵抗素子１１は、相変化物質１４上に形成された上部電極１２を含む。この例において、上部電極１２は、メモリセルアレイ（図示しない）のビットラインＢＬに電気的に接続される。導電型下部電極接触部（ＢＥＣ）１６は、相変化物質１４と導電型下部電極１８との間に形成される。アクセストランジスタ１９は、下部電極１８と基準電位との間に電気的に接続される。上述したように、アクセストランジスタ１９のゲートは、セルアレイ（図示しない）のワードラインＷＬに電気的に接続される。
図１Ａにおいて、相変化物質１４は結晶形態を有するものとして示されている。上述したように、これはメモリセル１０が低い抵抗のセット状態またはロジック０を有することを意味する。図１Ｂにおいて、相変化物質１４の一部分は非晶質からなっているものとして示されている。これはメモリセル１０が高い抵抗のリセット状態またはロジック１状態であることを意味する。
図１Ａ及び１Ｂのメモリセル１０のセット及びリセット状態は、下部電極１６を通じて流れる電流の大きさと持続時間を制御することで行われる。すなわち、相変化抵抗素子１１は、ワードラインＷＬの電圧に応答するアクセストランジスタ１９の動作によって活性化（またはアクセス）される。活性化された時、メモリセル１０はビットラインＢＬの電圧によってプログラムされる。
図４は、‘セット’と‘リセット’状態にプログラムされる相変化物質の温度パルス特性の例を示す。特に、参照番号４１は‘リセット’状態にプログラムされた相変化物質の温度パルスを示し、参照番号４２は‘セット’状態にプログラムされた相変化物質の温度パルスを示す。
図４のように、相変化物質が‘リセット'状態にプログラムされる場合は、相変化物質の温度は、融点Ｔｍ（例えば、６１０℃）以上で比較的短時間の間上昇し、その後に急速に低下する。一方、相変化物質が‘セット’状態にプログラムされる場合は、相変化物質の温度は、比較的長時間の間融点Ｔｍ以下及び結晶化温度Ｔｘ（例えば、４５０℃）以上に上昇し、その後、ゆっくり低下する。融点Ｔｍと結晶化温度Ｔｘとの間の温度範囲は、“セットウィンドウ（ｓｅｔ ｗｉｎｄｏｗ）”という。
図５は相変化物質のセット状態及びリセット状態の抵抗特性（電流ｖｓ電圧）を示すグラフである。特に、線５１は‘セット’状態の相変化物質の抵抗特性を示し、線５２はリセット状態の相変化物質の抵抗特性を示す。図５に示したように、セット抵抗とリセット抵抗はスレッショルド電圧（例えば、１Ｖ）下では実質的に異なるが、スレッショルド電圧以上では実質的に同一になる。読み出し動作の間、必要な感知マージン（ｓｅｎｓｉｎｇ Ｍａｒｇｉｎ）を維持するため、ビットラインＢＬの電圧をスレッショルド電圧より低い領域に限定する必要がある。図６を参照して説明するように、ビットラインＢＬに挿入されたクランピングトランジスタ（ｃｌａｍｐｉｎｇ Ｔｒａｎｓｉｓｔｏｒ）をこのような目的として用いることができる。
図６は相変化メモリセルの書き込み及び読み出し動作を説明するための簡略化された回路図である。図６に示したように、ビットラインＢＬは書き込みドライバ６３及び読み出し回路６４に接続される。また相変化メモリセル１０、プリチャージトランジスタ６１及び選択トランジスタ６２はビットラインＢＬに接続される。
上記した例において、相変化メモリセル１０は、ビットラインＢＬと１つの基準電位（例えば、接地電圧）との間に直列で接続された相変化素子とトランジスタとを含み、該トランジスタは、ワードラインＷＬに接続される。上記のように、他の相変化メモリセル１０の構造も可能である。例えば、相変化メモリセル１０は、ビットラインＢＬとワードラインＷＬとの間に接続された相変化メモリ素子及びダイオードを含むこともできる。
当業者によく知られたように、プリチャージ制御信号ＰＲＥＢＬに接続されたプリチャージトランジスタ６１は読み出しおよび／または書き込み動作の間にビットラインＢＬをプリチャージするために用いられる。Ｙアドレス信号ＹＳＥＬに接続された選択トランジスタ６２はビットラインＢＬを活性化するために用いられる。
書き込みドライバ６３は、一般的に書き込み動作の間に、リセット電流ＲＥＳＥＴまたはセット電流ＳＥＴをビットラインＢＬに印加するために電流ミラー（ｃｕｒｒｅｎｔ Ｍｉｒｒｏｒ）６５を含む。リセット電流ＲＥＳＥＴ及びセット電流ＳＥＴは、図４の温度パラスに対応する。
読み出し回路６４は、読み出し動作において、読み出し電流ｉｒｅａｄを電流ソースＲＥＡＤからビットラインＢＬに印加する機能をする。クランプ制御信号ＶＣＬＡＭＰに接続されたクランピングトランジスタ６６は、図５を参照して説明したように、スレッショルド電圧の下の領域にビットラインＢＬを制限する。感知増幅器（ｓｅｎｓｅ−ａｍｐｌｉｆｉｅｒ）Ｓ／Ａは、ビットラインＢＬ電圧を基準電圧ＶＲＥＦと比較し、比較した結果を出力データＯＵＴに出力する。
他の種類の不揮発性メモリ素子において、全体システムの実行を改善するためにＰＲＡＭメモリ構造内の相変化メモリセルと関連回路を構成して動作させる様々な方法がある。そのうち、ＮＯＲフラッシュメモリと共通的に用いられている１つの技術はＲＷＷ（ｒｅａｄ−ｗｈｉｌｅ−ｗｒｉｔｅ）メモリとして知られた技術である。ＲＷＷメモリは１つ以上のバンク（ｂａｎｋ）に分割されたメモリアレイを含み、各バンクはそれぞれの感知増幅器を有し、独立的なチップのように動作する。例えば、データが他のバンクに書き込まれている間にデータは他のバンクで読み出されることができる。
図７は４個のバンクＢＡＮＫ０〜ＢＡＮＫ３で分けられたメモリアレイ７０を含むＲＷＷメモリの例を示す。このように読み出しと書き込み動作を同時に行うことができるＲＷＷメモリの機能は、次のような場合に有用に用いることができる。例えば、１つのメモリバンクにプログラムコードのような読み出しデータを格納すると同時に、一時的なデータの格納のために他のメモリバンクに空間を確保することができる。
図７のように、各バンクは複数のブロックを含む。それぞれのブロックは複数のメモリセルを含む。典型的なＲＷＷメモリは、複数のメモリセル単位でデータが読み出され、プログラムされる。その例として、ＲＷＷ ＮＯＲフラッシュメモリにおいて、データはバイト（ｂｙｔｅｓ）単位またはワード（ｗｏｒｄｓ）単位で読み出されるか、プログラムされる。そしてブロック単位で消去される。
ＲＷＷメモリは、１つのバンクでデータが書き込まれる間に、他のバンクではデータを読み出すことができる。しかし、読み出しと書き込みの同時動作は、同じバンク内では行うことができない。フラッシュメモリ素子において、これは実行に相当な問題を引き起こす。なぜなら、フラッシュメモリセルにデータを書き込む時間は、フラッシュメモリセルでデータを読み出す時間より非常に長いためである。その結果、１つのバンク内の１つのアドレスに対する読み出し動作は、同じバンク内の他のアドレスに対する書き込み動作を待つ間、よほど遅滞されうる。
このような遅滞時間なしに読み出し動作を実行するために、フラッシュメモリで一時的に書き込み動作をサスペンドする技術が開発された。この技術を書き込み−サスペンド−読み出し（ｗｒｉｔｅ−ｓｕｓｐｅｎｄ−ｒｅａｄ）又はプログラム−サスペンド−読み出し（ｐｏｇｒａｍ−ｓｕｓｐｅｎｄ−ｒｅａｄ）動作という。図８はフラッシュメモリセルにおいて書き込み−サスペンド−読み出し（ｗｒｉｔｅ−ｓｕｓｐｅｎｄ−ｒｅａｄ）動作を実行する１方法を示すタイミング図である。
図８を参照すると、プログラム信号ＰＧＭは、フラッシュメモリセルをプログラムするのに必要な時間ｔＰＧＭを示す。例えば、プログラム信号ＰＧＭは、プログラムされる間にフラッシュメモリセルに印加されるプログラム電圧であり得る。図８に“ｎｏｒｍａｌ ｗｒｉｔｅ ｔｉｍｉｎｇ”と記載されたタイミング図のように、中間に介入される読み出し動作がない場合には、プログラム動作は１つの区間内で持続的に実行される。しかし、プログラムされるフラッシュメモリセルと同一のバンクにある他のアドレスに対して介入する読み出し動作がある場合は、サスペンド信号ＰＧＭ＿ＳＵＳＰＥＮＤが印加される。サスペンド信号ＰＧＭ＿ＳＵＳＰＥＮＤは、プログラム動作が一定の時間ｔＰＧＭ−ｔＰＧＭ＿ＰＲＥサスペンドされるようにする。その次に、読み出し動作が実行される。その次にレジューム信号ＰＧＭ＿ＲＥＳＵＭＥが印加される。レジューム信号ＰＧＭ＿ＲＥＳＵＭＥはプログラム動作が一定の時間ｔＰＧＭ−ｔＰＧＭ＿ＰＲＥ続くようにする。介入読み出し動作を含んだプログラム信号ＰＧＭのタイミングは、“Ｗｒｉｔｅ ｓｕｓｐｅｎｄ／ｒｅｓｕｍｅ ｔｉｍｉｎｇ“として図８に示されている。
図８のように、プログラム動作が中断された場合でもプログラム動作を実行するのに必要な全体の時間は変わらない。すなわち、前記フラッシュセルは、読み出し動作の前後に、プログラム信号ＰＧＭが印加される時間に応じてプログラムされる。
プログラム動作をインタラプトして、読み出し動作を許容する様々なフラッシュメモリセルは特許文献３、４及び５に開示されている。
フラッシュメモリセルのように、相変化メモリセルは、一般的に、プログラム（すなわち、セットまたはリセット）される時間より遥かに短い時間内に読み出しを実行することができる。したがって、１つのバンク内の１つのアドレスに対する読み出し動作を実行するために、他のバンク内の他のアドレスに対するプログラム動作をインタラプトすることは有用であり得る。しかし、フラッシュメモリセルとは異なり、相変化メモリセルでは、インタラプト後に、プログラム動作をはじめから再実行しなければならない。すなわち、相変化物質が加熱される時間は、図４に示した温度パルス特性のように、インタラプトされる間に蓄積されない。
また、フラッシュメモリセルとは異なり、相変化メモリセルの全体ブロックは、同時にプログラムされたり、削除されたりすることができない。相変化メモリセルの全体ブロックを同時にプログラム／削除することは大きい駆動電流を要求する。したがって、相変化メモリセルのブロックは、一般的に、直列でプログラムパルスをセルにそれぞれ加えることで順にプログラムされる。
相変化メモリセルは、既存のフラッシュメモリセルとは異なるプログラム方式を有する。したがって、フラッシュメモリを動作するのに用いられる技術は、相変化メモリを動作するのにそのまま用いられることができない。
米国特許第６，４８７，１１３号明細書 米国特許第６，４８０，４３８号明細書 米国特許第５，２８７，５６９号明細書 米国特許第５，８２２，２４４号明細書 米国特許第６，９３０，８２５号明細書 米国特許出願第１０／８２９，８０７号 米国特許出願第１１／３１６，０１７号
本発明は上述した問題点を解決するために提案されたものであり、本発明の目的は、例えば、相変化メモリ装置にプログラムサスペンド読み出し動作を効果的に適用することができる方法を提供することにある。また、本発明の目的は、例えば、装置の電力消費及び寿命に影響を与えずにプログラムサスペンド読み出し動作を実行する装置及び方法を提供することにある。
本発明による相変化メモリ装置の動作方法は、プログラム動作要求に応答してＮ個の単位プログラムブロックを含む書き込みデータブロックをプログラムする段階と、読み出し動作要求に応答してＭ（ＭはＮより小さい）個の単位プログラムブロックをプログラムした後に、前記プログラム動作をサスペンドする段階と、前記要求された読み出し動作を行う段階と、前記書き込みデータブロックのプログラミングをレジュームし、（Ｎ−Ｍ）個の残りの単位プログラムブロックをプログラムする段階とを含む。
本発明による相変化メモリ装置のプログラム動作を行う方法は、カウンタ信号により発生された一連のプログラムパルスに応答して、単位プログラムブロックを単位として該単位プログラムブロックにあるメモリセルをプログラムする段階を含み、前記カウンタ信号は、読み出し動作要求によりサスペンドされ、前記要求された読み出し動作の完了時にレジュームされる。
本発明による相変化メモリ装置は、書き込み電流によりプログラムされる複数のメモリセルを含むメモリセルアレイと、書き込み電流を発生し、一連のプログラムパルスに応答して前記書き込み電流を前記複数のメモリセルのうちで選択されたセルに印加する書き込みドライバと、カウンタ信号に応答して前記一連のプログラムパルスを発生するプログラムパルス発生器と、プログラム動作の間に前記カウンタ信号を提供し、前記プログラム動作をインタラプトする読み出し動作の間に前記カウンタ信号の提供をサスペンドし、前記読み出し動作のインタラプト終了の時に前記カウンタ信号の提供をレジュームするカウンタとを含む。
本発明によるシステムは、Ｉ／Ｏ回路から入力データを受けて、不揮発性メモリシステムに入力データを格納するマイクロプロセッサを含む。前記メモリシステムは、書き込み電流によりプログラムされる複数の相変化メモリセルを含むメモリセルアレイと、読み出し電流を生成し、一連のプログラムパルスに応答して選択されたメモリセルに読み出し電流を印加する書き込みドライバと、カウンタ信号に応答して一連のプログラムパルスを発生するプログラムパルス発生器と、プログラム動作の間にカウンタ信号を提供し、前記プログラム動作をインタラプトする読み出し動作の間に前記カウンタ信号の提供をサスペンドし、インタラプト読み出し動作の終了時に前記カウンタ信号提供をレジュームするカウンタとを含む。
本発明によると、例えば、簡単な制御動作により相変化メモリ装置の電力消費及び寿命に影響を与えずにプログラムサスペンド読み出し動作を実行することができる。
以下、本発明の例示的実施形態を添付の図を参考してさらに詳細に説明する。本発明の実施形態は様々な形態に変形可能であり、本発明の範囲が下述する実施形態に限定されると解釈されてはならない。本実施形態は当業者において本発明をさらに詳細に説明するために提供されるものである。したがって、図面に現われた各要素の形状はより明確な説明を強調するために誇張されることができる。
ここで用いられる“書き込み”及び“プログラム”という用語は、ＰＲＡＭ装置の１または複数のメモリセルにデータを格納する動作を示し、互いに交換して用いることができる。また、“書き込みデータブロック”という用語は、書き込みまたはプログラム動作によってデータが格納される１つまたは複数の相変化メモリセルを示す。一般的に、書き込みデータブロックは、複数個の単位プログラムブロックに分割される。それぞれの単位プログラムブロックは、同一の数のメモリセル、すなわち同一の単位プログラムブロックサイズを有する。例えば、１６個の相変化メモリセルで構成された書き込みデータブロックは、それぞれ４個のメモリセルで構成された４個の単位プログラムブロックを含むことができる。または、１６個の相変化メモリセルを含む書き込みデータブロックは、それぞれ２個のメモリセルで構成された８個の単位プログラムブロックを含むことができる。
単位プログラムブロックは、単位プログラムブロック書き込み周期（ｕｎｉｔ ｐｒｏｇｒａｍ ｂｌｏｃｋ ｗｒｉｔｅ ｐｅｒｉｏｄ）であるアンインタラプト時間間隔（ｕｎｉｎｔｅｒｒｕｐｔｅｄ ｔｉｍｅ ｉｎｔｅｒｖａｌ）の間にプログラムされる。それぞれの単位プログラムブロック書き込み周期内に、対応する単位プログラムブロックの相変化メモリセルは、カウンタ信号に応答して発生された一連のプログラムパルスに応答してプログラムされる。このカウンタ信号は、読み出し動作要求によってサスペンド或いは中断され（ｓｕｓｐｅｎｄｅｄ）、この要求に係る読み出し動作が完了すれば、すぐにレジューム或いは再開される（ｒｅｓｕｍｅｄ）。したがって、前記一連のプログラムパルスも要求に係る読み出し動作の間にサスペンド（中断）され、該要求に係る読み出し動作が完了すれば、すぐにレジューム（再開）される。
ここに用いられる“プログラムパルス”という用語は、相変化メモリセルがプログラムされるように、すなわち、セットまたはリセット状態になるようにプログラムするための電流パルスを意味する。特に、“リセットパルス”という用語は、相変化メモリセルがリセット状態になるようにプログラムするためのプログラムパルスを意味し、“セットパルス”は、相変化メモリセルがセット状態になるようにプログラムするためのプログラムパルスを意味する。一般的に、リセットパルス及びセットパルスの幅（ｄｕｒａｔｉｏｎ）と大きさ（Ｍａｇｎｉｔｕｄｅ）は、図４に示したような相変化メモリセルの対応する温度パルス特性における幅と大きさと関連がある。
プログラムパルスは、一般的に、相変化メモリセルに直接に印加されるか、読み出し電流を発生して前記メモリセルをプログラムする書き込みドライバに印加される。
大きな読み出し電流が要求されるので、一般には、相変化メモリセルの書き込みデータブロックの全体が同時にプログラムされることはないが、書き込みデータブロック内の１つまたは複数の相変化メモリセルは同時にプログラムされることができる。例えば、２個または４個のメモリセルは、共通の時間間隔内でプログラムされうる。
図９は、本発明の一実施形態によるＰＲＡＭ装置の動作を説明するための波形タイミング図である。図９において、“Ｎｏｒｍａｌ ｗｒｉｔｅ ｔｉｍｉｎｇ”として示された一対の波形は、ＰＲＡＭ装置の書き込みデータブロックのアンインタラプト（ｕｎｉｎｔｅｒｒｕｐｔｅｄ）書き込み動作を説明するための波形であり、“ｗｒｉｔｅ ｓｕｓｐｅｎｄ／ｒｅｓｕｍｅ ｔｉｍｉｎｇ“として示された残り対の４つの波形は、読み出しデータブロックの書き込み−サスペンド−読み出し動作を説明するための波形である。アンインタラプト書き込み動作及び書き込み−サスペンド−読み出し動作において、矩形の波形（Ｗｒｉｔｅ＿Ｐｕｌｓｅ）は、書き込みデータブロックにプログラムされるＰＲＡＭ装置に印加される一連のプログラムパルスのタイミングを示す。
書き込みデータブロックは、第１乃至第４の単位プログラムブロックに分割される。第１乃至第４の単位プログラムブロックは、それぞれ４個の相変化メモリセル、すなわち４ビットで構成される。そして、第１乃至第４の単位プログラムブロックは、プログラムパルスを示す矩形の波形（Ｗｒｉｔｅ＿Ｐｕｌｓｅ）の垂直線により限定された第１乃至第４の単位プログラムブロック書き込み周期のそれぞれでプログラムされる。第１乃至第４の単位プログラムブロックの書き込み周期は、カウンタ信号の対応する値“００”、“０１”、“１０”及び“１１”が付されている。
それぞれの単位プログラムブロックの書き込み区間内に、２個の矩形パルスが存在する。１つあるいは複数のプログラムパルスが書き込みデータブロックの選択された相変化メモリセルをプログラムするように発生される場合において、それぞれの矩形パルスは時間区間を示す。矩形パルスで表現された時間区間は、詳細な説明において、“プログラムパルス区間”として呼ばれる。
同一のプログラムパルス区間の間にプログラムされるメモリセルは、それらがプログラムされる厳密な時間（タイミング）は異なりうるが、それらのメモリセルは、“同時に”プログラムされるものとして考えることができる。例えば、１つの相変化メモリセルは、他のメモリセルが“リセットパルス”に応答してプログラムされる間、“セットパルス”に応答してプログラムされるので、これらのプログラムの間でプログラムがなされる厳密な時間は互いに異なりうる。しかしながら、それぞれのセットパルス及び／又はリセットパルスは、プログラムされるべきメモリセルに印加されるプログラムパルス区間の間にオーバーラップされる区間を有する。そこで、前述のように、同一のプログラムパルス区間の間にプログラムされるメモリセルは、“同時に”プログラムされるものとして考えることができる。
図９において、それぞれの矩形パルスは“ｘ２”として表示され、それぞれのプログラムパルス区間の間、２つの相変化メモリセルがプログラムされることを意味する。ここで、それぞれのプログラムパルス区間の間にプログラムされる相変化メモリセルは２つより多いか、または少ないことがある。
図９に示したように、書き込みデータブロックは、４個の単位プログラムブロックに分割され、これらのそれぞれは、４個のメモリセルからなる。ここで、２個の相変化メモリセルは、それぞれのプログラムパルス区間の間にプログラムされる。書き込みデータブロックごとの単位プログラムブロックの個数、単位プログラムブロック書き込み区間の間におけるプログラムパルス区間の個数、及び、それぞれのプログラムパルス区間の間にプログラムされるメモリセルの個数は、システム設計者に適宜変更されうる。
図９を参照して説明された書き込みデータブロックの相変化メモリセルをプログラムするため、ＰＲＡＭ装置には、まず、相変化メモリセルに対応する複数のデータ入力信号が入力される。ある一つのメモリセルに対応するデータ入力信号がロジックレベル‘１’を有する場合、ＰＲＡＭ装置は、当該メモリセルをリセット状態にするリセットパルスを発生する。一方、当該メモリセルに対応するデータ入力信号がロジックレベル‘０’を有する場合、ＰＲＡＭ装置は、当該メモリセルをセット状態にするセットパルスを発生する。
図９において、プログラム信号ＰＧＭは、ＰＲＡＭ装置の相変化メモリセルがプログラムされる区間を示すのに用いられる。ここで、プログラム信号がハイである時はメモリセルがプログラムされ、プログラム信号ＰＧＭがローである時はメモリセルがプログラムされない。
アンインタラプト動作では、第１乃至４単位プログラムブロックはプログラム信号ＰＧＭによってアンインタラプト手順でプログラムされる。プログラム信号は、第１乃至第４単位プログラムブロック書き込み動作の間ハイである。一方、書き込み−サスペンド−読み出し動作においては、第１単位プログラムブロックがプログラムされ、それに続いて読み出し動作がなされ、第２乃至第４単位プログラムブロックは、当該読み出し動作が完了した後、プログラムされる。アンインタラプト動作において、前記カウンタ信号は、連続的な単位プログラムブロック書き込み期間のそれぞれに従って増加する。
書き込み−サスペンド−読み出し動作において、サスペンド信号ＰＧＭ＿ＳＵＳＰＥＮＤは、第１単位プログラムブロックがプログラムされる間に印加される。サスペンド信号ＰＧＭ＿ＳＵＳＰＥＮＤに応答して、書き込みデータブロックのプログラムは、第１単位プログラムブロックがプログラムされた以後にサスペンド（中断）される。その後、読み出し動作は、書き込みデータブロックのプログラムが指しサスペンドされた後に実行される。その後、当該読み出し動作が完了すると、すぐにレジューム信号ＰＧＭ＿ＲＥＳＵＭＥが印加され、２乃至第４単位プログラムブロックのプログラムが最後まで実行される。書き込み−サスペンド−読み出し動作において、前記カウンタ信号は、読み出し動作の間はサスペンドされる。そして、それは当該読み出し動作の完了時にレジュームする。
図１０は、プログラム−サスペンド−読み出し動作を実行するＰＲＡＭ装置１００のブロックレベルダイヤグラムの実施形態である。図１０を参照すると、ＰＲＡＭ装置１００は、複数のメモリブロック１１１〜１１ｎを有するメモリセルアレイ１１０を含んでいる。それぞれのメモリブロック１１１〜１１ｎは、複数の相変化メモリセルアレイを含んでいる。メモリセルアレイ１１０は、アドレスデコーダ１２０及びＰＲＡＭ装置１００内のビットライン選択回路１３０に接続されている。
一方、ＰＲＡＭ装置１００は、ビットライン選択回路１３０、書き込みドライバ回路１４０、感知増幅回路１５０、データＩ／Ｏバッファ１６０、プログラムパルス制御回路１７０、及び、制御ユニット１８０を含む。プログラムパルス制御回路１７０は、カウンタ１７１及びプログラムパルス発生器１７２を含む。プログラムパルス制御回路１７０は、書き込みドライバ回路１４０を制御する。制御ユニット１８０は、プログラムパルス制御回路１７０を制御する。
メモリセルアレイ１１０のメモリブロック（例えば、書き込みデータブロック）をプログラムする際、アドレスデコーダ１２０は、書き込みデータブロックのアドレスＡＤＤＲをデコーディングして、ワードライン電圧及び複数のビットライン選択信号Ｙｉを発生する。書き込みデータブロックは、ワードラインバスＷＬを通じて当該書き込みデータブロックにワードライン電圧を印加し、当該書き込みデータブロックに接続されたビットラインＢＬを選択するためにビットライン選択回路１３０にビットライン選択信号Ｙｉを印加することによって選択される。
書き込みデータブロックに書かれるデータを示す複数の入力データ信号ＤＩは、データＩ／Ｏバッファ１６０から書き込みドライバ回路１４０に入力される。入力データ信号ＤＩの値は、Ｉ／ＯバスＤＱを通じてデータＩ／Ｏバッファに入力されたデータによって決められる。
プログラムパルス発生器１７２は、カウンタ１７１に応答して書き込みドライバ回路１４０にプログラムパルスを印加し、書き込みドライバ回路１４０は、そのプログラムパルス及び入力データ信号ＤＩ値に応じてメモリセルアレイ１１０の選択されたメモリセルをプログラムするように書き込み電流を発生する。図１３は、書き込みドライバ回路１４０の例示的な動作及び構造を示す。このＰＲＡＭ装置に適合した書き込みドライバの他の例は特許文献６に開示されている。
書き込みドライバ回路１４０が発生する書き込み電流は、データラインＤＬを通じてビットライン選択回路１３０に提供される。そして、その書き込み電流は、ビットライン選択回路１３０を通じて、選択されたビットラインＢＬに選択的に印加される。書き込みドライバ１４０は、図９に示した時間手順によって書き込み電流を発生させる。すなわち、ビットラインは、書き込みデータブロックのプログラムブロックが順にプログラムされるように駆動される。
書き込みデータブロックのメモリセルがプログラムされる時間及び順序は、プログラムパルス制御回路１７０で制御される。プログラムパルス制御回路１７０は、制御ユニット１８０によって制御される。書き込みデータブロックのプログラム動作の開始時に、制御ユニット１８０は、開始信号ＳＴＲＴをカウンタ１７１に印加する。これに応じて、カウンタ１７１は、カウンタ信号ＣＮＴを初期化する。書き込みデータブロックは、図９に示したように、それが４個の単位プログラムブロックを含んでいると仮定すれば、カウンタ信号ＣＮＴは２ビットで表現され、“００”に初期化される。
プログラムパルス発生器１７２は、カウンタ信号ＣＮＴが入力され、そのカウンタ信号ＣＮＴの値に応じて書き込みドライバ回路１４０にプログラムパルスを伝達する。例えば、カウンタ信号ＣＮＴが“００”であれば、プログラムパルス発生器１７１は、第１単位プログラムブロックにプログラムされるようにプログラムパルスを発生する。ここで、カウンタ信号ＣＮＴが“０１”であれば、プログラムパルス発生器１７２は、第２単位プログラムブロックをプログラムするようにプログラムパルスを発生する。
読み出し動作を実行するためにプログラム動作をサスペンドする場合には、制御ユニット１８０は、サスペンド信号ＳＳＰＤを生成して、サスペンドカウンタ１７１に提供する。その結果、読み出し動作が進行される間は、プログラムパルス発生器１７２は、プログラムパルスの発生を中断する。読み出し動作が完了すれば、制御ユニット１８０は、カウンタ１７１がカウント動作を持続し、結果的に、プログラムパルス発生器１７２がプログラムパルスの発生を開始するようにレジューム信号ＲＥＳＭをカウンタ１７１に提供する。
プログラム動作が終われば、制御ユニット１８０は、カウンタ１７１がカウント動作を終了するように、そしてプログラムパルス発生器１７２がプログラムパルスの発生を終了するように終了信号ＦＮＳＨを発生する。
メモリセルアレイ１１０のメモリブロック（例えば、読み出しデータブロック）を読み出すために、アドレスデコーダ１２０は、読み出しデータブロックのメモリセルを選択するためのワードライン電圧とビットライン選択信号Ｙｉとを生成するために読み出しデータブロックのアドレスＡＤＤＲをデコーディングする。これによって、選択されたメモリセルに格納されたデータ値は、データラインＤＬを通じて感知増幅器回路１５０に伝達される。データラインＤＬを通じて伝達されたデータ値は、クランピングトランジスタ１３５を経由して、感知増幅器１５０に接続された感知ノードＮＳＡに伝達される。クランピングトランジスタ１３５は、データラインＤＬと感知ノードＮＳＡとの間に接続され、メモリセルアレイ１１０のメモリセルの相変化を感知するための適切な電圧、即ち、スレッショルド電圧よりも低い電圧にビットライン電圧をクランピングする。
感知増幅器１５０は、制御信号ｎＰＳＡとＰＭＵＸの制御に応じて、基準電圧Ｖｒｅｆと感知ノードＮＳＡの電圧とを比較し、これによってデータ値を読み出す。その後に、感知増幅器１５０は、比較結果を出力信号Ｄ０として出力する。感知増幅器１５０の例示的な設定及び動作が以下の図１４及び図１５を通じて説明される。感知増幅器１５０のさらに他の実施形態が特許文献７に開示されている。
感知増幅器１５０の出力信号Ｄ０は、データＩ／Ｏバッファ１６０に伝達され、入出力バスの出力信号ＤＱに出力される。データＩ／Ｏバッファ１６０の動作及び内部構成に対する技術は当業者には自明である。したがって、データＩ／Ｏバッファ１６０の詳細な説明はここで略する。
図１１Ａ及び図１１Ｂは、図１０に示したＰＲＡＭ１００のプログラム−サスペンド−読み出し動作を説明するための波形図である。特に、図１１Ａは、第１単位プログラムブロックが実行された後に実行されるプログラム動作が中止されたプログラム−サスペンド読み出し動作を示す。プログラム動作が中止された期間の間は読み出し動作が実行される。その後、プログラム動作がレジューム（Ｒｅｓｕｍｅ）され、第２、第３及び第４プログラム動作が実行される。図１１Ｂは、第１プログラム動作及び第２プログラム動作のそれぞれが実行された後にプログラム動作が中止されるプログラム−サスペンド読み出し動作を示す。その後、プログラム動作がレジュームされ、第３、第４プログラム動作が実行される。
図１１Ａと図１１Ｂにおいて、（ａ）は、特定時間区間の間にＰＲＡＭ１００によって実行される動作を示す。（ｂ）は、制御ユニット１８０が出力する制御信号を示し、（ｃ）は、カウンタ１７１が出力するカウント信号を示し、（ｄ）は、プログラムパルス発生器１７２が出力するパルス信号を示す。
図１１Ａを参照すると、プログラム動作を初期化するために開始信号ＳＴＲＴが短時間の間提供される。プログラム動作の初期化によってカウント信号ＣＮＴが“００”に初期化され、第１単位プログラムブロック書き込み区間の第１プログラムパルス区間の間、第１プログラムパルス対が印加される。それぞれのプログラムパルス区間の間に印加される一対のプグラムパルスは“Ｘ２”として、図１１Ａ及び図１１Ｂに示されている。また他の望ましい実施形態では、それぞれのプログラムパルス区間の間に４個の相変化メモリセルをプログラムするために、４個のプログラムパルスが印加されることができる。このような実施形態のために、それぞれのプログラムパルス区間の間、“Ｘ４”として表記することができる。
図１１Ａ及び図１１Ｂに示したそれぞれの単位プログラムブロック書き込み区間は、２個のプログラムパルス区間を有し、垂直方向の点線によりそれぞれの区間が表示されている。図１１Ａ及び図１１Ｂにおいて、セット及びリセットパルスは、それぞれＰ＿ＳＥＴｎ、及びＰ＿ＲＳＴｎとして表記されている。ここで、‘ｎ’は、１〜８の範囲を有する。
第１単位プログラムブロック書き込み区間において、第１プログラムパルス対が印加された後、第２プログラムパルス対が印加される。しかし、第２プログラムパルス対が印加される中にプログラムサスペンド信号ＳＳＰＤが印加される。サスペンド信号ＳＳＰＤは、第１単位プログラムブロック書き込み区間が終わると、すぐに読み出し動作を実行させてプログラム動作が終了するように制御する。
プログラム動作がサスペンドされる間、カウント信号ＣＮＴの論理値は同一に維持される。読み出し動作が終われば、プログラム動作がレジュームされるようにレジューム信号ＲＥＳＭが印加される。プログラム動作がレジュームされると同時に、カウント信号ＣＮＴの値は増加し、第３及び第４プログラムパルス対が第２単位プログラムブロック区間の間に印加される。
以後、第３単位プログラムブロック書き込み区間において、第５及び第６プログラムパルス対が印加され、カウント信号ＣＮＴの値が再び増加する。そして、第４単位プログラムブロック書き込み区間において、第７及び第８プログラムパルス対が印加され、カウント信号ＣＮＴが増加する。最後に、第４単位プログラムブロック書き込み区間の以後にはプログラム動作の終了のためにプログラム終了信号ＰＧＭ＿ＦＩＮＩＳＨが印加される。
図１１Ｂは、プログラムサスペンド信号ＰＧＭ＿Ｓｕｓｐｅｎｄが第２単位プログラムブロック書き込み区間の間に印加され、読み出し動作が第２単位プログラムブロック書き込み区間と第３単位プログラムブロック書き込み区間との間で実行される点を除けば、図１１Ａと類似である。したがって、第２単位プログラムブロック書き込み区間は第１単位プログラムブロック書き込み区間の次に連続して行われ、第４単位プログラムブロック書き込み区間は第３単位プログラムブロック書き込み区間の次に連続して行われる。
図１２は、図１０のＰＲＡＭ１００に含まれるメモリブロック１１１、ビットライン選択回路１３０、書き込みドライバ回路１４０の実施形態を示す図である。
図１２を参照すると、メモリブロック１１１は、１つのワードラインＷＬと複数のビットラインＢＬ１〜ＢＬ１６のそれぞれに接続される複数のダイオードタイプの相変化メモリセルＭＣ１〜ＭＣ１６を含む。
ビットライン選択回路１３０は、複数のビットラインＢＬ１〜ＢＬ１６の夫々に接続される複数のビットライン選択トランジスタＴ１〜Ｔ１６及び複数のデータラインＤＬ１〜ＤＬ１６を含む。ビットライン選択トランジスタＴ１〜Ｔ１６は、メモリブロック１１１の書き込みドライバ１４０に書き込み電流を供給するためにビットライン選択信号Ｙ１〜Ｙ１６のそれぞれによってスイッチングされる。
書き込みドライバ回路１４０は、データラインＤＬ１〜ＤＬ１６に夫々接続される複数の書き込みドライバＷＤ１〜ＷＤ１６を含み、データ入力信号ＤＩ１〜ＤＩ１６の夫々に応答してデータラインＤＬ１〜ＤＬ１６の夫々に書き込み電流を供給するように調整される。
図１３は、図１２に示した書き込みドライバＷＤ１の実施形態を示す回路図である。図１３によると、書き込みドライバＷＤ１は、パルス選択回路２１０、電流制御回路２２０、電流ドライバ回路２３０で構成される。
パルス選択回路２１０は、データ入力信号ＤＩ１の論理ロジックレベルに応答してリセットパルスＰ＿ＲＳＴ１またはセットパルスＰ＿ＳＥＴ１のうちのいずれか１つを出力する。パルス選択回路２１０は電流制御回路２２０にリセットパルスＰ＿ＲＳＴ１またはセットパルスＰ＿ＳＥＴ１を選択的に印加することで、選択されたメモリセルに論理０または論理１を書き込む。
電流制御回路２２０は、プログラムパルス区間の間、リセットパルスＰ＿ＲＳＴ１またはセットパルスＰ＿ＳＥＴ１が印加された場合、バイアス電圧ＤＣ＿ＢＩＡＳが入力され、制御信号ＣＴＲＬＳを出力する。データ入力信号ＤＩ１が論理レベル‘１’を有する場合、 リセットパルスＰ＿ＲＳＴ１が印加されれば、制御信号ＣＴＲＬＳは第１電圧レベルを有する。データ入力信号ＤＩ１が論理レベル‘０’を有する場合、リセットパルスＰ＿ＲＳＴ１が印加されれば、制御信号ＣＴＲＬＳは第２電圧レベルを有する。
電流制御回路２２０は、リセットパルスＰ＿ＲＳＴ１またはセットパルスＰ＿ＳＥＴ１が印加される時、プログラムパルス区間の間、電流ドライバ回路２３０に対して供給された電流のレベルを制御するように動作する。リセットパルスＰ＿ＲＳＴ１が印加された場合、電流ドライバ回路２３０に対して供給された電流のレベルはセットパルスＰ＿ＳＥＴ１が印加された場合よりさらに大きい。
電流ドライバ回路２３０は、データラインＤＬ１を通じて相変化メモリセルをプログラムするために書き込み電流を出力する。
パルス選択回路２１０は、第１伝送ゲートＴＧ１、第２伝送ゲートＴＧ２、及び第１乃至第３インバータＩＮＶ１、ＩＮＶ２、及びＩＮＶ３で構成される。第１伝送ゲートＴＧ１はデータ入力信号ＤＩ１が論理‘０’を有する場合、リセットパルスＰ＿ＲＳＴ１を出力する。第２伝送ゲートＴＧ２はデータ入力信号ＤＩ１が論理‘０’を有する場合、セットパルスＰ＿ＳＥＴ１を出力する。
データ入力信号ＤＩ１は、パルス選択回路２１０から電流制御回路２２０まで出力する前に第２インバータＩＮＶ２と第３インバータＩＮＶ３を通過する。
第２インバータＩＮＶ２と第３インバータＩＮＶ３は、協働して、データ入力信号ＤＩ１のためのバッファとして動作する。第１インバータＩＮＶ１は、第１伝送ゲートＴＧ１と第２伝送ゲートＴＧ２の出力を反転し、電流ドライバ回路２３０に対して、その反転した信号を出力する。
電流制御回路２２０は、第１レベルトランジスタＬＴＲ６、第１レベルコントローラＬＶＬＣ１、及び第２レベルコントローラＬＶＬＣ２、第１制御トランジスタＴＲ５、及び第２制御トランジスタＴＲ７で構成される。
第１レベルトランジスタＬＴＲ６のソースはソース電圧ＶＤＤに接続され、ゲートとドレインは互いに接続されたＰＭＯＳトランジスタで構成される。第１レベルコントローラＬＶＬＣ１は、バイアス電圧ＤＣ＿ＢＩＡＳに応答してターンオンされ、制御信号ＣＴＲＬＳのレベルを調節する。
第１レベルコントローラＬＶＬＣ１は、第１レベルトランジスタＬＴＲ６のドレインと第１制御トレンジストＴＲ５のドレインとの間に直列接続された第１レベルトランジスタＬＴＲ１と第２レベルトランジスタＬＴＲ２で構成される。バイアス電圧ＤＣ＿ＢＩＡＳは、第１レベルトランジスタＬＴＲ１と第２レベルトランジスタＬＴＲ２のゲートに印加される。
第２レベルコントローラＬＶＬＣ２は、パルス選択回路２１０からの出力であるデータ入力信号ＤＩ１の論理レベルに基いて、第１電圧レベルまたは第２電圧レベルとして生成される制御信号ＣＴＲＬＳを制御する。第２レベルコントローラＬＶＬＣ２は、第１レベルトランジスタＬＴＲ６のドレインと第１制御トランジスタＴＲ５のドレインとの間に直列で接続された第３レベルトランジスタＬＴＲ３と第４レベルトランジスタＬＴＲ４とを含む。
入力データ信号ＤＩ１は、第３レベルトランジスタＬＴＲ３と第４レベルトランジスタＬＴＲ４のゲートに印加される。第１乃至第４レベルトランジスタＬＴＲ６、ＬＴＲ２、ＬＴＲ３、及びＬＴＲ４はそれぞれＮＭＯＳトランジスタで構成される。
第１制御トランジスタＴＲ５は、リセットパルスＰ＿ＲＳＴ１またはセットパルスＰ＿ＳＥＴ１に応答して電流制御回路２２０を制御する。第１制御トランジスタＴＲ５は、第２レベルトランジスタＬＴＲ２のソースと第４レベルトランジスタＬＴＲ４のソースとに共通的に接続されたドレイン、グラウンドＶＳＳと接続されたソース、及びリセットパルスＰ＿ＲＳＴ１またはセットパルスＰ＿ＳＥＴ１が印加されるゲートを有する。第５レベルトランジスタＴＲ５はそれぞれＮＭＯＳトランジスタで構成される。
第２制御トランジスタＴＲ７は、リセットパルスＰ＿ＲＳＴ１またはセットパルスＰ＿ＳＥＴ１が印加されない場合には、その度毎に第１レベルトランジスタＬＴＲ６をターンオフさせ、第３電圧レベルを有する制御信号ＣＴＲＬＳを出力する。第２制御トランジスタＴＲ７は、電源ソース電圧ＶＤＤに接続されたソース、第１レベルトランジスタＬＴＲ６のドレインと接続されたドレイン、及びリセットパルスＰ＿ＲＳＴ１またはセットパルスＰ＿ＳＥＴ１が印加されるゲートを有する。第２制御トランジスタＴＲ７は、ＰＭＯＳトランジスタで構成される。
電流ドライバ回路２３０は、プルアップトランジスタＰＵＴＲとプルダウントランジスタＰＤＴＲとを含む。プルアップ抵抗ＰＵＴＲは、電源ソース電圧ＶＤＤと接続されたソース、第１ノードＮ１に接続されたドレイン、及び制御信号ＣＴＲＬＳが印加されるゲートを有する。
プルダウントランジスタＰＤＴＲは、第１ノードＮ１に接続されたドレイン、グラウンドＶＳＳに接続されたソース、及びリセットパルスＰ＿ＲＳＴ１またはセットパルスＰ＿ＳＥＴ１がインバーティングされて印加されるゲートを有する。
プログラムパルス区間の間にリセットパルスＰ＿ＲＳＴ１またはセットパルスＰ＿ＳＥＴ１が印加されると、プルダウントランジスタＰＤＴＲはターンオフされ、プルアップトランジスタＰＵＴＲはターンオンされる。プルアップトランジスタＰＵＴＲがターンオンされる程度は制御信号ＣＴＲＬＳの電圧レベルによって制御される。そして、書き込み電流の量は、制御信号ＣＴＲＬＳの電圧レベルによってデータラインＤＬを通じて位相変化メモリアレイに適用される。
プルアップトランジスタＰＵＴＲはターンオフされ、プルダウントランジスタはリセットパルスＰ＿ＲＳＴ１またはセットパルスＰ＿ＳＥＴ１が印加されない場合には、その度毎にターンオンされる。結果的に、第１ノードＮ１はグラウンドＶＳＳと接続され、放電する。
第１レベルコントローラＬＶＬＣ１は、バイアス電圧ＤＣ＿ＢＩＡＳに応答してターンオンされる。入力データ信号ＤＩ１が論理レベル‘０’を有する時、セットパルスＰ＿ＳＥＴ１は、第１制御トランジスタＴＲ５と電流制御回路２２０の第２制御トランジスタＴＲ７に印加される。セットパルスＰ＿ＳＥＴ１が印加される間に、第１制御トランジスタＴＲ５はターンオンされ、第２制御トランジスタＴＲ７はターンオフされ、第１レベルトランジスタＬＴＲ６はターンオンされる。
第３、第４レベルトランジスタＬＴＲ３、ＬＴＲ４は、入力データ信号ＤＩ１が論理レベル‘０’を有する時にターンオフされる。第１制御トランジスタＴＲ５、第１トランジスタＬＴＲ３、及び第２レベルトランジスタＬＴＲ４はターンオンされると、制御信号ＣＴＲＬＳは、プルダウントランジスタＰＵＴＲをターンオンするための第１電圧レベル（すなわち、ロー電圧レベル）を生成する。
セットパルスＰ＿ＳＥＴ１が印加されれば、プルアップトランジスタＰＵＴＲはターンオンされ、プルダウントランジスタＰＤＴＲはターンオフされる。セットパルスＰ＿ＳＥＴ１が印加されない場合は、第２制御トランジスタＴＲ７はターンオンされ、制御信号ＣＴＲＬＳは第２電圧レベルを生成する（すなわちハイ電圧レベル）。結果的に、プルアップトランジスタＰＵＴＲはターンオフされ、プルダウントランジスタＰＤＴＲはターンオンされる。これによって、第１ノードＮ１はグラウンドＶＳＳに放電する。入力データ信号ＤＩ１が論理レベル‘１’を有する場合、リセットパルスＰ＿ＲＳＴ１は印加され、第１制御トランジスタＴＲ５と電流制御回路２２０の第２制御トランジスタＴＲ７に印加される。リセットパルスＰ＿ＲＳＴ１が印加される間、第１制御トランジスタＴＲ５はターンオンされ、第２制御トランジスタＴＲ７はターンオフされ、第１レベルトランジスタＬＴＲ６はターンオンされる。
第２レベルコントローラＬＶＬＣ２の第３及び第４レベルトランジスタＬＴＲ３、ＬＴＲ４は、入力データ信号ＤＩ１が１である時にターンオンされる。第１制御トランジスタＣＲＴ１と第１乃至第４レベルトランジスタＬＴＲ６、ＬＴＲ２、ＬＴＲ３、ＬＴＲ４はターンオンされる。制御信号ＣＴＲＬＳは、プルアップトランジスタＰＵＴＲをターンオンするために第２電圧レベルになる。第２電圧レベルは、セット信号Ｐ＿ＳＥＴ１が印加される時に発生する第１電圧レベルより低いことがある。
したがって、入力データ信号ＤＩ１が論理レベル１を有する時、リセットパルス制御信号ＣＴＲＬＳは第２電圧レベルと同一になる、結果的に、制御信号ＣＴＲＬＳのレベルはさらに減少し、プルアップトランジスタＰＵＴＲは第１及び第２レベルトランジスタＬＴＲ６、ＬＴＲ２のみがターンオンされる場合よりも強くターンオンされる、結果的に、書き込み電流のレベルはセットパルスＰ＿ＳＥＴ１が印加される場合よりもリセットパルスＰ＿ＲＳＴ１が印加される場合により大きくなる。
このように、入力データ信号ＤＩ１が論理レベル１の値を有する場合、リセットパルスＰ＿ＲＳＴ１は電流制御回路２２０に印加され、データラインＤＬ１を通じて流れる書き込み電流のレベルは、セットパルスＰ＿ＳＥＴ１が電流制御回路２２０に印加される場合により大きくなる。
セットパルスＰ＿ＳＥＴ１またはリセットパルスＰ＿ＲＳＴ１が印加されない場合、第２制御トランジスタＴＲ７はターンオンされ、制御信号ＣＴＲＬＳがプルアップトランジスタＰＵＴＲをターンオフさせるハイレベル値を有する第３電圧レベルで発生される。結果的に、第１ノードＮ１はプルダウントランジスタＰＤＴＲを通じて接地電圧ＶＳＳに放電する。
図１４は、図１０に示した感知増幅器１５０を示す回路図である。図１４の感知増幅器１５０は、感知部３１０、ラッチ部３２０、及びダミーラッチ部３３０を含む。望ましくは、少なくとも感知増幅器１５０の感知部は、内部電力供給電圧ＶＣＣより大きいブースト電圧ＶＳＡにより駆動される。
感知部３１０は、感知回路３１１及び等化回路（ｅｑｕａｌｉｚｅｒ ｃｉｒｃｕｉｔ）３１２を含む。感知部３１０は、図５のように、ブーストされた電圧ＶＳＡ及び接地電圧の間に接続されたＰタイプのトランジスタＰ１〜Ｐ３とＮタイプのトランジスタＮ１〜Ｎ５とを含む。感知ノード（Ｓｅｎｓｉｎｇ Ｎｏｄｅ）ＮＳＡは、トランジスタＮ１のゲートに接続され、読み出し基準電圧Ｖｒｅｆは、トランジスタＮ２のゲートに接続される。等化回路３１２は、図示のように、感知回路ノードＮａ、Ｎｂに接続され、制御信号ＮＰＳＡはトランジスタＰ３、Ｎ３、Ｎ４及びＮ５のゲートに印加される。
ラッチ部３２０は、インバータ回路（Ｉｎｖｅｒｔｅｒ ｃｉｒｃｕｉｔ）３２１及びラッチ回路３２２を含む。図１４に示したように、インバータ回路３２１は、感知部３１０の感知回路ノードに接続され、ＰタイプのトランジスタＰ６、Ｐ７、ＮタイプのトランジスタＮ６、Ｎ７、及びインバータＩＮ１を含む。この例において、ラッチ部３２０は、内部電力供給電圧ＶＣＣで駆動される。また、インバータ回路３２１において、制御信号ＰＭＵＸがインバータＩＮ１の入力及びトランジスタＮ７のゲートに印加される。
ダミーラッチ部（ｄｕｍｍｙ ｌａｔｃｈ ｐｏｒｔｉｏｎ）３３０は、ＶＣＣによって駆動され、ＮタイプのトランジスタＮ８及びＰタイプのトランジスタＰ８を含む。これらのそれぞれのトランジスタは、感知回路ノードＮｂに接続されるゲートを有する。
図１４の感知増幅器１５０の動作を図１５を参照しながら説明する。図１４及び図１５を参照すると、時間区間Ｔ１の間に、制御信号ｎＰＳＡの電圧はＶＳＡにブースト（ｂｏｏｓｔ）される。したがって、感知回路３１１はディセーブルされ、等化回路３１２は感知回路ノードＮａ、Ｎｂを接地電圧０Ｖにする。制御信号ＰＭＵＸは、ロー（ｌｏｗ、０Ｖ）であり、その結果、インバータ回路３２１をディセーブルする。感知増幅器１５０の出力Ｄ０は不変である。
続いて、時間区間Ｔ２ａにおいて、感知ノードＮＳＡの電圧は、読み出しメモリセルが'リセット'状態であるか、または'セット'状態であるかによってＶＳＡで維持されるか、または約１Ｖに減少する。
次に、時間区間Ｔ２ｂにおいて、制御信号ＮＰＳＡの電圧は０Ｖになる。感知回路３１１は動作し、等化回路３１２はディーセルされる。感知ノードＮＳＡ電圧（約１Ｖ）が基準電圧Ｖｒｅｆより低いセット状態で、感知回路ノードＮａはＶＳＡになる。感知ノードＮＳＡ電圧ＶＳＡが基準電圧Ｖｒｅｆより高いリセット状態で、感知回路ノードＮａは０Ｖになる。
区間Ｔ２ｃにおいて、インバータ回路３２１を可動させるために制御信号ＰＭＵＸはＶＣＣになる。インバータ回路３２１は電圧（高電圧）ＶＳＡまたは内部感知回路ノードＮａの０Ｖ（低電圧）を反転（Ｉｎｖｅｒｔ）し、出力データＤ０をフリップ（ｆｌｉｐ）または維持するかによってラッチ回路３２２を駆動する。
最後に、時間区間Ｔ３において、ｎＰＳＡの電圧は、感知回路３１１をディセーブルして、等化回路３１２をイネーブルするためにブースト電圧ＶＳＡに戻る。制御信号ＰＭＵＸはロー０Ｖに戻ることで、インバータ回路３２１をディセーブルする。
本発明の好適な実施形態のＰＲＡＭ装置は、例えば、様々な種類のマイクロプロセッサにより稼動される装置の不揮発性メモリなどとして用いることができる。図１６は、上述したＰＲＡＭ装置１００を含むシステムの概念ブロック図である。ＰＲＡＭ装置１００は、システムのＲＡＭもしくはシステムのマスストレージメモリ装置として、または双方として機能しうる。図示したように、ＰＲＡＭ装置１００は、１つ以上のデータバス（ｄａｔａ ｂｕｓｅｓ）Ｌ３を通じてマイクロプロセッサ５００に接続される。マイクロプロセッサ５００は、１つ以上のデータバスＬ２とＩ／Ｏインターフェース６００とでデータを交換する。そして、Ｉ／Ｏインターフェース６００は、入/出力データラインＬ１を通じてデータを入出力する。その例において、入／出力データラインＬ１は、コンピュータ周辺バス、高速デジタルコミュニケーション送信ライン、またはアンテナシステムに接続されることができる。電源分配システムＬ４は、電源供給源４００から電源をＰＲＡＭ装置１００、マイクロプロセッサ５００及びＩ／Ｏインターフェース６００に供給する。
図１６のシステムは、携帯用または非携帯用器機で用いることができる。携帯用器機の場合、電源供給源４００は一般的に１つ以上のバッテリーセルを含む。ＰＲＡＭ装置のような相変化メモリ素子の不揮発性メモリ特性は、特に、バッテリーに電源を供給する装置に適している。多様な携帯用器機の例では、ノートブックコンピュータ、デジタルカメラ、個人デジタル補助器機ＰＤＡ、及び携帯電話、携帯用電子メール器機及び携帯用ゲーム器機などのような携帯用通信器機などを含む。多様な非携帯用器機の例では、デスクトップコンピュータ、ネットワークサーバー、及び一般的に固定された商業用または住居用電源システム（ＡＣ電源システムなど）で駆動される他のコンピュータ装置を含む。
当業者は請求項に限定された本発明の範囲から逸脱せずに、実施例において、形態と詳細事項を様々に変形することができるということを理解することができるであろう。
セット状態の相変化メモリセルを簡略に示す図である。 リセット状態の相変化メモリセルを簡略に示す図である。 ＭＯＳタイプの相変化メモリセルの回路図である。 ダイオードタイプの相変化メモリセルの回路図である。 プログラム動作のうちの相変化メモリセルの温度特性を示すグラフである。 相変化メモリセルの抵抗特性を示すグラフである。 相変化メモリセルの書き込み回路と読み出し回路とを示す回路図である。 ＲＷＷメモリ装置のメモリセルアレイを簡略に示す図である。 フラッシュメモリセルのサスペンド−読み出し動作を説明するための波形タイミング図である。 本発明の実施形態による相変化メモリセルのプログラム−サスペンド−読み出し動作を説明するための波形タイミング図である。 本発明の実施形態によるＰＲＡＭ装置のブロック図である。 図１０に示したＰＲＡＭのプログラム−サスペンド−読み出し動作を説明するための波形タイミング図である。 図１０に示したＰＲＡＭのプログラム−サスペンド−読み出し動作を説明するための波形タイミング図である。 図１０に示したＰＲＡＭのメモリブロック、ビットライン選択回路及び書き込みドライバを示す回路図である。 図１０に示したＰＲＡＭの書き込み駆動器を示す回路図である。 図１０に示したＰＲＡＭの感知増幅器回路を示す回路図である。 図１４に示した感知増幅器の動作を説明するための波形タイミング図である。 本発明の実施形態によるＰＲＡＭ装置を具備したシステムのブロック図である。

Claims (42)

  1. 相変化メモリ装置の動作方法において、
    プログラム動作要求に応答してＮ個の単位プログラムブロックを含む書き込みデータブロックをプログラムする段階と、
    読み出し動作要求に応答してＭ（ＭはＮより小さい）個の単位プログラムブロックをプログラムした後に前記プログラムの動作をサスペンドする段階と、
    前記要求された読み出し動作を行う段階と、
    前記書き込みデータブロックのプログラミングをレジュームし、（Ｎ−Ｍ）個の残りの単位プログラムブロックをプログラムする段階とを含むことを特徴とする動作方法。
  2. Ｎ個の単位プログラムブロックは、それぞれ、Ｑ個のメモリセルを含み、該当する単位プログラムブロック書き込み区間の間にプログラムされ、
    プログラム動作のサスペンディングは、Ｍ番目の単位プログラムブロック書き込み区間の間に、前記読み出し動作要求が入力された後に、Ｍ番目の単位プログラムブロックにあるすべてのＱ個のメモリセルをプログラムすることを特徴とする請求項１に記載の動作方法。
  3. 前記Ｑ個は２または４であることを特徴とする請求項２に記載の動作方法。
  4. 前記相変化メモリ装置は制御ユニットを含み、
    前記動作方法は、前記制御ユニットの動作により、
    前記プログラム動作要求に応答して開始信号を発生する段階と、
    前記読み出し動作要求に応答してサスペンド信号を発生する段階と、
    前記読み出し動作を終了する時にレジューム信号を発生する段階と、
    Ｎ個の単位プログラムブロックのすべてをプログラムする時、終了信号を発生する段階とを含むことを特徴とする請求項２に記載の動作方法。
  5. 前記相変化メモリ装置はカウンタを含み、
    前記動作方法は
    前記開始信号に応答して前記カウンタによって出力されるカウンタ信号を初期化する段階と、
    前記サスペンド信号に応答して前記カウンタ信号をサスペンドする段階と、
    前記レジューム信号に応答して前記カウンタ信号をレジュームする段階と、
    前記Ｎ番目の単位プログラムブロックをプログラムした後に前記カウンタ信号をリセットする段階とを含み、
    前記カウンタ信号は、複数のカウント値を含み、各カウント値は、Ｎ個の単位プログラムブロックに対する単位プログラムブロック書き込み動作に対応する、
    ことを特徴とする請求項１に記載の動作方法。
  6. 前記相変化メモリ装置は書き込みドライバを含み、前記書き込みドライバは、プログラムパルス発生器によって提供されたプログラムパルスに応答して、前記書き込みデータブロックと係わるデータビットを格納しているメモリセルをプログラムし、
    前記書き込みデータブロックをプログラムする段階は、プログラムパルスに応答して書き込み電流をＱ個のメモリセルに印加することで、Ｎ個の単位プログラムブロックを順次にプログラムすることを特徴とする請求項２に記載の動作方法。
  7. 前記Ｍ個の単位プログラムブロックのプログラム後に、前記プログラム動作をサスペンドする段階は、前記要求された読み出し動作の実行によって前記カウンタ信号がレジュームされるまで前記Ｍ番目の単位プログラムブロックと係わるプログラムパルスを提供した後に前記プログラムパルスをサスペンドすることを特徴とする請求項６に記載の動作方法。
  8. 前記書き込みデータブロックのプログラムをレジュームする段階は、（Ｍ＋１）個の単位プログラムブロックと係わるプログラムパルスを提供する段階を含むことを特徴とする請求項６に記載の動作方法。
  9. 前記相変化メモリ装置は、アドレスデコーダ及びビットライン選択回路を含み、ビットライン選択回路は、前記書き込みデータブロックを含むメモリセルアレイに接続され、
    前記書き込みデータブロックをプログラムする段階は、
    前記アドレスデコーダの動作によって、前記書き込みデータブロックに接続されたワードラインを選択するために前記書き込みデータブロックのアドレスをデコーディングする段階と、
    複数のビットライン選択信号を発生することで、前記デコードされたアドレスに基いた書き込みデータブロックに該当するビットラインを選択する段階とを含むことを特徴とする請求項１に記載の動作方法。
  10. 前記相変化メモリ装置は書き込みドライバをさらに含み、
    前記書き込みデータブロックをプログラムする段階は、
    複数のデータ入力信号を前記書き込みドライバに提供する段階と、
    前記書き込みドライバの動作によって、書き込み電流を前記複数のデータ入力信号のそれぞれの論理レベルに基づく前記選択されたビットラインに印加する段階とを含むことを特徴とする請求項１に記載の動作方法。
  11. 前記書き込み電流を前記選択されたビットラインに印加する段階は、
    Ｎ個の単位プログラムブロックのそれぞれについて、対応する単位プログラムブロック書き込み区間の間に複数のプログラムパルスを前記書き込みドライバに印加する段階と、
    前記複数のプログラムパルスに応答して、書き込み電流を前記選択されたビットラインに印加する段階とを含むことを特徴とする請求項１０に記載の動作方法。
  12. 前記プログラムパルスはセットパルス及びリセットパルスを含むことを特徴とする請求項１１に記載の動作方法。
  13. 各単位プログラムブロック書き込み区間は、複数のプログラムパルス区間を含み、
    前記動作方法は、それぞれのプログラムパルス区間の間に１つ以上のプログラムパルスを前記書き込みドライバに印加することで複数のメモリセルを同時にプログラムすることを特徴とする請求項１１に記載の動作方法。
  14. 前記書き込みドライバは、
    プログラムパルスが入力され、データ入力信号の論理レベルに応答してリセットパルスまたはセットパルスを出力するパルス選択回路と、
    バイアス電圧が入力され、データ入力信号の論理レベルに基いた電圧レベルを有する制御信号を出力する電流制御回路と、
    前記制御信号の電圧レベルに基いたレベルを有する書き込み電流を出力する電流駆動回路とを含むことを特徴とする請求項１１に記載の動作方法。
  15. 前記書き込みデータブロックは複数のダイオードタイプのメモリセルを含むことを特徴とする請求項１に記載の動作方法。
  16. 前記書き込みデータブロックは複数のＭＯＳタイプのメモリセルを含むことを特徴とする請求項１に記載の動作方法。
  17. 前記相変化メモリ装置は、感知増幅器、アドレスデコーダ、及びビットライン選択回路をさらに含み、
    前記要求された読み出し動作を行う段階は、
    読み出しデータブロックのアドレスをデコーディングすることで、前記読み出しデータブロックに接続されたワードラインを選択し、前記デコードされたアドレスに基いた複数のビットライン選択信号を発生する段階と、
    前記感知増幅器の動作によって、前記読み出しデータブロック内のメモリセルの論理状態を感知する段階とを含むことを特徴とする請求項１に記載の動作方法。
  18. 前記相変化メモリ装置は、マイクロプロセッサのためのランダムアクセスメモリまたはマスストレージメモリとして機能することを特徴とする請求項１に記載の動作方法。
  19. 前記書き込みデータブロックは、前記マイクロプロセッサによって発生されたプログラムコマンドに応答してプログラムされることを特徴とする請求項１８に記載の動作方法。
  20. 前記相変化メモリ装置は、
    前記読み出し動作の間に読み出しデータブロックに格納されたデータの値を感知する感知増幅器と、
    前記書き込みデータブロックをプログラムするための書き込み電流を提供する書き込みドライバとを含み、
    前記書き込みドライバ及び前記感知増幅器はデータラインを経由して前記書き込みデータブロック及び前記読み出しデータブロックを具備するメモリセルアレイに接続され、
    前記動作方法は、
    前記読み出し動作の間にデータラインを経由して前記読み出しデータブロックに格納されたデータを前記感知増幅器に伝達する段階と、
    前記書き込みデータブロックをプログラムする間にデータラインを経由して前記書き込み電流を前記書き込みデータブロックに提供する段階とを含むことを特徴とする請求項１に記載の動作方法。
  21. 相変化メモリ装置のプログラム動作を行う方法において、
    カウンタ信号により発生された一連のプログラムパルスに応答して、単位プログラムブロック単位で単位プログラムブロックにあるメモリセルをプログラムする段階を含み、
    前記カウンタ信号は読み出し動作要求によりサスペンドされ、前記要求された読み出し動作の完了時にレジュームされることを特徴とするプログラム実行方法。
  22. 単位プログラムブロック大きさは対応するユニットプログラム書き込み期間の間に書き込み電流が入力されるメモリセルの数と係わることを特徴とする請求項２１に記載のプログラム実行方法。
  23. 前記相変化メモリ装置は制御ユニットを含み、
    前記プログラム実行方法は、
    前記制御ユニットから前記カウンタに開始信号を印加することで、前記カウンタ信号を初期化する段階と、
    前記読み出し動作要求に応答して前記制御ユニットから前記カウンタにサスペンド信号を印加することで、前記カウンタ信号をサスペンドする段階と、
    前記制御ユニットから前記カウンタにレジューム信号を印加することで、前記メモリセルのプログラムをレジュームする段階と、
    前記制御ユニットから前記カウンタに終了信号を印加することで、メモリセルのプログラムを終了する段階とを含むことを特徴とする請求項２１に記載のプログラム実行方法。
  24. 前記相変化メモリ装置はプログラムパルス発生器及び書き込みドライバを含み、
    前記プログラム実行方法は、
    前記プログラムパルス発生器の動作によって、前記カウンタ信号に応答して前記プログラムパルスを前記書き込みドライバに印加する段階と、
    前記書き込みドライバの動作によって、前記プログラムパルスに応答して書き込み電流を選択されたメモリセルに印加する段階とを含むことを特徴とする請求項２１に記載のプログラム実行方法。
  25. 前記プログラムパルスを前記書き込みドライバに印加する段階は、単位プログラムブロック書き込み区間内のプログラムパルス区間の間に、前記書き込みドライバにリセットパルス及びセットパルスを同時に印加することを特徴とする請求項２４に記載のプログラム実行方法。
  26. それぞれの単位プログラムブロックは、対応する単位プログラムブロック書き込み区間の間にプログラムされ、前記カウンタ信号は、単位プログラムブロック書き込み区間の終了時にサスペンドされ、前記単位プログラムブロック書き込み区間の間に前記カウンタ信号を発生するカウンタにサスペンド信号が入力されることを特徴とする請求項２１に記載のプログラム実行方法。
  27. 相変化メモリ装置において、
    書き込み電流によりプログラムされる複数のメモリセルを含むメモリセルアレイと、
    書き込み電流を発生し、一連のプログラムパルスに応答して前記書き込み電流を前記複数のメモリセルの中の選択されたセルに印加する書き込みドライバと、
    カウンタ信号に応答して前記一連のプログラムパルスを発生するプログラムパルス発生器と、
    プログラム動作の間に前記カウンタ信号を提供し、前記プログラム動作をインタラプトする読み出し動作の間に前記カウンタ信号の提供をサスペンドし、前記読み出し動作のインタラプト終了の時に前記カウンタ信号の提供をレジュームするカウンタとを含むことを特徴とする相変化メモリ装置。
  28. プログラム動作と係わるプログラム動作要求に応答して開始信号を発生し、インタラプト読み出し動作と係わる読み出し動作要求に応答してサスペンド信号を発生し、インタラプト読み出し動作の終了時にレジューム信号を発生し、プログラム動作終了時に終了信号を発生する制御ユニットをさらに含み、
    前記カウンタは、前記開始信号に応答して前記カウンタ信号を初期化し、前記サスペンド信号に応答して前記カウンタ信号をサスペンドし、前記レジューム信号に応答して前記カウンタ信号をレジュームし、前記カウンタ信号をリセットすることを特徴とする請求項２７に記載の相変化メモリ装置。
  29. 前記メモリセルアレイは、個別的にアクセスすることができるメモリバンクで分割され、前記インタラプト読み出し動作は、前記プログラム動作によりアクセスされる１つのメモリバンクに係ることを特徴とする請求項２７に記載の相変化メモリ装置。
  30. 感知ノードを通じてメモリセルアレイ内のメモリセルブロックに格納されたデータの論理レベルを感知する感知増幅器をさらに含み、前記感知ノードは前記書き込みドライバから書き込み電流を出力するために用いられるデータラインに接続されることを特徴とする請求項２７に記載の相変化メモリ装置。
  31. 前記メモリセルはダイオードタイプのメモリセルであることを特徴とする請求項２７に記載の相変化メモリ装置。
  32. 前記メモリセルはＭＯＳタイプのメモリセルであることを特徴とする請求項２７に記載の相変化メモリ装置。
  33. メモリセルアレイ内の書き込みデータブロックのアドレスをデコードするアドレスデコーダと、
    前記アドレスデコーダから複数のビットライン選択信号が入力され、前記書き込みデータブロックに接続されたビットラインを選択するためのビットライン選択回路を含むことを特徴とする請求項２８に記載の相変化メモリ装置。
  34. 前記書き込みドライバは前記一連のプログラムパルスに応答して前記選択されたビットラインを通じて前記書き込みデータブロック内のメモリセルに前記書き込み電流を提供することを特徴とする請求項３３に記載の相変化メモリ装置。
  35. システムにおいて、
    Ｉ／Ｏ回路から入力データを受けて不揮発性メモリシステムに入力データを格納するマイクロプロセッサを含み、
    前記メモリシステムは、
    書き込み電流によってプログラムされる複数の相変化メモリセルを含むメモリセルアレイと、
    読み出し電流を生成し、一連のプログラムパルスに応答して選択されたメモリセルに読み出し電流を印加する書き込みドライバと、
    カウンタ信号に応答して一連のプログラムパルスを発生するプログラムパルス発生器と、
    プログラム動作の間にカウンタ信号を提供し、前記プログラム動作をインタラプトする読み出し動作の間に前記カウンタ信号の提供をサスペンドし、インタラプト読み出し動作の終了時に前記カウンタ信号の提供をレジュームするカウンタとを含むことを特徴とするシステム。
  36. 前記メモリシステムは、前記プログラム動作と係わるプログラム動作要求に応答して開始信号を発生し、前記インタラプト読み出し動作と係わる読み出し動作要求に応答してサスペンド信号を発生し、前記インタラプト読み出し動作の終了時にレジューム信号を発生し、前記プログラム動作の終了時に終了信号を発生する制御ユニットをさらに含み、
    前記カウンタは、前記開始信号に応答して前記カウンタ信号を初期化し、前記サスペンド信号に応答して前記カウンタ信号をサスペンドし、前記レジューム信号に応答して前記カウンタ信号をレジュームし、前記カウンタ信号をリセットすることを特徴とする請求項３５に記載のシステム。
  37. 前記メモリセルアレイは、個別的にアクセスすることができるメモリバンクで分割され、前記インタラプト読み出し動作は、前記プログラム動作によってアクセスされる１つのメモリバンクに係ることを特徴とする請求項３５に記載のシステム。
  38. 感知ノードを通じてメモリセルアレイ内のメモリセルブロックに格納されたデータの論理レベルを感知する感知増幅器をさらに含み、前記感知ノードは前記書き込みドライバから書き込み電流を出力するために用いられるデータラインに接続されることを特徴とする請求項３５に記載のシステム。
  39. 前記メモリセルはダイオードタイプのメモリセルであることを特徴とする請求項３５に記載のシステム。
  40. 前記メモリセルはＭＯＳタイプのメモリセルであることを特徴とする請求項３５に記載のシステム。
  41. メモリセルアレイ内の書き込みデータブロックのアドレスをデコードするアドレスデコーダと、
    前記アドレスデコーダから複数のビットライン選択信号が入力され、前記書き込みデータブロックに接続されたビットラインを選択するためのビットライン選択回路とを含むことを特徴とする請求項３６に記載のシステム。
  42. 前記書き込みドライバは、前記一連のプログラムパルスに応答して、前記選択されたビットラインを通じて前記書き込みデータブロック内のメモリセルに前記書き込み電流を提供することを特徴とする請求項４１に記載のシステム。
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