CN1790540A - 存储器和半导体设备 - Google Patents
存储器和半导体设备 Download PDFInfo
- Publication number
- CN1790540A CN1790540A CNA2005101201352A CN200510120135A CN1790540A CN 1790540 A CN1790540 A CN 1790540A CN A2005101201352 A CNA2005101201352 A CN A2005101201352A CN 200510120135 A CN200510120135 A CN 200510120135A CN 1790540 A CN1790540 A CN 1790540A
- Authority
- CN
- China
- Prior art keywords
- memory element
- level
- electric signal
- resistance
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000001514 detection method Methods 0.000 claims abstract description 14
- 239000011159 matrix material Substances 0.000 claims abstract description 14
- 238000009825 accumulation Methods 0.000 claims description 10
- 238000006243 chemical reaction Methods 0.000 claims 4
- 238000000034 method Methods 0.000 description 22
- 238000009413 insulation Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 239000010408 film Substances 0.000 description 9
- 239000010416 ion conductor Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 238000012795 verification Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000012545 processing Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000002178 crystalline material Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 150000002910 rare earth metals Chemical class 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000006104 solid solution Substances 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0064—Verifying circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
- G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
一种存储器包括:以矩阵形式排列的存储元件,每个存储元件具有下述特性,当将电平等于或者高于第一阈值信号的电平的电信号施加给存储元件时,其电阻从高值变为低值,以及当将电平等于或者高于第二阈值信号的电平的电信号施加给存储元件时,其电阻从低值变为高值,所述第一和第二阈值信号的极性彼此不同;电路,用于施加电信号给存储元件;以及检测单元,每个用于测量从开始施加电信号时起流过对应存储元件的电流或者施加给对应存储元件的电压,以便检测电阻是高还是低。
Description
技术领域
本发明涉及存储器和半导体设备,并特别涉及一种在写序列或者擦除序列期间检测每个存储元件的状态以减少写入或者擦除所必需的时间的存储器和半导体设备。
背景技术
在诸如计算机的信息仪器中,高速和高密度动态随机存取存储器(DRAM)被广泛用作随机存取存储器。
DRAM是易失性的,即当断电时其丢失信息。因此,断电时不丢失信息的非易失性存储器更可取。
很有前途的非易失性存储器包括铁电体存储器(FeRAM)、磁存储器(MRAM)、相变存储器、和阻变存储器,诸如可编程金属化单元(programmablemetallization cell,PMC)或者电阻RAM(resistance RAM,RRAM)。
即使不供电时,这些存储器也能够将所写入的信息保持较长时间。由于上面的存储器是非易失性的,所以刷新是不必要的。据此,功耗可以被降低用于刷新的量。
此外,在非易失性存储器诸如PMC或RRAM中,用于存储和保持信息的存储层包含具有电阻依赖于所施加的电压或电流的特性的材料。此外,每个存储元件具有下述相对简单的结构,其中两个电极之间安排有存储层,并且在两个电极之间施加电流或电压。据此,每个存储元件易于小型化。
PMC被构造为使得包含预定金属的离子导电体被安排在两个电极之间并且两个电极中的任一个也包含与离子导电体中相同的金属。该结构具有下述属性,即当在两个电极之间施加电压时,离子导电体的电气特性诸如电阻或电容发生变化。PMC利用了上述属性。
PCT日本译文专利公开No.2002-536840(专利文献1)公开了一种PMC结构的示例。在该示例中,离子导电体包括氧属元素化物(chalcogenide)和金属的固溶体,例如无定形GeS或无定形GeSe,并且两个电极中的任一个包含银、铜或锌。
RRAM结构的示例公开在例如“Novel Colossal Magnetoresistive ThinFilm Nonvolatile Resistance Random Access Memory(RRAM)”,W.W.Zhuan etal.,Technical Digest“International Electron Devices Meeting”,2002,p.193(非专利文献1)中。在该示例中,将多晶PrCaMnO3的薄膜安排在两个电极之间并且将电压脉冲或者电流脉冲施加在两个电极之间,从而显著地改变用作记录层的薄膜的电阻。在记录(写)信息过程中所施加的电压脉冲的极性与在擦除信息过程中所施加的不同。
另一种RRAM结构的示例公开在例如“Reproducible Switching Effect inThin Oxide Films for Memory Applications”,A.Beck et al.,Applied PhysicsLetters,2000,Vol.77,pp.139-141(非专利文献2)中。在该示例中,将掺杂(doped)有少量Cr的单晶或者多晶SrZrO3的薄膜安排在两个电极之间并且提供电流以在电极之间流动,从而改变用作记录层的薄膜的电阻。
非专利文献2示出了记录层的I-V特性。记录或擦除的阈值电压是±0.5V。在该结构中,可以通过施加电压脉冲来记录和擦除信息。必要的脉冲电压是±1.1V并且必要的脉冲宽度是2ms。此外,可以执行高速记录和擦除。非专利文献2报告了使用100ns的电压脉冲宽度的操作。在这种情况下,必要的脉冲电压是±5V。
在FeRAM中,目前难于执行非破坏性的读取。不幸的是,由于执行了破坏性的读取,所以读取速度低。此外,FeRAM在读取或写入时具有有限次数的极性反转。这导致可重写次数的限制。
MRAM在记录时需要磁场。由于磁场是由提供到线路的电流产生的,所以大量电流是记录所必需的。
至于相变存储器,施加具有相同极性和不同电平的电压以记录数据。在相变存储器中,切换依赖于温度。不利的是,相变存储器对于环境温度的改变很敏感。
在专利文献1所公开的PMC中,无定形Ges或无定形GeSe的结晶温度约为200℃。如果使离子导电体结晶,则改变了属性。不幸的是,该材料在实际制造存储元件的步骤中,例如在形成CVD绝缘膜或者保护膜的步骤中,不能够抵抗高温。
非专利文献1和2中所公开的提出用于PRAM的存储层分别由晶体材料制成。据此,存在下述问题:约600℃的热处理是必要的。要生产每种所提出材料的单晶体非常困难。在使用每个材料的多晶体时,由于晶界的影响难于使存储元件小型化。
为了解决上述问题,例如,日本专利申请No.2004-22121(专利文献2)提出了一种包括存储单元的存储器。在该存储器中,每个存储单元包括存储元件和与该存储元件串联的用作负载的电路元件。该存储元件具有下述特性,使得电阻由于跨越存储元件施加等于或者高于阈值电压的电压而变化。存储元件的电阻和电路元件的电阻组合成存储单元的组合电阻。该存储器具有下述特性:当施加在存储元件与电路元件之间的电压等于或者高于阈值电压时,在存储元件的电阻从高值变到低值之后获得的组合电阻具有与电压电平无关的基本恒定值。根据所提出的存储器,可以实现稳定的记录并且减少记录所需的时间。
发明内容
假设用于将存储元件的电阻从高值变到低值的操作被定义为写入,而用于将存储元件的电阻从低值变到高值的操作被定义为擦除,以及用于确定存储元件是导电还是绝缘的操作被定义为读取。写操作之后的电阻依赖于脉冲电压的电平或者脉冲宽度。脉冲电压电平或者脉冲宽度的波动导致写操作之后的电阻的波动。为了确保写操作,有必要在写操作之后执行校验信息的描述的步骤。
例如,根据一种方案,在写操作之后,写入存储元件中的信息的描述被读出并且被校验。如果存储元件的电阻与期望的电阻不同,则必须重写信息以将该电阻校正为期望的值。
换言之,在写序列完成之后,启动读序列,并且将读取的数据与写入的数据进行比较以确定数据是否可以被正确写入。根据上述方案,单独执行写序列和读序列。因而,因为写操作包括校验步骤,所以必须执行两个序列。不利地,这导致记录需要较长的时间。例如,难于以高速重写数据。
擦除之后的电阻类似地依赖于脉冲电压的电平或者脉冲宽度。脉冲电压电平或者脉冲宽度的波动导致擦除操作之后的电阻的波动。为了确保擦除操作,有必要在擦除操作之后执行校验信息的描述的步骤。因而,与写操作类似,因为擦除操作包括校验步骤,所以必须执行两个序列。,这导致擦除需要较长的时间。
日本未经审查的专利申请公开No.2004-158143公开了一种用于阻变存储元件的高速校验机制的技术。根据该技术,将程序脉冲施加于存储单元,并且随后执行校验操作而不改变施加到对应字线的电压。实际上,写序列(程序脉冲的施加)和读序列(校验操作)是单独实现的。
考虑到上述缺点提出了本发明,并且本发明希望提供一种能够减少写入和擦除所需的时间的存储器和半导体设备。
根据本发明的实施例,提供了一种存储器,该存储器包括以矩阵形式排列的存储元件、电路和检测单元。每个存储元件具有下述特性,当将电平等于或者高于第一阈值信号的电平的电信号施加给存储元件时,该存储元件从第一状态变为第二状态,以及当将电平等于或者高于第二阈值信号的电平的电信号施加给存储元件时,该存储元件从第二状态变为第一状态,第一和第二阈值信号的极性彼此不同。该电路施加电信号到存储元件。每个检测单元测量从对应的电路开始向存储元件施加电信号时起流过对应存储元件的电流或者施加给存储元件的电压,以便检测该存储元件处于第一还是第二状态。
据此,在写序列或者擦除序列期间,可以由对应的检测单元来确定存储元件处于第一还是第二状态。
根据本发明的实施例,提供了一种存储器,该存储器包括以矩阵形式排列的存储元件、电路、和检测单元。每个存储元件具有下述特性,当将电平等于或者高于第一阈值信号的电平的电信号施加到存储元件时,存储元件的电阻从高值变为低值,以及当将电平等于或者高于第二阈值信号的电平的电信号施加到存储元件时,其电阻从低值变为高值,第一和第二阈值信号的极性彼此不同。该电路施加电信号到存储元件。每个检测单元测量从对应的电路开始向存储元件施加电信号时起流过对应存储元件的电流或者施加给存储元件的电压,以便检测存储元件的电阻是高还是低。
根据本发明实施例,提供了一种具有存储器的半导体设备,该存储器包括以矩阵形式排列的存储元件、电路、和检测单元。每个存储元件具有下述特性,当将电平等于或者高于第一阈值信号的电平的电信号施加到存储元件时,存储元件的电阻从高值变为低值,以及当将电平等于或者高于第二阈值信号的电平的电信号施加到存储元件时,其电阻从低值变为高值,第一和第二阈值信号的极性彼此不同。该电路施加电信号到存储元件。每个检测单元测量从对应的电路开始向存储元件施加电信号时起流过对应存储元件的电流或者施加到存储元件的电压,以便检测存储元件的电阻是高还是低。
据此,在写序列或擦除序列期间,可以由对应的检测单元来检测存储元件的电阻是高还是低。
根据基于本发明实施例的存储器和半导体设备,可以在写序列或者擦除序列期间检测存储元件是否变为期望状态。有利地,不需要曾经必要的、写序列或者擦除序列之后的读序列。这样,可以减少写操作所必需的时间和擦除操作所必需的时间。
附图说明
图1是示出了存储元件(1)的电流-电压特性的图;
图2A和2B是每个解释根据本发明实施例的在存储器中使用的存储单元的电路图;
图3是解释根据本发明实施例的存储器的电路图;
图4是解释根据本发明实施例的另一存储器的电路图;
图5是解释根据本发明实施例的另一存储器的电路图;
图6是解释根据本发明实施例的另一存储器的电路图;
图7A和7B是解释存储单元的写操作的示例的图;
图8A和8B是解释用于确定是否执行了写操作的其它方法中的第一方法的图;
图9是示出存储元件(2)的电流-电阻特性的图;
图10是解释第一方法的变形的图;
图11A和11B是解释用于确定是否执行了写操作的其它方法中的第二方法的图;以及
图12A和12B是解释存储单元的擦除操作的示例的图。
具体实施方式
下面将参考附图描述本发明的实施例以提供对本发明的理解。在下面的实施例中,阻变存储元件(下文中,称作存储元件)用在每个存储单元中,而存储器包括这样的存储单元。
图1是示出了根据本发明实施例的存储器中使用的存储元件(1)的电流-电压(I-V)特性的图。
具有图1所示的I-V特性的存储元件(1)包括例如下述存储元件,该存储元件包括第一和第二电极(例如下电极和上电极)以及安排在第一与第二电极之间的存储层,该存储层包括无定形薄膜,诸如稀土氧化膜。
在存储元件(1)的初始状态下,其电阻是大的(例如1MΩ或者更高),即电流难于通过其流动。当如图1所示施加了+1.1X[V](例如+0.5V)的电压或者更高的电压时,电流急剧增加并且电阻降低(到例如几KΩ)。然后,存储元件(1)呈现出欧姆特性并且与电压成正比的电流流过该存储元件。换言之,电阻指示恒定值。这之后,当电压返回到0V时,电阻被保持(在低值)。
在下面的描述中,上述操作将被称为写操作并且这样的状态将被称为导电。此时施加的电压将被称为写阈值电压。
将具有与写操作时相反极性的电压施加给存储元件(1)并增加所施加的电压。当将-1.1X[V](例如-0.5V)的电压施加给存储元件(1)时,流过其的电流急剧降低,即电阻快速增加。该电阻变到与初始状态下的电阻相等的高值(例如1MΩ或者更高)。这之后,即使电压返回到0V,电阻也被保持(在高值)。
在下面的描述中,上述操作将被称为擦除操作并且这样的状态将被称为绝缘。此时施加的电压将被称作擦除阈值电压。
如上所述,当将正或者负电压施加给存储元件(1)时,其电阻可以在几KΩ到近似1MΩ的范围内可逆地变化。当没有施加电压给存储元件(1)时,即当电压是0V时,可以获得导电状态和绝缘状态这两个状态。允许这些状态分别对应于数据“1”和数据“0”。这样,可以存储1比特的数据。
在图1中,所施加的电压在-2X到2X范围内。如果所施加的电压高于+2X V,则根据本发明实施例的存储器中所使用的存储元件(1)的电阻变化非常小。
图2A和2B是解释根据本发明实施例的存储器中所使用的存储单元的电路图。存储单元C包括存储元件(1)A和MOS晶体管T,该MOS晶体管T的一端串联到存储元件(1)A的一端。
将端电压V1施加给存储元件(1)A的另一端。将端电压V2施加给MOS晶体管T的另一端(例如,源极端)。将栅压Vgs施加给MOS晶体管T的栅极。
将端电压V1和V2施加给构成一个存储单元的存储元件(1)A和MOS晶体管T的相应端,从而在两端之间产生了电位差V(=|V2-V1|)。
通常,写操作时存储元件(1)的电阻优选地等于或者高于MOS晶体管的导通电阻。原因如下:当存储元件(1)的电阻在擦除操作的开始为低时,两端之间的电位差的大部分集中在MOS晶体管上,从而损失了功率。不利地,所施加的电压不能有效地用于改变存储元件(1)的电阻。另一方面,在写操作的开始,存储元件(1)的电阻足够高,电压的大部分被施加给存储元件(1)。上述问题不发生。
关于存储元件(1)的极性和MOS晶体管的极性,图2A和2B中所示的两种类型的存储单元配置是可能的。
在图2A和2B的每个中,存储元件(1)上的箭头表示极性。当沿箭头所示的方向施加电压时,存储元件(1)从绝缘状态变到导电状态,即执行写操作。
图3到6是解释应用本发明的存储器(存储阵列)的示例的电路图。每个存储阵列包括以矩阵形式排列的图2A或2B中所示的存储单元。根据存储元件(1)的极性、MOS晶体管的极性、以及存储元件(1)与MOS晶体管之间的排列关系,图3到6中所示的四种类型的存储阵列是可能的。
图3到6中的存储阵列以相同的方式工作。据此,作为示例将描述图3中的电路。
参考图3,存储器包括具有(m+1)行和(n+1)列的矩阵形式的存储单元。如图2A和2B所示,每个存储单元包括存储元件(1)和MOS晶体管,存储元件(1)的一端连接到MOS晶体管的一端(漏极)。
每个MOS晶体管T的栅极连接到字线W(W0到Wm)。MOS晶体管的另一端(源极)连接到源极线S(S0到Sm)。存储元件(1)的另一端连接到位线B(B0到Bn)。每个位线B连接到位译码器BD(BD0到BDn),其用作线B的电压控制电路。每个字线W连接到行译码器RD(RD0到RDm),其用作线W的电压控制电路。每个源极线S连接到源极译码器(SD0到SDm),其用作线S的电压控制电路。
每个位译码器BD(BD0到BDn)包括p型MOS晶体管s(s0到sn)、n型MOS晶体管t(t0到tn)、和读出放大器u(u0到un)。p型MOS晶体管s的一端连接到电源电压VDD(1.8V)。其另一端连接到对应的位线B。n型MOS晶体管t的一端连接到地电位。其另一端连接到对应的位线B。将写信号X施加给p型MOS晶体管s的栅极端和n型MOS晶体管t的栅极端中的每个。当写信号处于高电平(下文中,称之为H电平)时,p型MOS晶体管s截止而n型MOS晶体管t导通。当写信号X处于低电平(下文中,称之为L电平)时,p型MOS晶体管s导通而n型MOS晶体管t截止。每个读出放大器u连接到对应的位线B以便测量位线B的电位。
在具有上述配置的存储器中,可以下面的方式执行写操作和擦除操作。在写操作或者擦除之前,每个位线的电位等于每个源极线的电位,并且存储单元之间的电位差是0V。
写操作(参见图7A)
[1]为了将信息写到存储单元中,首先,对应的行译码器RD施加栅压Vgs给对应的字线W以导通存储单元中的MOS晶体管T的栅极。此外,对应的源极译码器SD施加地电位给对应的源极线S。
[2]随后,把要提供给对应的位译码器BD中的p型MOS晶体管s和n型MOS晶体管t的每个的栅极端的写信号X设置为L电平以导通P型MOS晶体管s,由此施加写电压给对应的位线B。结果,将等于或者高于写阈值电压的电压施加给存储元件(1),从而将信息写到存储元件(1)中。
[3]在经过足够的时间之后,对应的位线的电位处于恒定值(即,处于稳态)。测量位线B的电位以确定是否执行了写操作。
换言之,如果执行了写操作并且存储元件(1)切换到导电状态,则对应位线B的电位由p型MOS晶体管s的导通电阻对存储单元的电阻的比率来确定。当p型MOS晶体管s的导通电阻约为存储单元电阻的10倍时,位线电位约为1.7V(参考图7A中的符号a)。另一方面,如果没有执行写操作并且存储元件(1)被维持在绝缘状态,则非常小的电流流过存储单元。因此,位线电位约为1.8V(参考图7A中的符号b)。因而,将读出放大器u的参考电位设置为1.75V并且测量位线电位。当位线电位是1.75V或更低时,确定执行了写操作并且存储元件(1)被切换到了导电状态。
[4]在确认存储元件(1)切换到导电状态并且执行了写操作之后,将写信号X设置为H电平并且引发相应字线W的下降沿,从而终止了写操作。
在上面的情况下,写信号X在字线W的上升沿之后变成L电平。或者,如图7B所示,在将写信号X设置为L电平之后,可以引发字线W的上升沿。
为了不对其中不一定记录有信息的每个存储单元执行写操作,将0V电压施加给除了与其中必须记录信息的存储单元对应的字线之外的字线,并且要施加给除了与其中必须记录信息的存储单元对应的位线B之外的位线B的电位与施加给除了与此对应的源极线S之外的源极线S的电位相同。
在上面的描述中,根据本发明,测量施加给存储元件(1)的电压,更具体地,测量通过施加电压给存储元件(1)而在相应的位译码器BD中引起的压降以便确定在存储元件(1)中是否执行了写操作。用于确定是否执行了写操作的方法并不限于位译码器BD中发生的压降的测量。
下面将描述用于确定是否执行了写操作的其它方法。根据这些方法,测量流过存储元件的电流,更具体地,测量由流过存储元件的电流而改变的电压以便确定在存储元件中是否执行了写操作。
第一方法
图8A是解释用于确定是否执行了写操作的其它方法中的第一方法的位译码器的示意图。位译码器BDx包括负载p型MOS晶体管(下文中,称之为负载PMOS)1、控制n型MOS晶体管(下文中,称之为控制NMOS)2、和读出放大器3。负载PMOS 1的一端连接到控制NMOS 2的一端。负载PMOS 1的另一端连接到电源电压VDD(2.5V)。控制NMOS 2的另一端连接到位线Bx。负载PMOS 1的栅极端连接到控制NMOS 2的一端。将写信号X施加给控制NMOS 2的栅极端。安排读出放大器3以测量负载PMOS 1中出现的压降。控制NMOS 2的栅极的宽度足够大。在过去足够的时间之后,位线的电位不依赖于存储元件(1)的电阻并且通过[(控制NMOS 2的栅压)-(控制NMOS 2的阈值电压)]而获得,例如其是1.0V。
在使用具有上述配置的位译码器BDx时,在稳态下,施加给存储单元的电压不依赖于相应存储元件(1)的电阻而基本上恒定,并且流过存储单元的电流依赖于存储元件(1)的电阻。由于流过存储单元的电流等于流过相应负载PMOS 1的电流,所以测量由流过负载PMOS 1的电流而发生的压降,从而确定在存储单元中是否执行了写操作。
换言之,如果执行了写操作并且存储元件(1)切换到导电状态,则电流流过相应的负载PMOS 1(参考图8B中的符号c)。依赖于电流值,而在控制NMOS 2中发生压降。这样,图8A中点J处的电位变化(参考图8B中的符号f)。另一方面,如果没有执行写操作并且存储元件(1)被维持在绝缘状态,则非常小的电流流过负载PMOS 1(参考图8B中的符号d)。因而,在负载PMOS1中仅发生轻微的压降,并且图8A中点J处的电位变化非常小(参考图8B中的符号e)。因而,当图8A中点J处的电位由读出放大器3测量得到、并且其等于或者低于预置的值时,确定执行了写操作并且存储元件(1)被切换到导电状态。
当安排了多个读出放大器时,或者,当在改变设置值的同时多次测量电位时,可以更精确地确定电阻。此外,当施加给位线Bx的电压被设置为等于或者低于存储元件(1)的写阈值电压(更严格地说,施加给存储元件(1)的电压被设置为等于或者低于写阈值电压)时,图8A中所示的位译码器BDx也可以用作检测存储元件(1)的电阻的电路,即所谓的读电路。
图9是示出了存储元件(2)的电流-电阻(I-R)特性的图,该存储元件(2)用于确定是否执行了写操作的第一方法的变形。
具有图9所示的I-R特性的存储元件(2)包括具有第一和第二电极(例如,下电极和上电极)以及安排在两者之间的存储层的存储元件,该存储层包括至少两个磁膜,所述磁膜由绝缘体或者导电体隔开。
在初始状态下,存储元件(2)具有低电阻(例如,5kΩ)。如图9所示,当+1.5X[A](例如,100μA)或者更高的电流流过存储元件(2)时,电阻增加(到例如6kΩ)。然后,该电阻指示恒定值。这之后,当电流降低到0A时,电阻被保持(在高值)。
随后,反向电流流过存储元件(2)并且电流值增加。当-1.5X[A](例如,-100μA)的电流流过时,电阻降低到与初始状态下的值相等的低值(例如,5kΩ)。这之后,当电流增加到0A时,电阻被保持(在低值)。
如上所述,正或负电流流过存储元件(2),从而存储元件(2)的电阻可以在5到6kΩ的范围内可逆地变化。当没有电流流过存储元件(2),即电流是0A时,可以获得两种状态,即低阻状态和高阻状态。允许这些状态分别对应于数据“1”和数据“0”。这样,可以存储1位的数据。
在图9中,电流在-2X到+2X范围内。如果电流高于+2X,则存储元件(2)的电阻仅轻微变化。
如上所述,在高阻状态与低阻状态之间的电流差很小的情况下,当如图10所示与负载PMOS 1并行地安排恒流电路4时,可以增加高阻状态与低阻状态之间的电流差对整个电流的比率。这样,可以获得大的差分输出电压。
第二方法
图11A是解释用于确定存储元件(1)中是否执行了写操作的其它方法中的第二方法的位译码器的示意图。在图11A中,位译码器BDx包括p型MOS晶体管5和读出放大器6。p型MOS晶体管5的一端连接到电源电压VDD(1.8V)且其另一端连接到位线Bx。读出放大器6的正相输入端接收固定电位(1.0V)并且其反相输入端连接到位线Bx。读出放大器6的输出连接到p型MOS晶体管5的栅极。在具有上述配置的电路中,当位线Bx的电位等于或者低于该固定电位时,p型MOS晶体管5导通。当位线Bx的电位增加并且超过该固定电位时,p型MOS晶体管5截止,从而,位线电位等于该固定电位。
在使用具有上述配置的位译码器BDx时,当执行了写操作并且存储元件(1)切换到导电状态时,电流流过对应的存储单元。当电流流过存储元件(1)时,位线电位由于放电而降低,从而p型MOS晶体管5导通(参考图11B中的符号g)。在稳态下,控制p型MOS晶体管5的栅压使得流过p型MOS晶体管5的电流等于流过存储单元的电流(参考图11B中的符号j)。
另一方面,当没有执行写操作并且存储元件(1)被维持在绝缘状态时,非常小的电流流过存储单元。从而,p型MOS晶体管5被维持在截止状态(参考图11B中的符号h和i)。
所以,在经过足够的时间之后,测量p型MOS晶体管5的栅压。当其栅极电压等于或者低于该固定电位时,确定执行了写操作并且存储元件(1)切换到了导电状态。
擦除操作(参见图12A)
[1]为了擦除存储单元中的信息,首先,对应的行译码器RD施加栅压Vgs给对应的字线W以导通存储单元中的MOS晶体管T的栅极。此外,相应的源极译码器SD施加电源电压VDD给相应的源极线S。
[2]随后,把要提供给对应的位译码器BD中的p型MOS晶体管s和n型MOS晶体管t的每个的栅极端的写信号X设置为H电平,以导通n型MOS晶体管t,由此施加擦除电压给对应的位线B。结果,将等于或者高于擦除阈值电压的电压施加给存储单元,从而擦除了存储元件(1)中的信息。
[3]在经过足够的时间之后,位线电位指示恒定值(即,处于稳态)。据此,测量位线电位以确定是否执行了擦除操作。
换言之,当执行了擦除操作并且存储元件(1)切换到绝缘状态时,非常小的电流流过存储单元。因而,位线电位约为0V(参考图12A中的符号k)。另一方面,如果没有执行擦除操作并且存储元件(1)被维持在导电状态,则位线电位由p型MOS晶体管s的导通电阻对存储单元的电阻的比率来确定。当p型MOS晶体管s的导通电阻比存储单元的电阻高10倍时,位线电位约为0.1V(参考图12A中的符号1)。因而,如果将读出放大器u的参考电位设置为0.05V,则测量位线电位。当位线电位等于或者高于0.05V时,确定执行了擦除操作并且存储元件(1)切换到了绝缘状态。
[4]在确认存储元件(1)切换到绝缘状态并且执行了擦除操作之后,将写信号X设置为L电平并且引发字线W的下降沿,从而终止了擦除操作。
在上面的描述中,在字线的上升沿之后,将写信号设置为H电平。或者,如图12B所示,在将写信号设置为H电平之后,可以引发字线的上升沿。
为了不对其中信息不一定被擦除的每个存储单元执行擦除操作,将0V电压施加给除了与其中信息必须被擦除的存储单元对应的字线W之外的字线W,并且要施加给除了与其中信息必须被擦除的存储单元对应的源极线S之外的源极线S的电位与要施加给除了与此对应的位线B之外的位线B的电位相同。
在上面的描述中,根据本发明,测量对应的位译码器BD中发生的压降以便确定在存储元件(1)中是否执行了擦除操作。与上述写操作类似,用于确定是否执行了擦除操作的方法并不限于位译码器BD中发生的压降的测量。
在根据本发明的本实施例的存储器中,在写序列期间检测对应存储元件的电阻是否落在期望范围内。结果,不需要曾经是必要的、在写序列之后的读序列。有利地,可以减少写操作必要的时间。
类似地,在擦除序列期间确定对应存储元件的电阻是否落在期望范围内,从而,不需要曾经是必要的、在擦除序列之后的读序列。有利地,可以减少擦除操作必要的时间。
在写周期期间,可执行下述处理:(1)当没有写入期望的数据时,确定发生写误差;(2)施加电压直到写入了期望的数据为止;以及(3)连续增加写电压直到写入了期望的数据为止。此外,在每个存储单元中,可以设置适当的脉冲宽度和合适的写电压。这样,可以防止重写并且可以减小写入速度和功耗。
类似地,在擦除周期期间,执行下述处理:(1)当没有擦除期望的数据时,确定发生擦除错误;(2)施加电压直到擦除了期望的数据为止;以及(3)连续增加擦除电压直到擦除了期望的数据为止。此外,在每个存储单元中,可以设置适当的脉冲宽度和合适的擦除电压。这样,可以防止过擦除并且可以减小擦除速度和功耗。
本领域普通技术人员应该理解,只要落入所附权利要求或其等价物的范围内,可以根据设计需求和其他因素而进行各种修改、组合、子组合、和替换。
相关申请的交叉引用
本发明包含与2004年11月4日向日本专利局提交的日本专利申请JP2004-320503相关的主题,这里通过引用而合并其全部内容。
Claims (15)
1.一种存储器,包括:
以矩阵形式排列的存储元件,每个存储元件具有下述特性,当将电平等于或者高于第一阈值信号的电平的电信号施加给存储元件时,其电阻从高值变为低值,而当将电平等于或者高于第二阈值信号的电平的电信号施加给存储元件时,其电阻从低值变为高值,第一和第二阈值信号的极性彼此不同;
电路,用于施加电信号给存储元件;以及
检测装置,每个用于测量从对应的电路开始向存储元件施加电信号时起流过对应存储元件的电流或者施加给存储元件的电压,以便检测存储元件的电阻是高还是低。
2.如权利要求1所述的存储器,其中:
每个电路使用写信号来控制电信号,以及
每个检测装置将通过转换流过对应的存储元件的电流获得的电压或者施加给存储元件的电压与参考电压相比较。
3.如权利要求1或2所述的存储器,其中:
每个存储元件包括第一和第二电极以及安排在该第一与第二电极之间的存储层,
当将电平等于或者高于第一阈值信号的电平的电信号施加于该第一与第二电极之间时,存储元件的电阻从高值变为低值,以及
当将电平等于或者高于第二阈值信号的电平的电信号施加于该第一与第二电极之间时,该电阻从低值变为高值。
4.一种存储器,包括:
以矩阵形式排列的存储元件,每个存储元件具有下述特性,当将电平等于或者高于第一阈值信号的电平的电信号施加给存储元件时,其电阻从高值变为低值,以及当将电平等于或者高于第二阈值信号的电平的电信号施加给存储元件时,其电阻从低值变为高值,所述第一和第二阈值信号的极性彼此不同;
电路,每个都包括用于施加电流给对应的存储元件的恒流源;以及
检测装置,每个用于测量从对应的电路开始向存储元件施加电信号时起流过对应存储元件的电流,以便检测存储元件的电阻是高还是低。
5.如权利要求4所述的存储器,其中:
每个电路使用写信号来控制电信号,以及
每个检测装置将通过转换流过对应的存储元件的电流获得的电压与参考电压相比较。
6.如权利要求4或5所述的存储器,其中:
每个存储元件包括第一和第二电极以及安排在该第一与第二电极之间的存储层,
当将电平等于或者高于第一阈值信号的电平的电信号施加于该第一与第二电极之间时,存储元件的电阻从高值变为低值,以及
当将电平等于或者高于第二阈值信号的电平的电信号施加于该第一与第二电极之间时,该电阻从低值变为高值。
7.一种具有存储器的半导体设备,该存储器包括:
以矩阵形式排列的存储元件,每个存储元件具有下述特性,当将电平等于或者高于第一阈值信号的电平的电信号施加给存储元件时,其电阻从高值变为低值,以及当将电平等于或者高于第二阈值信号的电平的电信号施加给存储元件时,其电阻从低值变为高值,所述第一和第二阈值信号的极性彼此不同;
电路,用于施加电信号给存储元件;以及
检测装置,每个用于测量从对应的电路开始向存储元件施加电信号时起流过对应存储元件的电流或者施加给存储元件的电压,以便检测存储元件的电阻是高还是低。
8.如权利要求7所述的半导体设备,其中:
每个电路使用写信号来控制电信号,以及
每个检测装置将通过转换流过对应的存储元件的电流所获得的电压或者施加给存储元件的电压与参考电压相比较。
9.如权利要求7或8所述的半导体设备,其中:
每个存储元件包括第一和第二电极以及安排在该第一与第二电极之间的存储层,
当将电平等于或者高于第一阈值信号的电平的电信号施加于该第一与第二电极之间时,存储元件的电阻从高值变为低值,以及
当将电平等于或者高于第二阈值信号的电平的电信号施加于该第一与第二电极之间时,该电阻从低值变为高值。
10.一种具有存储器的半导体设备,该存储器包括:
以矩阵形式排列的存储元件,每个存储元件具有下述特性,当将电平等于或者高于第一阈值信号的电平的电信号施加给存储元件时,其电阻从高值变为低值,以及当将电平等于或者高于第二阈值信号的电平的电信号施加给存储元件时,其电阻从低值变为高值,所述第一和第二阈值信号的极性彼此不同;
电路,每个都包括用于施加电流给对应的存储元件的恒流源;以及
检测装置,每个用于测量从对应的电路开始向存储元件施加电信号时起流过对应存储元件的电流,以便检测存储元件的电阻是高还是低。
11.如权利要求10所述的半导体设备,其中:
每个电路使用写信号来控制电信号,以及
每个检测装置将通过转换流过对应的存储元件的电流所获得的电压与参考电压相比较。
12.一种存储器,包括:
以矩阵形式排列的存储元件,每个存储元件具有下述特性,当将电平等于或者高于第一阈值信号的电平的电信号施加给存储元件时,其电阻从高值变为低值,以及当将电平等于或者高于第二阈值信号的电平的电信号施加给存储元件时,其电阻从低值变为高值,所述第一和第二阈值信号的极性彼此不同;
电路,用于施加电信号给存储元件;以及
检测单元,每个用于测量从对应的电路开始向存储元件施加电信号时起流过对应存储元件的电流或者施加给存储元件的电压,以便检测存储元件的电阻是高还是低。
13.一种存储器,包括:
以矩阵形式排列的存储元件,每个存储元件具有下述特性,当将电平等于或者高于第一阈值信号的电平的电信号施加给存储元件时,其电阻从高值变为低值,以及当将电平等于或者高于第二阈值信号的电平的电信号施加给存储元件时,其电阻从低值变为高值,所述第一和第二阈值信号的极性彼此不同;
电路,每个都包括用于施加电流给对应的存储元件的恒流源;以及
检测单元,每个用于测量从对应的电路开始向存储元件施加电信号时起流过对应存储元件的电流,以便检测存储元件的电阻是高还是低。
14.一种具有存储器的半导体设备,该存储器包括:
以矩阵形式排列的存储元件,每个存储元件具有下述特性,当将电平等于或者高于第一阈值信号的电平的电信号施加给存储元件时,其电阻从高值变为低值,以及当将电平等于或者高于第二阈值信号的电平的电信号施加给存储元件时,其电阻从低值变为高值,所述第一和第二阈值信号的极性彼此不同;
电路,用于施加电信号给存储元件;以及
检测单元,每个用于测量从对应的电路开始向存储元件施加电信号时起流过对应存储元件的电流或者施加给存储元件的电压,以便检测存储元件的电阻是高还是低。
15.一种具有存储器的半导体设备,该存储器包括:
以矩阵形式排列的存储元件,每个存储元件具有下述特性,当将电平等于或者高于第一阈值信号的电平的电信号施加给存储元件时,其电阻从高值变为低值,以及当将电平等于或者高于第二阈值信号的电平的电信号施加给存储元件时,其电阻从低值变为高值,所述第一和第二阈值信号的极性彼此不同;
电路,每个都包括用于施加电流给对应的存储元件的恒流源;以及
检测单元,每个用于测量从对应的电路开始向存储元件施加电信号时起流过对应存储元件的电流,以便检测存储元件的电阻是高还是低。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP320503/04 | 2004-11-04 | ||
JP2004320503A JP2006134398A (ja) | 2004-11-04 | 2004-11-04 | 記憶装置及び半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN1790540A true CN1790540A (zh) | 2006-06-21 |
Family
ID=36261648
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA2005101201352A Pending CN1790540A (zh) | 2004-11-04 | 2005-11-04 | 存储器和半导体设备 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7719873B2 (zh) |
JP (1) | JP2006134398A (zh) |
KR (1) | KR101222826B1 (zh) |
CN (1) | CN1790540A (zh) |
TW (1) | TWI303430B (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101828234A (zh) * | 2007-10-17 | 2010-09-08 | 株式会社东芝 | 信息处理系统 |
CN101937686A (zh) * | 2009-06-25 | 2011-01-05 | 索尼公司 | 非易失性存储器及其记录方法 |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007234133A (ja) * | 2006-03-01 | 2007-09-13 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及び半導体集積回路システム |
JP4935231B2 (ja) * | 2006-08-04 | 2012-05-23 | ソニー株式会社 | メモリセル及び不揮発性記憶装置 |
US8085615B2 (en) | 2006-12-29 | 2011-12-27 | Spansion Llc | Multi-state resistance changing memory with a word line driver for applying a same program voltage to the word line |
US8299830B2 (en) * | 2007-02-23 | 2012-10-30 | Nec Corporation | Semiconductor device |
JP4344011B2 (ja) | 2007-08-01 | 2009-10-14 | パナソニック株式会社 | 不揮発性記憶装置 |
JP5050813B2 (ja) * | 2007-11-29 | 2012-10-17 | ソニー株式会社 | メモリセル |
JP5121439B2 (ja) * | 2007-12-26 | 2013-01-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US8107273B1 (en) * | 2008-07-28 | 2012-01-31 | Adesto Technologies Corporation | Integrated circuits having programmable metallization cells (PMCs) and operating methods therefor |
US20100220512A1 (en) * | 2009-03-02 | 2010-09-02 | Seagate Technology Llc | Programmable power source using array of resistive sense memory cells |
US8294488B1 (en) * | 2009-04-24 | 2012-10-23 | Adesto Technologies Corporation | Programmable impedance element circuits and methods |
US7898859B2 (en) * | 2009-06-15 | 2011-03-01 | Micron Technology, Inc. | Use of emerging non-volatile memory elements with flash memory |
JP5091970B2 (ja) | 2010-03-23 | 2012-12-05 | 株式会社東芝 | 半導体記憶装置およびその制御方法 |
US8149610B2 (en) * | 2010-05-12 | 2012-04-03 | Macronix International Co., Ltd. | Nonvolatile memory device |
JP2011258288A (ja) * | 2010-06-10 | 2011-12-22 | Toshiba Corp | 半導体記憶装置 |
TWI482155B (zh) * | 2010-07-05 | 2015-04-21 | Macronix Int Co Ltd | 記憶體裝置、讀取記憶胞方法與程式化記憶體陣列方法 |
JP5665717B2 (ja) | 2011-10-11 | 2015-02-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
WO2013095385A1 (en) * | 2011-12-20 | 2013-06-27 | Intel Corporation | Apparatus and method for phase change memory drift management |
US10049725B2 (en) | 2016-12-08 | 2018-08-14 | Ampere Computing Llc | Write assist for memories with resistive bit lines |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3361006B2 (ja) | 1995-03-24 | 2003-01-07 | 川崎マイクロエレクトロニクス株式会社 | 半導体デバイス |
US6188615B1 (en) * | 1999-10-29 | 2001-02-13 | Hewlett-Packard Company | MRAM device including digital sense amplifiers |
US6879525B2 (en) | 2001-10-31 | 2005-04-12 | Hewlett-Packard Development Company, L.P. | Feedback write method for programmable memory |
JP2003151262A (ja) * | 2001-11-15 | 2003-05-23 | Toshiba Corp | 磁気ランダムアクセスメモリ |
US6873538B2 (en) | 2001-12-20 | 2005-03-29 | Micron Technology, Inc. | Programmable conductor random access memory and a method for writing thereto |
US6791885B2 (en) | 2002-02-19 | 2004-09-14 | Micron Technology, Inc. | Programmable conductor random access memory and method for sensing same |
JP2004110992A (ja) * | 2002-09-20 | 2004-04-08 | Renesas Technology Corp | 薄膜磁性体記憶装置 |
JP4131923B2 (ja) * | 2002-09-25 | 2008-08-13 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
JP4249992B2 (ja) * | 2002-12-04 | 2009-04-08 | シャープ株式会社 | 半導体記憶装置及びメモリセルの書き込み並びに消去方法 |
US7224598B2 (en) * | 2004-09-02 | 2007-05-29 | Hewlett-Packard Development Company, L.P. | Programming of programmable resistive memory devices |
-
2004
- 2004-11-04 JP JP2004320503A patent/JP2006134398A/ja active Pending
-
2005
- 2005-11-01 TW TW094138280A patent/TWI303430B/zh not_active IP Right Cessation
- 2005-11-03 US US11/265,894 patent/US7719873B2/en not_active Expired - Fee Related
- 2005-11-03 KR KR1020050104792A patent/KR101222826B1/ko not_active IP Right Cessation
- 2005-11-04 CN CNA2005101201352A patent/CN1790540A/zh active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101828234A (zh) * | 2007-10-17 | 2010-09-08 | 株式会社东芝 | 信息处理系统 |
CN101828234B (zh) * | 2007-10-17 | 2013-12-25 | 株式会社东芝 | 信息处理系统 |
CN101937686A (zh) * | 2009-06-25 | 2011-01-05 | 索尼公司 | 非易失性存储器及其记录方法 |
CN101937686B (zh) * | 2009-06-25 | 2012-04-25 | 索尼公司 | 非易失性存储器及其记录方法 |
Also Published As
Publication number | Publication date |
---|---|
US20060092737A1 (en) | 2006-05-04 |
KR101222826B1 (ko) | 2013-01-15 |
JP2006134398A (ja) | 2006-05-25 |
TWI303430B (en) | 2008-11-21 |
KR20060052431A (ko) | 2006-05-19 |
TW200620291A (en) | 2006-06-16 |
US7719873B2 (en) | 2010-05-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1790540A (zh) | 存储器和半导体设备 | |
CN1770319A (zh) | 存储装置及半导体装置 | |
JP4499722B2 (ja) | 抵抗変化材料の初期化方法、抵抗変化材料を用いた記憶素子、可変抵抗体を用いた不揮発性メモリ回路を初期化する方法 | |
US7463506B2 (en) | Memory device, memory circuit and semiconductor integrated circuit having variable resistance | |
CN1892902A (zh) | 存储器件和半导体器件 | |
JP5095728B2 (ja) | 抵抗変化型記憶装置 | |
CN1722302B (zh) | 根据电阻状态存储多位信息的存储器设备 | |
CN1881466A (zh) | 存储设备和半导体装置 | |
US11295812B2 (en) | Memory devices and memory operational methods | |
KR101570187B1 (ko) | 어레이 내의 저항성 스위칭 디바이스를 판독하기 위한 회로 및 방법 | |
US9142767B2 (en) | Resistive memory cell including integrated select device and storage element | |
CN1779848A (zh) | 存储器件和半导体器件 | |
CN1779851A (zh) | 存储器件和半导体器件 | |
US20160247564A1 (en) | Resistive switching memory with cell access by analog signal controlled transmission gate | |
US9472279B2 (en) | Memory cell dynamic grouping using write detection | |
CN1897158A (zh) | 存储设备以及半导体设备 | |
US20130322166A1 (en) | Memory apparatus with gated phase-change memory cells | |
CN1741194A (zh) | 非易失性半导体存储装置及读出方法 | |
CN118506841A (zh) | 存储器及其操作方法、存储器系统 | |
JP2009146469A (ja) | 読み出し回路、書き込み回路、不揮発性半導体記憶装置及びその駆動方法 | |
CN116844604A (zh) | 一种存储单元对、阵列、存储电路、电子设备及方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C12 | Rejection of a patent application after its publication | ||
RJ01 | Rejection of invention patent application after publication |
Open date: 20060621 |