CN1897158A - 存储设备以及半导体设备 - Google Patents

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Abstract

一种存储设备，包括以矩阵形式排列的存储单元。每个存储单元包括：存储元件，当施加第一阈值电平或更高的电信号时，该存储元件的电阻从高状态变为低状态，并且当施加其极性不同于第一阈值电平或更高的电信号的极性的第二阈值电平或更高的电信号时，该存储元件的电阻从低状态变为高状态；以及电路元件，与该存储元件串联。在把擦除电压施加到当前正在执行擦除的至少一个存储单元的状态下，从该施加开始经过预定时间后，将擦除电压施加到随后将要执行擦除的至少一个存储单元上。

Description

存储设备以及半导体设备
技术领域
本发明涉及一种存储设备以及半导体设备，更具体地说，涉及一种包括存储单元的存储设备和半导体设备，其中每个存储单元包括根据电阻状态存储和保持信息的存储元件。
背景技术
在诸如计算机的信息设备中，具有高运算速度的高密度动态随机存取存储器(DRAMs)被广泛用作随机存取存储器(RAMs)。
然而，由于DRAMs是易失性存储器，当切断电源时会丢失信息，因此希望即使在电源切断后也能保持信息的非易失性存储器。
因而，铁电随机存取存储器(FeRAMs)、磁随机存取存储器(MRAMs)、相变存储器、以及诸如可编程金属单元(PMCs)和电阻随机存取存储器(RRAMs)等的变阻存储器，被认为是有希望的非易失性存储器。
这样的非易失性存储器在没有供应电源的情况下能够长时间保持写入的信息。此外，由于对于非易失性存储器，刷新操作不是必须的，因此能够降低功耗。
变阻非易失性存储器，诸如PMCs以及RRAMs，具有相对简单的配置，其中，具有电阻通过施加电压或电流而改变的特征的物质被用作存储和保持信息的存储层，提供施加到两个电极的电压或电流以便将存储层夹在中间。因此，能够容易地实现存储元件的小型化。
PMCs具有这样的配置，其中，包含预定金属的离子导电体夹在两个电极之间，包含在离子导电体中的金属也包含在两个电极的一个中。因此，PMCs利用这样的特征，其中，当在两个电极之间施加电压时诸如电阻或电容的离子导电体的电特征改变。
更具体地，离子导电体由硫族化物和金属的固溶体(例如，无定形(amorphous)GeS或无定形GeSe)组成，而两个电极中的一个包含Ag、Cu、或Zn(参见，例如，PCT日本译本专利公开No.2002-536840)。
例如，在2002年Techinical Digest(技术文摘)“International Electron DevicesMeeting”的第193页由W.W.Zhuang等人所著的“Novel Colossal MagnetoresistiveThin Film Nonvolatile Resistance Random Access Memory(RRAM)”中描述了一种RRAM的配置，例如，其中，多晶体PrCaMnO3薄膜夹在两个电极之间，并且其中，根据施加到两个电极的电压脉冲或电流脉冲而大幅地改变作为记录膜的PrCaMnO3薄膜的电阻。施加其极性根据信息的记录(写入)或擦除而改变的电压脉冲。
例如，在2000年的Applied Physics Letters(应用物理文书)第77卷第139-141页由A.Beck等人所著的“Reproducible Switching Effect in Thin Oxide Filmsfor Memory Applications”中描述了RRAM的另一种配置，例如，其中，掺杂少量Cr(单晶体或多晶体)的SrZrO3夹在两个电极之间，并且其中，根据从电极流出的电流而改变记录膜的电阻。
在该文献中，描述了存储层的电流-电压(I-V)特征，而记录和擦除时的阈值电压为±0.5V。采用这种配置，根据电压脉冲的施加可以记录和擦除信息。必要脉冲电压为±1.1V而必要电压脉冲宽度为2毫秒。此外，能够高速执行记录和擦除，并且能够以100纳秒的电压脉冲宽度来执行操作。在这种情况下，必要脉冲电压为±5V。
然而，在当前情况下，对FeRAMs来说很难执行非破坏性读取。由于FeRAMs执行破坏性读取，因此FeRAMs的读取速度慢。此外，由于根据读取或记录能够执行的极性翻转(polarization reversal)次数是有限制的，因此可重写的次数是有限的。
MRAMs利用磁场进行记录，并且流过导线的电流产生磁场。因此，需要大量电流用于记录。
通过施加具有相同极性和不同大小的电压脉冲而执行记录的相变存储器根据温度执行转换。因此，相变存储器对周围温度的变化是敏感的。
PCT日本译本专利公开No.2002-536840中描述的PMC中，无定形GeS或无定形GeSe的结晶温度大约为200℃，而当离子导电体结晶时特征劣化。因此，在制造存储元件的实际过程中，例如，形成化学汽相淀积(CVD)绝缘膜或保护膜的过程中，PMC不能忍受高温。
在题目为“Novel Colossal Magnetoresistive Thin Film Nonvolatile ResistanceRandom Access Memory(RRAM)”的文献、以及题目为“Reproducible SwitchingEffect in Thin Oxide Films for Memory Applications”的文献的每个中，描述的建议用于RRAM的存储层的材料是结晶的。因此，在大约600℃的温度的处理是必要的，制造所建议材料的单晶体是极为困难的，并且当使用多晶体时由于晶界的影响难以小型化。
此外，虽然建议对于上述的RRAMs通过施加脉冲电压来执行的信息记录和擦除，但是根据在所建议的配置中施加的脉冲电压的脉冲宽度来改变记录后存储层的电阻。此外，记录后的电阻取决于用于记录的脉冲宽度的事实间接地表明即使当重复施加相同的脉冲时该电阻仍改变。
例如，如题目为“Novel Colossal Magnetoresistive Thin Film NonvolatileResistance Random Access Memory(RRAM)”的文献中所述的，当施加具有相同极性的脉冲时，记录后的电阻根据脉冲宽度大幅地改变。当脉冲宽度更短时，诸如不超过50纳秒，根据记录的电阻改变率更低。当脉冲宽度更长时，诸如超过100纳秒，取代于在恒定值饱和，而是随着脉冲宽度的增加获得更接近记录前电阻的电阻。此外，题目为“Novel Colossal Magnetoresistive Thin FilmNonvolatile Resistance Random Access Memory(RRAM)”的文献描述了存储器配置的特征，其中，存储层与用于存取控制的金属-氧化物半导体(MOS)晶体管串联，并且其中，该存储层与该MOS晶体管以阵列形式排列。当脉冲宽度在10纳秒和100纳秒范围内改变时，根据脉冲宽度改变记录后的存储层的电阻。如果脉冲宽度更大，根据存储层的特征将预计该电阻再次降低。
换句话说，RRAMs具有记录后的电阻取决于脉冲电压和脉冲宽度的大小的特征。因此，脉冲电压和脉冲宽度大小的不同导致记录后电阻的不同。
因此，具有小于大约100纳秒的脉冲宽度的脉冲电压通过记录具有更低的电阻率并且对记录后电阻的变化敏感。因此，难以执行稳定的记录。
因此，当利用具有更短脉冲宽度的脉冲电压执行记录时，为了可靠地执行记录，有必要在执行记录后执行用于验证信息内容的过程。
例如，在记录前，执行用于读取和验证已记录在存储元件(存储层的电阻)中的信息内容的过程。然后，执行记录以便与在被验证内容(电阻)和将被记录的内容(电阻)之间的关系相对应。或者，例如，记录后，执行用于读取和验证记录在存储元件中的信息内容的过程。如果被验证的电阻不同于希望的电阻，则执行重记录以便把被验证的电阻校正为希望的电阻。
因此，花费更长的时间进行记录，并且，例如，难以高速执行数据等的盖写。
为了解决这样的问题，例如，在日本专利申请No.2004-22121中提出一种存储设备。在该存储设备中，存储单元包括存储元件和电路元件，其中，该存储元件具有电阻根据阈值电平或更高的电压在两端之间的施加而改变的特性，该电路元件与该存储元件串联并作为负载。存储设备具有这样的特性，其中，当在存储元件和电路元件的两端之间施加的电压是阈值电平或更高时，在存储元件的电阻从高状态变化到低状态后，存储单元中的存储元件和电路元件的组合电阻大致恒定，而不管电压大小。这样的存储设备实现了稳定的记录操作，并降低了记录信息所需的时间段。
当把存储元件的电阻从高状态变化到低状态的操作被定义为“写入”，并且把存储元件的电阻从低状态变化到高状态的操作被定义为“擦除”时，用于执行从例如日本专利申请No.2004-22121中描述的阻变存储设备的存储阵列中擦除多个存储单元的特定过程是不可得到的。因此，通过访问每位来执行擦除。
然后描述公知过程的擦除序列的例子。在这个例子中，描述了一种存储元件，在该存储元件上，通过在存储元件和电路元件(存取晶体管)的两端之间施加大约为0.5V的电压(擦除电压)来执行擦除。
在公知过程的擦除序列中，首先，设置将被擦除的地址，并且确定在列方向上提供的位线和在行方向上提供的字线。然后，在选择的存储单元两端之间产生0.5V或更高的电势差。然后，作为所选存储单元的存取晶体管的栅极电压，施加Vth或更高(Vth是最小电压，以该电压通过施加栅极电压在沟道区域表面上开始形成反相层)的电压，并且在存储单元间产生擦除所需的擦除电压。在通过将擦除电压施加到该存储单元上而在该存储单元上执行擦除后，存储单元的存取晶体管的栅极电压降低到低于Vth。从而，完成擦除。然后，为了在另一个存储单元上执行擦除，设置另一个存储器地址，并且在存储单元上执行擦除，如上述的序列中。
更具体地，参考图8，将按照顺序描述在存储单元a、存储单元b、存储单元c等上执行擦除的例子。图9是用于解释每个字线的电势的示意图。在初始状态，所有字线的电势为0V。
参考图8，为了在存储单元a上执行擦除，0V电势被施加到位线B0上，1V电势被施加到其它位线(B1，B2，......，以及Bn)上，并且1V电势被施加到源极线S上。在这种状态下，在时间t1，Vth或更高的电势被施加到字线W0上，并且在存储单元a间产生1.0V的电势差。相应地，存储单元上的擦除开始。在时间t2，该时间是从时间t1经过大约20纳秒后(在时间t2擦除结束)，字线W0的电势返回到0V，并且完成存储单元a上的擦除。
然后，为了在存储单元b上执行擦除，在时间t3，Vth或更高的电势被施加到字线W1，并且在存储单元b间产生1.0V的电势差。因此，存储单元b上的擦除开始。然后，在时间t4，该时间是从时间t3经过大约20纳秒后(在时间t4擦除结束)，字线W1的电势返回到0V，并且存储单元b上的擦除完成。
然后，为了在存储单元c上执行擦除，在时间t5，Vth或更高的电势被施加到字线W2上，并且在存储单元c间产生1.0V的电势差。因此，存储单元c上的擦除开始。然后，在时间t6，该时间是从时间t5经过大约20纳秒后(在时间t6擦除结束)，字线W2的电势返回到0V，并且存储单元c上的擦除完成。
类似地，对于位线B0，顺序地执行存储单元上的擦除。
此外，为了在与位线Bn连接的存储单元上执行擦除，0V的电势被施加到位线Bn上，1V的电势被施加到其它位线上，并且1V的电势被施加到源极线S上。在这种状态下，根据与连接到位线B0的存储单元的擦除过程类似的序列，在与位线Bn连接的存储单元上执行擦除。
在图9中，符号“P”表示存储阵列消耗的电能。当根据上述的序列执行存储单元上的擦除时，在通过将Vth或更高的电势施加到字线上而在存储单元间产生1.0V的电势差(擦除电压)之后，预定的电能被立即(大约1纳秒)消耗，并且，在此之后，几乎没有电能被消耗。这是因为，对于大多数存储单元而言，在施加擦除电压之后立即(大约1纳秒)完成擦除。
当考虑到对于大多数存储单元而言通过施加大约1纳秒的擦除电压而完成擦除的事实时，也就是说，当考虑到从施加擦除电压到完成擦除大约花费1纳秒的事实时，对于擦除电压的施加时间大约1纳秒是足够的。然而，一些存储单元花费大约20纳秒的擦除时间。因此，为了通过一次施加擦除电压而可靠地执行擦除，有必要提供至少约20纳秒的擦除时间。因此，擦除电压的施加时间是大约20纳秒。
发明内容
然而，在上述的擦除序列中，当为存储阵列执行擦除时，有必要为每个存储单元设定地址。因此，擦除需要大量的时间。
在日本未审查的专利申请公报No.2004-185754中描述了一种在作为阻变存储设备的RRAM中对全部存储阵列执行批量擦除的技术。因此，采用这种技术，理论上，存储单元的擦除时间能够减少。然而，随着存储设备容量增大，批量擦除所需的功率消耗大大增加。因此，实际上难以执行批量擦除。
因此，希望提供一种当在存储单元上执行擦除时能够减少功率消耗并且减少存储单元的擦除时间的存储设备和半导体设备。
根据本发明实施例的存储设备包括多个以矩阵形式排列的存储单元。多个存储单元中的每个包括：存储元件，具有以下特性，当施加第一阈值电平或更高的电信号时其电阻从高状态变为低状态，以及当施加第二阈值电平或更高的电信号时，电阻从低状态变为高状态，其中第二阈值电平或更高的电信号的极性不同于第一阈值电平或更高的电信号的极性；以及电路元件，与所述存储元件串联。为了在存储单元上执行擦除，在将擦除电压施加到包括当前正在执行擦除的至少一个存储单元的预定单元的状态下，从把擦除电压施加到包括当前正在执行擦除的存储单元的预定单元时起经过预定的时间后，擦除电压被施加到包括随后将要执行擦除的至少一个存储单元的预定单元。
根据本发明实施例的半导体设备包括多个以矩阵形式排列的存储单元，多个存储单元中的每个包括：存储元件，具有以下特性，当施加第一阈值电平或更高的电信号时其电阻从高状态变为低状态，以及当施加第二阈值电平或更高的电信号时电阻从低状态变为高状态，其中第二阈值电平或更高的电信号的极性不同于第一阈值电平或更高的电信号的极性；以及电路元件，与所述存储元件串联，所述半导体设备包括擦除电压施加装置，在该装置中，为了在存储单元上执行擦除，在将擦除电压施加到包括当前正在执行擦除的至少一个存储单元的预定单元上的状态下，从把擦除电压施加到包括当前正在执行擦除的存储单元的预定单元上时起经过预定的时间后，擦除电压被施加到包括随后将要执行擦除的至少一个存储单元的预定单元。
在把擦除电压施加到包括当前正在执行擦除的至少一个存储单元的预定单元上的状态下，从把擦除电压施加到包括当前正在执行擦除的存储单元的预定单元上时起经过预定的时间后，所述预定的时间是完成包括当前正在执行擦除的存储单元的大部分预定单元的擦除所需的，擦除电压被施加到包括随后将要执行擦除的至少一个存储单元的预定单元上。因此，擦除电压被施加到已完成擦除的存储单元上，并且同时，擦除电压被施加到未完成擦除的存储单元上。
由于用于把存储元件的电阻从低状态变为高状态的操作被定义为擦除，因此执行擦除把存储元件的电阻变为高状态。这意味着几乎不出现任何由已完成擦除的存储元件引起的电压降。因此，即使将擦除电压施加到已完成擦除的存储单元上，以及以重叠的方式将擦除电压施加到未完成擦除的存储单元上，功率消耗也不会大增加。
根据存储设备和半导体设备，功率消耗能够减少，并且能够在存储阵列上高速执行擦除。
附图说明
图1示出了根据本发明的实施例的用于存储设备中的存储元件的电流-电压变化;
图2A和2B是用于说明根据实施例的用于存储设备中的存储单元的电路图；
图3是用于说明根据实施例的存储设备的例子的电路图；
图4是用于说明根据实施例的存储设备的另一个例子的电路图；
图5是用于说明根据实施例的存储设备的另一个例子的电路图；
图6是用于说明根据实施例的存储设备的另一个例子的电路图；
图7A和7B是用于说明将电压施加到存储单元的定时的示意图；
图8是用于说明公知过程中擦除序列的电路图；以及
图9是用于说明在公知过程中为了擦除而将电压施加到存储单元上的定时的示意图。
具体实施方式
将参照附图描述本发明的实施例。
在本发明的实施例中，存储设备包括用于存储单元的变阻存储元件(在下文，称为存储元件)。
图1示出了根据本发明的实施例用在存储设备中的存储元件的电流-电压(I-V)变化。
作为具有如图1所示的I-V特性的存储元件，使用例如这样的存储元件，该存储元件包括存储层，该存储层夹在第一电极和第二电极之间(例如，在下电极和上电极之间)，并且该存储层由诸如稀土元素氧化膜等的无定形薄膜组成。
在初始状态，存储元件具有高电阻(例如，1MΩ或更高)，而电流很难流动。参考图1，当施加+1.1X V(例如，+0.5V)或更高的电压时，电流突然增大，并且电阻降低(例如，几kΩ)。然后，存储元件达到欧姆特征。电流的流动与电压成正比，也就是说，电阻具有恒定值。然后，即使电压返回到0V，恒定电阻(低电阻)被维持。
在下文，这种操作被称为“写入”，并且这种状态被称为“传导”。此外，此时所施加的电压被称为“写入电压阈值”。
把其极性与写入极性相反的电压施加到存储元件，并且增大所施加的电压。在-1.1X V(例如，-0.5V)的电压处，流向存储元件的电流突然降低，也就是说，电阻突然增大到与初始状态中相等的高电阻(例如，1MΩ或更高)。然后，即使电压返回到0V，电阻(高电阻)也被维持。
在下文，此操作被称为“擦除”，并且这种状态被称为“绝缘”。此外，此时所施加的电压被称为“擦除电压阈值”。
通过如上所述把正和负电压施加到存储元件，存储元件的电阻能够从几kΩ可逆地改变到大约1MΩ。此外，当没有电压施加到存储元件时，也就是说，电压为0V时，能够进入传导状态或绝缘状态。通过将传导状态与数据1相关联以及通过将绝缘状态与数据0相关联，可以存储1比特数据。
在图1中，所施加的电压在-2X和+2X的范围内。然而，即使施加高于+2X的电压，在根据该实施例的存储设备中使用的存储元件也具有大致相同的电阻。
图2A和2B是用于说明根据这个实施例的存储设备中使用的存储单元C的电路图。参考图2A和2B，存储单元C包括互相串联的存储元件A和MOS晶体管T。因此，MOS晶体管T不仅用作用于选择将要访问的存储元件A的开关元件而且用作存储元件A的负载。
端子电压V1被施加到存储元件A的与连接到MOS晶体管T的端子相反的端子。端子电压V2被施加到MOS晶体管T的与连接存储元件A的端子相反的端子(例如，源极侧的端子)。将栅极电压Vgs施加到MOS晶体管T的栅极上。
由于端子电压V1和V2被施加到存储单元C的存储元件A和MOS晶体管T的两端，在两端子之间生成电势差V(＝|V2-V1|)。
希望当执行写入时存储元件A的电阻等于或大于MOS晶体管T的导通电阻。这是因为，由于在当开始擦除时存储元件的电阻为低的情况下，端子间所施加的电势差主要被施加到MOS晶体管T，因此电功率损失并且所施加的电压没有被有效地用于改变存储元件A的电阻。由于当写入开始时存储元件A的电阻足够地高，电压被主要施加到存储元件A。因此，这种问题不会出现。
如图2A和2B中所示，根据存储元件A和MOS晶体管T的极性，两种类型的配置被认为可用于存储单元C。
在图2A和2B中，存储元件A上的箭头表示极性。当在箭头方向上施加电压时，存储元件A从绝缘状态变为传导状态，也就是说，写入操作被执行。
图3到6是用于说明根据此实施例的存储设备的电路图。在图3到6的每个所示的存储阵列中，多个存储单元(图2A或2B中所示)以矩阵形式排列。如图3到6中所示，根据存储元件A和MOS晶体管T的极性、以及存储元件A和MOS晶体管T之间的位置关系，四种类型的配置被认为可用于存储阵列。
图3到6中所示，相同的操作过程被用于存储阵列。因此，使用图3所示的电路作为例子来描述存储阵列的操作过程。
图3中所示的存储设备包括以矩阵形式排列的(m+1)行和(n+1)列的存储单元。如图2A到2B中所示，在每个存储单元中，存储元件的一端与MOS晶体管的一端(这里指源极)相连。
MOS晶体管T(T00到Tmn)的栅极与字线W(W0到Wm)相连。MOS晶体管T的其它端(漏极)与位线B(B0到Bn)相连。存储元件的其它端与源极线S(S0到Sm)相连。
将关于下列情况说明由根据这个实施例的存储设备执行的擦除序列，一种情况是为每列执行存储单元上的擦除，一种情况是为每行执行存储单元上的擦除。在下文，存储元件将作为例子被描述，在该存储元件上通过在存储元件和MOS晶体管之间施加大约0.5V的电压(擦除电压)来执行擦除。图7A和7B是用于说明字线和位线的电势的示意图。当在存储单元上执行每列的擦除时，在初始状态下所有字线的电势为0V。当在存储单元上执行每行的擦除时，初始状态下所有位线的电势为1V。
将参考图7A描述在存储单元上执行每列的擦除的情况。
当在存储单元上执行每列的擦除时，也就是说，当在与位线B0连接的存储元件A00、A10、......、以及Am0上以上述顺序执行擦除，然后，在与位线B1连接的存储元件A01、A11、......、以及Am1上以上述顺序执行擦除时，首先，为了执行存储元件A00上的擦除，1V电势被施加到除位线B0之外的位线(B1、B2、......、以及Bn)上，并将1V电势施加到源极线S上。在这种状态下，在时间t1，1.8V的电势被施加到字线W0，并且在包含存储元件A00和MOS晶体管T00的存储单元间产生1.0V的电势差。
然后，为了在存储元件A10上执行擦除，在时间t2，该时间是从时间t1经过大约1纳秒后，Vth或更高的电势被施加到字线W1，并且在包括存储元件A10与MOS晶体管T10的存储单元间产生1.0V的电势差。在时间t2，Vth或更高的电势被施加到字线W0。
然后，为了在存储单元A20上执行擦除，在时间t3，该时间是从时间t2经过大约1纳秒后，Vth或更高的电势被施加到字线W2，并且在包括存储元件A20和MOS晶体管T20的存储单元间产生1.0V电势差。在时间t3，Vth或更高的电势被施加到字线W0和W1。
然后，类似地，从Vth或更高的电势被施加到与当前正在执行擦除的存储单元连接的字线上的时间点起经过大约1纳秒后，Vth或更高的电势被施加到与随后将要执行擦除的存储单元连接的字线上。因此，在与位线B0连接的存储元件A00、A11、......、以及Am1上以上述顺序执行擦除。从施加Vth或更高的电势的时间点起经过大约20纳秒后，每个字线的电势返回到0V，并且完成每个存储单元的擦除。更具体地，从时间t1经过大约20纳秒后，字线W0的电势返回到0V，并且从时间t2经过大约20纳秒后，字线W1的电势返回到0V。
在如上所述与位线B0连接的存储元件上的擦除被执行后，为了执行与位线B1连接的存储元件A01上的擦除，位线B0的电势被设置为1V，而位线B1的电势被设置为0V。然后，通过执行与在与位线B0连接的存储元件上执行擦除的情况类似的序列，在与位线B1连接的存储元件A10、A11、......、以及Am1上以上述顺序执行擦除。然后，在与每个位线B2、B3、......、以及Bn连接的存储元件上按照类似的序列执行擦除，并且可以执行所有存储元件上的擦除。
当对多个列(对于x列)执行存储单元上的擦除时，也就是说，当在与位线B0到Bx(x≥2)连接的存储元件A00到A0x、A10到A1x、......、Am0到Amx上以上述顺序执行擦除，然后在与位线B(x+1)到B(2x)连接的存储元件A0(x+1)到A0(2x)、A1(x+1)到A1(2x)、......、以及Am(x+1)到Am(2x)上以上述顺序执行擦除时，首先，为了执行存储元件A00到A0x上的擦除，1V电势被施加到除了位线B0到Bx之外的位线(B(x+1)、B(x+2)、......、以及Bn)上，并且1V电势被施加到源极线S上。在这种状态下，在时间t1，Vth电势或更高的电势被施加到字线W0，并且在包括存储元件A00到A0x和MOS晶体管T00到T0x的存储单元间产生1.0V电势差。
然后，为了执行存储元件A10到A1x上的擦除，在时间t2，该时间是从时间t1经过大约1纳秒后，Vth或更高的电势被施加到字线W1，并且在包括存储元件A10到A1x和MOS晶体管T10到T1x的存储单元间产生1.0V电势差。在时间t2，Vth或更高的电势被施加到字线W0。
然后，为了执行存储元件A20到A2x上的擦除，在时间t3，该时间是从时间t2经过大约1纳秒后，Vth或更高的电势被施加到字线W2，并且在包括存储元件A20到A2x和MOS晶体管T20到T2x的存储单元间产生1.0V电势差。在时间t3，Vth或更高的电势被施加到字线W0和W1。
然后，类似地，在从把Vth或更高的电势施加到与当前正在执行擦除的存储单元连接的字线上的时间点起经过大约1纳秒后，Vth或更高的电势被施加到与随后将要执行擦除的存储单元连接的字线上。因此，在与位线B0到Bx连接的存储元件A00到A0x、A10到A1x、......、以及Am0到Amx上以上述顺序执行擦除。从施加Vth或更高的电势的时间点起经过大约20纳秒后，每个字线的电势返回到0V，并且完成每个存储单元的擦除。
如上所述与位线B0到Bx连接的存储元件上的擦除被执行后，为了执行与位线B(x+1)到B(2x)连接的存储元件A0(x+1)到A0(2x)上的擦除，位线B0到Bx的电势被设置为1V，并且位线B(x+1)到B(2x)的电势被设置为0V。然后，通过执行与在与位线B0到Bx连接的存储元件上执行擦除的情况类似的序列，在与位线B(x+1)到B(2x)连接的存储元件A0(x+1)到A0(2x)、A1(x+1)到A1(2x)、......、以及Am(x+1)到Am(2x)上以上述顺序执行擦除。然后，按照类似的序列执行与其它位线连接的存储元件上的擦除，并且可以执行所有存储元件上的擦除。
将参考图7B描述对每行执行存储单元上的擦除的情况。
当执行每行的存储单元上的擦除时，也就是说，当与字线W0连接的存储元件A00、A01、......、以及A0n上的擦除以上述顺序被执行，然后，与字线W1连接的存储元件A10、A11、......、以及A1n上的擦除以上述顺序被执行时，首先，为了执行存储元件A00上的擦除，Vth或更高的电势被施加到字线W0，并且1V电势被施加到源极线S上。在这种状态下，在时间t1，0V电势被施加到位线B0，并且在包括存储元件A00和MOS晶体管T00的存储单元间产生1.0V电势差。
然后，为了执行存储元件A01上的擦除，在时间t2，该时间是从时间t1经过大约1纳秒后，0V电势被施加到位线B1，并且在包括存储元件A01和MOS晶体管T01的存储单元间产生1.0V电势差。在时间t2，0V电势被施加到位线B0。
然后，为了执行存储元件A02上的擦除，在时间t3，该时间是从时间t2经过大约1纳秒后，0V电势被施加到位线B2，并且在包括存储元件A02和MOS晶体管T02的存储单元间产生1.0V电势差。在时间t3，0V电势被施加到位线B0和B1。
然后，类似地，从0V电势被施加到与当前正在执行擦除的存储单元连接的位线上的时间点起经过大约1纳秒后，0V电势被施加到与随后将要执行擦除的存储单元连接的位线上。因此，与字线W0连接的存储元件A00、A01、......、以及A0n上的擦除以上述顺序被执行。从0V电势被施加的时间点经过大约20纳秒后，每个位线的电势返回到1V，并且完成每个存储单元的擦除。更具体地，从时间t1经过大约20纳秒后位线B0的电势返回到1V，并且从时间t2经过大约20纳秒后位线B1的电势返回到1V。
如上所述与字线W0连接的存储元件上的擦除被执行后，为了执行与字线W1连接的存储元件A10上的擦除，字线W0的电势被设置为0V，并且字线W1的电势被设置为Vth或更高。然后，通过执行与连接字线W0的存储元件上的擦除被执行的情况类似的序列，连接字线W1的存储元件A10、A11、......、以及A1n上的擦除以上述顺序被执行。然后，连接每个字线W2、W3、......、以及Wm的存储元件上的擦除按照类似的序列被执行，并且所有存储元件上的擦除能够被执行。
当执行多个行(对于y行)的存储单元上的擦除时，也就是说，当连接字线W0到Wy(y≥2)的存储元件A00到Ay0、A01到Ay1、......、A0n到Ayn上的擦除以上述顺序被执行，然后，连接字线W(y+1)到W(2y)的存储元件A(y+1)0到A(2y)0、A(y+1)1到A(2y)1、......、以及A(y+1)n到A(2y)n上的擦除以上述顺序被执行时，首先，为了执行存储元件A00到Ay0上的擦除，Vth或更高的电势被施加到字线W0到Wy，并且1V电势被施加到源极线S上。在这种状态下，在时间t1，0V电势被施加到位线B0，并且在包括存储元件A00到Ay0和MOS晶体管T00到Ty0的存储单元间产生1.0V电势差。
然后，为了执行存储元件A01到Ay1上的擦除，在时间t2，该时间是从时间t1经过大约1纳秒后，0V电势被施加到位线B 1，并且在包括存储元件A01到Ay1和MOS晶体管T01到Ty1的存储单元间产生1.0V电势差。在时间t2，0V电势被施加到位线B0。
然后，为了执行存储元件A02到Ay2上的擦除，在时间t3，该时间是从时间t2经过大约1纳秒后，0V电势被施加到位线B2，并且在包括存储元件A02到Ay2和MOS晶体管T02到T02的存储单元间产生1.0V电势差。在时间t3，0V电势被施加到位线B0和B1。
然后，类似地，从0V电势被施加到连接当前正在执行擦除的存储单元的位线上的时间点经过大约1纳秒后，0V电势被施加到连接随后将要执行擦除的存储单元的位线上。因此，连接字线W0到Wy的存储元件A00到Ay0、A01到Ay1、......、A0n到Ayn上的擦除以上述顺序被执行。从施加0V电势的时间点经过大约20纳秒后，每个位线的电势返回到1V，并且完成了每个存储单元的擦除。
如上所述，连接字线W0到Wy的存储元件上的擦除被执行后，为了执行连接字线W(y+1)到W(2y)的存储元件A(y+1)0到A(2y)0上的擦除，字线W0到Wy的电势被设置为0V，并且字线W(y+1)到W(2y)的电势被设置为1.8V。然后，通过执行与连接字线W0到Wy的存储元件上的擦除被执行的情况类似的序列，连接字线W(y+1)到W(2y)的存储元件A(y+1)0到A(2y)0、A(y+1)1到A(2y)1、......、以及A(y+1)n到A(2y)n上的擦除以上述顺序被执行。然后，连接其它字线的存储元件上的擦除按照类似的序列被执行，并且所有存储元件上的擦除能够被执行。
上文已描述了通过将存储阵列划分为列形区域而执行顺序擦除的过程和通过将存储阵列划分为行形区域而执行顺序擦除的过程。然而，根据上述过程，擦除没有必要执行。例如，可以通过将存储阵列划分为矩阵形区域而执行顺序擦除。
在前述的实施例的存储设备中，能够通过采用该将擦除电压施加到当前正在执行擦除的存储单元上同时将擦除电压施加到随后将要执行擦除的存储单元上的过程，也就是说，通过采用以叠加方式将擦除电压施加到存储阵列的过程，来高速执行存储阵列上的擦除。
用于根据前述的实施例的存储设备中的存储单元具有如下特征，即存储单元达到非常高的电阻，诸如高电阻状态下大约几百万欧姆。因此，已完成擦除的存储单元处于高电阻状态，并且即使施加擦除电压也只有极小量的电流流动。因此，几乎不产生任何电压降。
换句话说，即使将擦除电压施加到已完成擦除的存储单元上，并且同时，将擦除电压施加到还没有完成擦除的存储单元上，也就是说，即使，在先前执行擦除的存储单元的擦除完成后，擦除电压被施加到存储单元，并且同时，擦除电压被施加到随后将要执行擦除的存储单元上，功率消耗能够减少。
当同时执行多个存储单元上的擦除时，电流流向没有完成擦除的多个存储单元。因此，有必要维持流向存储单元的电流总量不超出芯片的电流供给容量。如果流向存储单元的电流总量超过了芯片的电流供给容量，则希望的擦除电压没有被施加到存储单元。在这种情况下，发生擦除失败。
如上所述，对于一些存储单元，擦除并没有在大约1纳秒内完成。然而，对于大多数存储单元，擦除在大约1纳秒内完成。因此，从施加擦除电压经过1纳秒后，先前执行擦除的存储单元内几乎不产生任何电压降。因此，通过在从擦除电压施加到先前执行擦除的存储单元时起经过大约1纳秒后，将擦除电压施加到随后将要执行擦除的存储单元上，功率消耗能够被有效减少。在图7A和7B中，符号“P”表示存储阵列消耗的电能。
本领域技术人员能够理解的是，依据设计要求或其它因素能够发生各种修改、组合、子组合以及改变，只要它们在所附的权利要求或其等同物的范围内。
相关申请的交叉引用
本发明包括与2005年6月2日在日本专利局提交的日本专利申请JP 2005-162307相关的主题，其全部内容包含于此作为引用。

Claims (5)

1.一种存储设备，包括：
多个以矩阵形式排列的存储单元，多个存储单元中的每个包括
存储元件，具有以下特性，当施加第一阈值电平或更高的电信号时其电阻从高状态变为低状态，以及当施加第二阈值电平或更高的电信号时，电阻从低状态变为高状态，所述第二阈值电平或更高的电信号的极性不同于第一阈值电平或更高的电信号的极性；以及
电路元件，与所述存储元件串联，
其中，在将擦除电压施加到包括当前正在执行擦除的至少一个存储单元的预定单元的状态下，从把擦除电压施加到包括当前正在执行擦除的存储单元的预定单元时起经过预定的时间后，擦除电压被施加到包括随后将要执行擦除的至少一个存储单元的预定单元，以在存储单元上执行擦除。
2.根据权利要求1的存储设备，其中：
所述存储元件包括夹在第一电极和第二电极之间的存储层；
当在第一电极和第二电极间施加第一阈值电平或更高的电信号时，所述电阻从高状态变为低状态；以及
当在第一电极和第二电极间施加第二阈值电平或更高的电信号时，所述电阻从低状态变为高状态。
3.一种存储设备的擦除方法，所述存储设备包括多个以矩阵形式排列的存储单元，多个存储单元中的每个包括：存储元件，具有以下特性，当施加第一阈值电平或更高的电信号时其电阻从高状态变为低状态，以及当施加第二阈值电平或更高的电信号时，电阻从低状态变为高状态，所述第二阈值电平或更高的电信号的极性不同于第一阈值电平或更高的电信号的极性；以及电路元件，与所述存储元件串联，并用作负载，所述方法包括步骤：
在将擦除电压施加到包括当前正在执行擦除的至少一个存储单元的预定单元的状态下，从把擦除电压施加到包括当前正在执行擦除的存储单元的预定单元时起经过预定的时间后，把擦除电压施加到包括随后将要执行擦除的至少一个存储单元的预定单元，以在存储单元上执行擦除。
4.一种存储设备的擦除方法，所述存储设备包括多个以矩阵形式排列的存储单元，多个存储单元中的每个包括：存储元件，所述存储元件具有夹在第一电极和第二电极之间的存储层，并具有以下特性，当在第一电极和第二电极间施加第一阈值电平或更高的电信号时，其电阻从高状态变为低状态，以及当在第一电极和第二电极间施加第二阈值电平或更高的电信号时，所述电阻从低状态变为高状态；以及电路元件，与所述存储元件串联，所述方法包括步骤：
在将擦除电压施加到包括当前正在执行擦除的至少一个存储单元的预定单元的状态下，从把擦除电压施加到包括当前正在执行擦除的存储单元的预定单元时起经过预定的时间后，把擦除电压施加到包括随后将要执行擦除的至少一个存储单元的预定单元，以在存储单元上执行擦除。
5.一种半导体设备，包括多个以矩阵形式排列的存储单元，多个存储单元中的每个包括：存储元件，具有以下特性，当施加第一阈值电平或更高的电信号时其电阻从高状态变为低状态，以及当施加第二阈值电平或更高的电信号时所述电阻从低状态变为高状态，所述第二阈值电平或更高的电信号的极性不同于第一阈值电平或更高的电信号的极性；以及电路元件，与所述存储元件串联，所述半导体设备包括：
擦除电压施加装置，其中，在将擦除电压施加到包括当前正在执行擦除的至少一个存储单元的预定单元上的状态下，从把擦除电压施加到包括当前正在执行擦除的存储单元的预定单元上时起经过预定的时间后，擦除电压被施加到包括随后将要执行擦除的至少一个存储单元的预定单元，以在存储单元上执行擦除。
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