CN216119562U - 移位寄存器 - Google Patents

Abstract

本申请涉及一种移位寄存器，包括触发器单元、数据选择单元、寄存单元、清零单元以及时钟信号单元。触发器单元用以接收来自于外部的控制信号，并对控制信号进行整形；数据选择单元与触发器单元连接，以接收整形后的控制信号，基于整形后的控制信号对来自于外部的输入数据进行选择；寄存单元分别与数据选择单元、清零单元和时钟信号单元连接，以接收被数据选择单元选中的数据信号，并基于经时钟信号单元输入的时钟信号执行输入数据的并行输出或者移位输出，基于经清零单元输入的清零信号执行清零功能。该移位寄存器通过触发器单元对缓变的控制信号进行整形，使得电路能准确识别电平翻转点，解决在特殊使用需求下右移功能和并行送数功能的紊乱问题。

Description

移位寄存器

技术领域

本申请涉及寄存器技术领域，具体涉及一种移位寄存器，尤其涉及一种移位寄存器的电路结构。

背景技术

在数字电路中，移位寄存器是一种在若干相同时间脉冲下工作的器件，数据以并行或串行的方式输入到该器件中，然后每个时间脉冲依次向左或右移动一个比特，在输出端进行输出。本申请提供的移位寄存器为四位双向移位寄存器，其接收的数据信号可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。

在实际工作过程中，移位寄存器接收到的信号往往并不是理想的信号，而经常是不规则的缓变信号。而现有的移位寄存器在接收到缓变信号时容易出现右移功能和并行送数功能的紊乱问题。

实用新型内容

针对现有技术中存在的上述缺陷，本申请提供一种移位寄存器，能够解决右移功能和并行送数功能紊乱的问题。

为实现上述目的，本申请提供的移位寄存器，包括如下电路结构：触发器单元、数据选择单元、寄存单元、清零单元以及时钟信号单元，其中：

触发器单元用以接收来自于外部的控制信号，并对控制信号进行整形；

数据选择单元与触发器单元连接，以接收整形后的控制信号，基于整形后的控制信号对来自于外部的输入数据进行选择；

寄存单元分别与数据选择单元、清零单元和时钟信号单元连接，以接收被数据选择单元选中的数据信号，并基于经时钟信号单元输入的时钟信号执行输入数据的并行输出或者移位输出，基于经清零单元输入的清零信号执行清零功能。

优选地，触发器单元包括第一触发器单元和第二触发器单元；数据选择单元包括第一控制端和第二控制端；第一触发器单元连接第一控制端，第二触发器单元连接第二控制端。

优选地，触发器单元包括：

第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，依次串联，且栅极并联作为触发器单元的输入端；

第三PMOS管，漏极连接地线，源极连接第一PMOS管与第二PMOS管的串联处；

第三NMOS管，漏极连接电源线，源极连接第一NMOS管与第二NMOS管的串联处；

第三PMOS管的栅极、第三NMOS管的栅极、第二PMOS管的漏极、第一NMOS管的漏极连接于同一节点；

反相器，其输入端与前述节点连接，其输出端作为触发器单元的输出端。

优选地，前述触发器单元为施密特触发器。

优选地，施密特触发器中预设正向阈值电压和负向阈值电压，并以正向阈值电压和负向阈值电压作为电平翻转点对控制信号进行整形。

优选地，清零信号单元用于接收外部的清零信号并进行处理，并将处理后的清零信号发送至寄存单元；时钟信号单元用于接收外部时钟信号源的时钟信号并进行处理，并将处理后的时钟信号发送至寄存单元。

优选地，数据选择单元包括多个数据选择模块和多个与非门；数据选择模块包括传输门和反相器；与非门用于基于整形后的控制信号，控制数据选择模块中的传输门通断；数据选择模块根据传输门的通断状态，向寄存单元传输串行数据信号或并行数据信号。

优选地，数据选择模块与寄存单元的数量相同。

优选地，数据选择单元和寄存单元的数量均为四个。

优选地，寄存单元包括多个主从D型触发器。

在本申请实施例提供的技术方案中，通过对缓变的控制信号进行整形，使得电路能准确识别电平翻转点，解决右移功能和并行送数功能的紊乱问题。更具体地说，通过在两个状态控制端前加入了触发器单元，并预设阈值电压，使得电路在接收到缓变输入信号时，能够按照预设的阈值电压作为电路的电平翻转点而对输入信号进行整形处理，使电路能准确进行右移和并行送数功能。

附图说明

图1为现有技术中的移位寄存器电路右移和并行送数功能紊乱示意图；

图2为本申请实施例中移位寄存器电路原理图；

图3为本申请实施例中移位寄存器的框图；

图4为本申请实施例解决现有技术问题后的原理图仿真；

图5为本申请实施例中的一种触发器单元的电路示意图；

图6为本申请实施例中的一种数据选择单元的电路原理图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如可以是固定连接，也可以是拆卸连接，或一体地连接；可以是机械连接，也可以是电连接：可以是直接连接，也可以通过中间媒介间接连接，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请实施例中的具体含义。

以下结合附图对本实用新型的实施例进行详细地说明。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下实施例为示例性的，其中所描述的实施方式并不代表与本申请相一致的所有实施方式。

应当理解，尽管本申请采用了第一、第二、第三等序数词，但这些序数词仅用来将同一类型的事物彼此区分开，并不代表其先后或重要性顺序。例如，在不脱离本申请范围的情况下，第一XX也可以被称为第二XX，类似地，第二XX也可以被称为第一XX。在不冲突的情况下，下述的实施例及实施方式中的特征可以相互组合。

在移位寄存器的实际应用过程中，输入的控制信号往往并不是理想的信号，而是经常为不规则的缓变信号。而当输入信号为未经整形的缓变输入信号，则移位寄存器经常会出现右移功能和并行送数功能紊乱的问题，原因在于电路无法准确识别电平翻转点，从而造成电路的右移功能和并行送数功能出现紊乱。

具体如图4所示，向现有移位寄存器的两个状态控制端M0和M1输入控制信号，其中M1输入缓变信号，M0正常输入高电平信号，Q0是右移送数，Q1，Q2，Q3是并行送数。以电源电压12V为实验基准，当检测到控制端M1输入电压在6.08V～6.12V区间时，电路的右移功能和并行送数功能出现紊乱，如图4中V1-V2区间即为功能异常区间；在V2-V3区间中，M1输入电压超过6.12V后，被识别为高电平，移位寄存器进入正常的并行送数状态，V3后为正常的移位送数状态。结合上述实验，判断是由于在6.08V～6.12V电压变换区间内，电路无法准确识别电平翻转点，造成了右移功能和并行送数功能紊乱。

并且实践表明，改变电源电压，上述功能异常区间虽然有所改变，但均有一段电压区间显示电路的右移功能和并行送数功能出现紊乱。

基于上述，本申请在移位寄存器的电路结构中增加了触发器，用于对缓变信号进行整形，相应在移位寄存器的版图布局中增加了触发器版图区，并且对版图的布局进行了优化。

本申请实施例提供了一种移位寄存器版图结构，如图1所示，该版图结构包括输入/输出接口版图区1、触发器版图区2、数据选择器版图区3、清零功能版图区4、时钟功能版图区5和寄存单元版图区6，以下结合附图对本实用新型的实施例进行详细地说明。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下实施例为示例性的，其中所描述的实施方式并不代表与本申请相一致的所有实施方式。

应当理解，尽管本申请采用了第一、第二、第三等序数词，但这些序数词仅用来将同一类型的事物彼此区分开，并不代表其先后或重要性顺序。例如，在不脱离本申请范围的情况下，第一XX也可以被称为第二XX，类似地，第二XX也可以被称为第一XX。在不冲突的情况下，下述实施例及实施方式中的特征可以相互组合。

在移位寄存器的实际应用过程中，输入的控制信号往往并不是理想的信号，而是经常为不规则的缓变信号。而当输入信号为未经整形的缓变输入信号，则移位寄存器经常会出现右移功能和并行送数功能紊乱的问题，原因在于电路无法准确识别电平翻转点，从而造成电路的右移功能和并行送数功能出现紊乱。

如图1所示，向现有移位寄存器的两个状态控制端M0和M1输入控制信号，其中M1输入缓变信号，M0正常输入高电平信号，Q0是右移送数，Q1，Q2，Q3是并行送数。以电源电压12V为实验基准，当检测到控制端M1输入电压在6.08V～6.12V区间时，电路的右移功能和并行送数功能出现紊乱，如图1中V1-V2区间即为功能异常区间；在V2-V3区间中，M1输入电压超过6.12V后，被识别为高电平，移位寄存器进入正常的并行送数状态，V3后为正常的移位送数状态。结合上述实验，判断是由于在6.08V～6.12V电压变换区间内，电路无法准确识别电平翻转点，造成了右移功能和并行送数功能紊乱。

并且实践表明，改变电源电压，上述功能异常区间虽然有所改变，但均有一段电压区间显示电路的右移功能和并行送数功能出现紊乱。

为此，本实用新型对现有移位寄存器进行改进，在两个状态控制端前增设触发器结构，以此来完成对缓变输入信号的整形，使电路能准确识别电平翻转点，解决右移功能和并行送数功能的紊乱问题。以下结合具体的实施例进行阐释。

如图2所示的电路图和图3所示的框图，本实施例提供的移位寄存器，其电路包括：触发器单元、数据选择单元、寄存单元、时钟信号单元和清零信号单元。

本实施例提供的移位寄存器，其涉及的输入信号具体包括输入的数据信号、控制信号、清零信号、时钟信号；涉及的输出信号具体包括输出的并行或移位信号。

触发器单元，用于接收外部的控制信号，并对控制信号进行整形；具体而言，是将噪声干扰的或者缓慢变化的控制信号转变为无噪声的、边沿较陡的数字输出信号。

数据选择单元与触发器单元连接，用于经接收触发器单元整形后的控制信号，并基于整形后的控制信号对来自于外部的输入数据进行选择。

寄存单元，分别与数据选择单元、清零单元和时钟信号单元连接，以接收被数据选择单元选中的数据信号，并基于经移位寄存器输入的时钟信号执行输入数据的并行输出或者移位输出，基于经清零单元输入的清零信号执行清零功能。

以右移功能为例，数据由DSR端输入，在时钟CP上升沿的作用下，寄存单元内的数据进行右移。由DSR端输入的数据先送到Q0端，Q0端原有的数据Q00右移到Q1，Q1端原有的数据Q10右移到Q2并以此类推。并行输入功能具体为加在D0～D3上的数据，在时钟CP上升沿的作用下一一对应地传送到对应寄存单元的输出端Q0～Q3上。优选实施例中，寄存单元包括多个主从D型触发器。

在工作状态下，触发器单元对控制端M0和M1接收到的控制信号进行整形，具体为确定正向阈值电压VT+和负向阈值电压VT-，该正向阈值电压VT+和负向阈值电压VT-即为电路的电平翻转点，这样就使得电路能够在接收缓变输入信号时，准确识别电平翻转点，并对信号进行整形，从而使寄存单元准确进行右移和并行送数功能。如图4所示，本实施例中当输入端识别出正确的电平翻转点后，功能正常，并没有出现紊乱的现象，解决了现有技术中存在的问题。

在优选实施例中，数据选择单元包括第一控制端和第二控制端；触发器单元包括第一触发器单元和第二触发器单元；第一控制端连接第一触发器单元，第二控制端连接第二触发器单元。参考图2和图4，本实施例中，数据选择单元接收两路控制信号(下文中用M0和M1进行表示)，当M0为高电平，M1为低电平时，电路执行右移功能。数据由DSR端输入，在时钟CP上升沿的作用下，寄存单元内的数据进行右移。由DSR端输入的数据先送到Q0端，Q0端原有的数据Q00右移到Q1，Q1端原有的数据Q10右移到Q2并以此类推。当M0和M1同时为高电平时，则寄存单元执行并行输入功能。加在D0～D3上的数据，在时钟CP上升沿的作用下一一对应地传送到对应寄存单元的输出端Q0～Q3上。

如图5，根据对控制信号整形的需求，触发器单元的核心部分是由MOS管T1到T6和反相器组成的施密特触发电路。反相器用于保证输入信号的相位保持不变。如果没有MOS管T3和T6存在，那么MOS管T1、T2、T4和T5仅仅是一个反相器，无论输入信号V1从高电平降低时还是从低电平升高时转换电平均在1/2VDD附近。MOS管T3和T6的存在能使MOS管T2和T5迅速导通，从而实现整形的目的。

具体的，触发器单元中包括反相器、三个PMOS管以及三个NMOS管，以下为方便区分，将MOS管分别记为第一至第三PMOS管以及第一至第三NMOS管；第一PMOS管T1、第二PMOS管T2、第一NMOS管T5和第二NMOS管T4，依次串联，且栅极并联作为触发器单元的输入端；第三PMOS管T3，漏极连接地线，源极连接第一PMOS管T1与第二PMOS管T2的串联处；第三NMOS管T6，漏极连接电源线，源极连接第一NMOS管T5与第二NMOS管T4的串联处；第三PMOS管T3的栅极、第三NMOS管T6的栅极、第二PMOS管T2的漏极、第一NMOS管T5的漏极连接于同一节点，并且该节点连接至反相器的输入端；

反相器，包括串联的PMOS管和NMOS管，且PMOS管的栅极与NMOS管的栅极并联作为反相器的输入端，反相器的输出端作为触发器单元的输出端。

优选的实施例中，触发器单元具体为施密特触发器。

在优选实施例中，施密特触发器单元能够预设正向阈值电压和负向阈值电压，能够将正向阈值电压或负向阈值电压作为电平翻转点对控制信号整形。应当理解，对于标准的施密特触发器，当输入电压高于正向阈值电压，输出为高；当输入电压低于负向阈值电压，输出为低；当输入在正负向阈值电压之间，输出不改变，也就是说输出由高电位翻转为低电位，或是由低电位翻转为高电位时所对应的阈值电压是不同的。只有当输入电压发生足够的变化时，输出才会变化。这种双阈值动作被称为滞后特性，表明施密特触发器有记忆性。施密特触发器可作为波形整形电路，能将一个噪声干扰的或者缓慢变化的输入信号转变为一个无噪声的数字输出信号，而且由于施密特触发器具有滞回特性，所以可用于抗干扰。

在优选实施例中，数据选择单元包括多个与非门和多个数据选择模块，数据选择模块包括传输门和反相器。与非门用于基于整形后的控制信号，控制数据选择模块中的传输门通断；数据选择模块根据传输门的通断状态，向寄存单元传输串行数据信号或并行数据信号。如图6所示，数据选择模块中包括传输门TG1～TG4和反相器，A1-A4为与非门处理后输出的四个控制信号，DSR为右移数据输入信号，DSL为左移数据输入信号，S为进行移位传输过程中产生的数据信号，D为并行数据输入信号，Y为该数据模块处理后的输出信号。整形后的控制信号通过与非门处理后输出四个控制信号A1-A4，从而控制数据选择模块中的各个传输门TG1～TG4是否导通。数据选择模块中传输门的通断决定传输给寄存单元的数据信号是并行数据信号还是串行数据信号。

在优选实施例中，并行输入端口与数据选择模块数量相同并一一对应连接；串行输入端口具体包括左移串行输入端口和右移串行输入端口；各数据选择模块串行连接，且串行连接的两端分别连接有左移串行输入端口和右移串行输入端口。

进一步地，数据选择模块与寄存单元的数量相同。如图2所示，实施例中的移位寄存器为4位移位寄存器，因此数据选择模块和寄存单元的数量均为四个。

时钟信号单元，用于为寄存单元提供时钟信号。不难理解，时钟信号单元用于与外部时钟信号源连接，接收外部时钟信号源的时钟信号并进行处理，并将处理后的时钟信号发送至寄存单元。

清零信号单元用于接收外部的清零信号并进行处理，并将处理后的清零信号发送至寄存单元。

上述时钟信号单元和清零信号单元均可以是现有移位寄存器中常用的时钟信号单元和清零信号单元，此处不再赘述。

以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。

Claims (10)

1.一种移位寄存器，其特征在于，包括触发器单元、数据选择单元、寄存单元、清零单元以及时钟信号单元，其中：

所述触发器单元用以接收来自于外部的控制信号，并对所述控制信号进行整形；

所述数据选择单元与所述触发器单元连接，以接收整形后的控制信号，基于整形后的控制信号对来自于外部的输入数据进行选择；

所述寄存单元分别与所述数据选择单元、所述清零单元和所述时钟信号单元连接，以接收被所述数据选择单元选中的数据信号，并基于经所述时钟信号单元输入的时钟信号执行输入数据的并行输出或者移位输出，基于经所述清零单元输入的清零信号执行清零功能。

2.根据权利要求1所述的移位寄存器，其特征在于，所述触发器单元包括第一触发器单元和第二触发器单元；所述数据选择单元包括第一控制端和第二控制端；所述第一触发器单元连接第一控制端，所述第二触发器单元连接第二控制端。

3.根据权利要求1所述的移位寄存器，其特征在于，所述触发器单元包括：

第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，依次串联，且栅极并联作为触发器单元的输入端；

第三PMOS管，漏极连接地线，源极连接所述第一PMOS管与所述第二PMOS管的串联处；

第三NMOS管，漏极连接电源线，源极连接所述第一NMOS管与所述第二NMOS管的串联处；

所述第三PMOS管的栅极、所述第三NMOS管的栅极、所述第二PMOS管的漏极、所述第一NMOS管的漏极连接于同一节点；

反相器，其输入端与所述节点连接，其输出端作为触发器单元的输出端。

4.根据权利要求3所述的移位寄存器，其特征在于，所述触发器单元为施密特触发器。

5.根据权利要求4所述的移位寄存器，其特征在于，所述施密特触发器中预设正向阈值电压和负向阈值电压，并以所述正向阈值电压和所述负向阈值电压作为电平翻转点对控制信号进行整形。

6.根据权利要求1所述的移位寄存器，其特征在于，所述清零信号单元用于接收外部的清零信号并进行处理，并将处理后的清零信号发送至寄存单元；所述时钟信号单元用于接收来自于外部时钟信号源的时钟信号并进行处理，并将处理后的时钟信号发送至寄存单元。

7.根据权利要求1所述的移位寄存器，其特征在于，所述数据选择单元包括多个数据选择模块和多个与非门；所述数据选择模块包括传输门和反相器；所述与非门用于基于整形后的控制信号，控制所述数据选择模块中的传输门通断；数据选择模块用于根据所述传输门的通断状态，向寄存单元传输串行数据信号或并行数据信号。

8.根据权利要求7所述的移位寄存器，其特征在于，所述数据选择模块与所述寄存单元数量相同。

9.根据权利要求8所述的移位寄存器，其特征在于，所述数据选择单元和寄存单元的数量均为四个。

10.根据权利要求1、8、9中任一项所述的移位寄存器，其特征在于，所述寄存单元包括多个主从D型触发器。

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