DE4034559A1 - Sperrschicht-feldeffekttransistor und verfahren zu seiner herstellung - Google Patents
Sperrschicht-feldeffekttransistor und verfahren zu seiner herstellungInfo
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Description
Die Erfindung bezieht sich auf einen Sperrschicht-Feldef
fekttransistor gemäß dem Oberbegriff des Patentanspruchs 1
mit einem pn-Junction Gate (nachfolgend als JFET bezeich
net) sowie auf ein Verfahren zur Herstellung dieses Tran
sistors und insbesondere auf JFETs aus einem Verbundhalb
leiter, beispielsweise aus Galliumarsenid.
Die Fig. 1 zeigt einen Querschnitt durch einen konventio
nellen Sperrschicht-Feldeffekttransistor (junction field
effect transistor). Der Transistor enthält eine metallische
Sourceelektrode 1, eine metallische Gateelektrode 2 und ei
ne metallische Drainelektrode 3. Die Gateelektrode 2 befin
det sich auf einem Gatebereich 4, der einen Restteil einer
Schicht 4 vom p-Typ darstellt. Die Source- und Drainelek
troden 1 und 3 liegen auf einer n-Typ-Kanalschicht 6 und
bilden ohmsche Kontakte mit dieser Kanalschicht 6. Der Ga
tebereich 4 liegt ebenfalls auf der Kanalschicht 6 zwischen
den Source- und Drainelektroden 1 und 3 und bildet mit der
Schicht 6 einen gleichrichtenden Übergang (rectifying junc
tion). Typischerweise liegt die Kanalschicht 6 auf einer
Pufferschicht 8, die undotiert ist. Die gesamte Struktur
befindet sich auf einem Substrat 9, beispielsweise auf ei
nem halbisolierenden Galliumarsenidsubstrat, wenn die ande
ren im JFET verwendeten Materialien Galliumarsenid oder
Aluminium-Galliumarsenid sind. Der Gatebereich 4 wird durch
Ätzen einer halbleitenden Schicht erhalten, die durch epit
aktisches Aufwachsen, beispielsweise durch Molekularstrah
lepitaxie (MBE) auf der Kanalschicht 6 gebildet wird. Die
Fläche des zwischen dem Gatebereich 4 und der Kanalschicht
6 liegenden Übergangs bzw. Zonenübergangs (junction) wird
durch die Stärke des Ätzens der epitaktischen Schicht ge
steuert.
Die Betriebseigenschaften des in Fig. 1 gezeigten JFETs,
insbesondere sein Frequenzverhalten, hängen von der Fläche
des Zonenübergangs zwischen dem Gatebereich 4 und der Ka
nalschicht 6 ab. Die Grenzfrequenz bzw. Abschneidefrequenz
fT des JFEts bei Verwendung in einem Verstärker oder die
maximale Oszillatorfrequenz fmax bei Verwendung des JFETs
in einem Oszillator sind typischerweise besser als die Ab
schneidefrequenz und Oszillatorfrequenz eines durch Ione
nimplantation gebildeten JFETs, wie nachfolgend beschrieben
wird. Jedoch ist die Steuerung des Ätzschrittes zur Bildung
des Zonenübergangs zwischen dem Gatebereich 4 und der Ka
nalschicht 6 schwierig, so daß sich für Einrichtungen, die
an sich identische Eigenschaften haben sollten, unter
schiedliche Eigenschaften ergeben, wenn sie zu unterschied
lichen Zeiten hergestellt werden.
Nachfolgend wird anhand der Fig. 2 näher beschrieben, warum
die Eigenschaften des JFETs mit der in Fig. 1 gezeigten
Struktur schwanken können. Gemäß Fig. 2 besitzt eine Kanal
schicht 6 eine Breite W von 200 µm, wobei der Abstand 1
zwischen dem Gatebereich 4 und der Sourceelektrode 1 nur
1 µm beträgt. Um sicherzustellen, daß die gesamte p-Typ-
Schicht zwischen Source- und Drainelektrode mit Ausnahme
des Gatebereichs 4 in einem Ätzschritt entfernt bzw. abge
tragen wird, wird auch die n-Typ-Kanalschicht 6 geätzt und
partiell entfernt, und zwar in der Nachbarschaft des Gate
bereichs 4. Die Fig. 2 zeigt die Grenzfläche zwischen der
Kanalschicht 6 und der Gateschicht 4 vor dem Ätzen in ge
brochenen Linien, wobei die durchgezogenen Linien die Ka
nalschicht 6 nach dem Ätzen zeigen. Beim Ätzen werden typi
scherweise 100 bis 300 Å (10 bis 30 nm) der Kanalschicht 6
abgetragen. Die Dicke t des Kanals variiert also von etwa
1000 Å (100 nm) in der Nähe von Source- und Drainelektroden
bis hin zu etwa 700 Å (70 nm) an den beiden einander gegen
überliegenden Seiten des Gatebereichs 4. Die Trägerkonzen
tration n von Elektronen in der Kanalschicht 6 liegt typi
scherweise bei etwa 1,5 × 1017 cm-3, während die Elektro
nenmobilität µe etwa 4000 cm2/(V s) beträgt. Der Sourcewi
derstand R ergibt sich zu:
R = (p/t) (1/W).
R = (p/t) (1/W).
Hierin sind p der spezifische Widerstand des Materials (=
(1/qnµe) und q die Elektronenladung (= 1,601 × 10-19C).
Für eine typische Trägerkonzentration und Beweglichkeit ist
p = 1,041 × 10-2 Ohm-cm.
Liegt die Kanaldicke t konstant bei 1000 Å (100 nm), so be
trägt der Sourcewiderstand R = 5,2 Ohm. Beträgt die Dicke t
des Kanals aber nur 700 Å (70 nm), weil 300 Å (30 nm) von
der Kanalschicht beim Ätzen abgetragen worden sind, so
steigt der Sourcewiderstard R auf 7,5 Ohm an. Die Änderung
des Sourcewiderstands R beträgt also 44%, je nachdem, wie
weit die Kanalschicht beim Ätzen abgetragen worden ist.
Versuche haben gezeigt, daß der Sourcewiderstand in sehr
viel größerem Umfang schwankt, beispielsweise um etwa 100%,
wenn JFETs durch dasselbe Verfahren, jedoch zu unterschied
lichen Zeiten, hergestellt werden.
Die Fig. 3 zeigt einen Querschnitt durch den Aufbau eines
konventionellen Sperrschicht-Feldeffekttransistors, der
durch Ionenimplantation nach einem Verfahren hergestellt
wird, das sehr ähnlich zu jenem ist, das konventionell zur
Herstellung von Schottky-Feldeffekttransistoren aus Galli
umarsenid benutzt wird. In Fig. 3 sind die gleichen Elemen
te wie in den anderen Figuren mit den gleichen Bezugszei
chen versehen. Gemäß dem in Fig. 3 gezeigten Aufbau liegt
der p-Typ-Gatebereich 4 innerhalb der n-Typ-Kanalschicht 6
sowie an deren Oberfläche, und zwar dort, wo die Gateelek
trode 2 angeordnet ist. Die Struktur nach Fig. 3 enthält
ähnliche oder identische Source- und Drainbereiche 7 und 7′
jeweils unterhalb der Sourceelektrode 1 und der Drainelek
trode 3, wobei diese Bereiche 7, 7′ relativ stark n⁺ do
tiert sind. Ein JFET dieses Typs kann beispielsweise da
durch hergestellt werden, daß die Schicht 6 vom n-Typ durch
epitaktisches Aufwachsen, durch Diffusion oder durch Ione
nimplantation von Verunreinigungen erzeugt wird. Anschlie
ßend wird der Zentralbereich der Schicht 6 vom n-Typ mas
kiert, um Ionen abzuschirmen, wobei dann die Bereiche 7 und
7′ vom n⁺-Typ durch Ionenimplantation erzeugt werden.
Schließlich wird der Gatebereich 4 vom p-Typ durch Diffusi
on oder durch Ionenimplantation gebildet, und zwar unter
Verwendung einer Maske, die den außerhalb des Gatebereichs
4 liegenden Bereich gegenüber zu dotierenden Ionen vom p-
Typ während der Ionenimplantation oder Ionendiffusion ab
schirmt. Die sich ergebende JFET-Struktur läßt sich genauer
herstellen als die Struktur nach Fig. 1, da kein Ätzprozeß
im Bereich der pn-Übergangs erforderlich ist. Der auf diese
Weise erhaltene pn-Übergang weist jedoch eine parasitäre
Kapazität auf, und zwar zusätzlich zur bereits vorhandenen
Gatekapazität, wodurch sich das Frequenzverhalten des JFETs
verschlechtert.
Das Frequenzverhalten eines Feldeffekttransistors wird häu
fig durch die Abschneidefrequenz fT (cutoff frequency) dar
gestellt. Diese ergibt sich zu
fT = (gm/2πCgs),
Hierin sind gm die Steilheit bzw. der Übertragungsleitwert (transconductance) der Einrichtung und Cgs die Kapazität zwischen Gate und Source.
fT = (gm/2πCgs),
Hierin sind gm die Steilheit bzw. der Übertragungsleitwert (transconductance) der Einrichtung und Cgs die Kapazität zwischen Gate und Source.
Die Elemente der parasitären Kapazität der Struktur nach
Fig. 3 sind in den Fig. 4(a) und 4(b) dargestellt. Fig.
4(a) zeigt einen Querschnitt durch den Zentralbereich des
JFETs nach Fig. 3, wobei der Zentralbereich den Gatebereich
4 und die Gateelektrode 2 enthält. Die Struktur des Über
gangs bzw. Zonenübergangs ist vergrößert in Fig. 4(b) dar
gestellt. Ferner ist in Fig. 4 die Verarmungsschicht einge
zeichnet, die im Bereich des Übergangs zwischen dem Gatebe
reich 4 vom p-Typ und der Kanalschicht 6 vom n-Typ erzeugt
wird. Die Verarmungsschicht trägt das Bezugszeichen 10. Die
kapazitiven Komponenten der Verarmungsschicht 10 sind C′o
im tiefsten Teil des Übergangs, der parallel zur Oberfläche
liegt, auf der sich die Gateelektrode 2 befindet, und C′f
in den beiden Seitenbereichen des Übergangs, die praktisch
quer bzw. senkrecht zur Oberfläche liegen, auf der sich die
Gateelektrode 2 befindet. Diese kapazitiven Komponenten
liegen elektrisch parallel zueinander, so daß sich die Ge
samtkapazität durch ihre arithmetische Summe ergibt, also
zu Cgs = C′o + 2C′f.
Ein spezielles Beispiel der Kapazität des JFETs nach Fig. 3
ist in Fig. 5 dargestellt. Bei diesem Beispiel betragen die
Gatelänge 1, also die Länge des Gatebereichs zwischen der
Source- und der Drainelektrode, 0,5 µm, die Kanalbreite
200 µm und die Tiefe t des Gatebereichs 0,1 µm. Die kapazitive
Komponente an jeder der Querseiten des Gatebereichs liegt
bei etwa 1/5 der Kapazität des tiefsten Teils des Gatebe
reichs, wenn die oben genannten Abmessungen realisiert
sind. Für eine Steilheit (transconductance) von 200 mS/mm
und eine Kapazität pro Flächeneinheit von 1,0 × 10-12F/mm
liegt die Abschneidefrequenz (cutoff frequency) fT bei die
ser herkömmlichen Struktur bei etwa 30 GHz. Diese Abschnei
defrequenz ist sehr viel kleiner als gewünscht. Die JFET-
Struktur nach Fig. 1 weist eine kleinere Sperrschichtkapa
zität (junction capacitance) als die Struktur nach Fig. 3
auf, da keine Lateralkomponenten der Sperrschichtkapazität
in der Struktur nach Fig. 1 vorhanden sind. Ein JFET gemäß
Fig. 1 besitzt daher eine höhere Abschneidefrequenz (cutoff
frequency) fT.
Wie die vorangegangene Beschreibung zeigt, muß nach dem
Stand der Technik gewählt werden. Entweder lassen sich re
produzierbar JFETs mit konsistenten Eigenschaften herstel
len, indem die Planarstruktur nach Fig. 3 gebildet wird,
oder es lassen sich Strukturen nach Fig. 1 herstellen, die
infolge der reduzierten Gatekapazität ein besseres Fre
quenzverhalten aufweisen, insbesondere eine höhere Ab
schneidefrequenz fT.
Der Erfindung liegt die Aufgabe zugrunde, einen Sperr
schicht-Feldeffekttransistor zu schaffen, der verbesserte
Hochfrequenz-Eigenschaften aufweist sowie eine Planarstruk
tur, die sich reproduzierbar mit konsistenten Eigenschaften
herstellen läßt.
Die vorrichtungsseitige Lösung der gestellten Aufgabe ist
im kennzeichnenden Teil des Patentanspruchs 1 angegeben.
Dagegen findet sich die verfahrensseitige Lösung im kenn
zeichnenden Teil des Patentanspruchs 11. Vorteilhafte Aus
gestaltungen sind den jeweils nachgeordneten Unteransprü
chen zu entnehmen.
Nach einem ersten Aspekt der Erfindung zeichnet sich ein
Sperrschicht-Feldeffekttransistor aus durch
- - einen eine Oberfläche aufweisenden Halbleiterkörper,
- - relativ stark dotierte Source- und Drainbereiche eines ersten Leitungstyps, die innerhalb des Halbleiterkörpers im Abstand voneinander liegen und die Oberfläche errei chen,
- - eine Kanalschicht vom ersten Leitungstyp innerhalb des Halbleiterkörpers, wobei die Kanalschicht zwischen den Source- und Drainbereichen liegt und diese elektrisch miteinander verbindet,
- - einen Gatebereich eines zweiten Leitungstyps innerhalb des Halbleiterkörpers, der sich von der Oberfläche bis zur Kanalschicht hin erstreckt und mit der Kanalschicht einen gleichrichtenden Übergang bildet,
- - einen innerhalb des Halbleiterkörpers liegenden Bereich mit relativ hohem elektrischem spezifischem Widerstand, wobei sich der Bereich zwischen der Oberfläche und der Kanalschicht sowie zwischen den Source- und Drainberei chen erstreckt und den Gatebereich umgibt, und
- - Source-, Gate- und Drainelektroden auf der Oberfläche und jeweils in Kontakt mit den Source-, Gate- und Drainberei chen.
Ein Verfahren zur Herstellung eines Sperrschicht-Feldef
fekttransistors nach der Erfindung ist gekennzeichnet durch
folgende Schritte:
- - auf einem Halbleitersubstrat mit relativ hohem elektri schem spezifischem Widerstand werden der Reihe nach durch Aufwachsvorgänge eine Halbleiterschicht eines ersten Lei tungstyps und eine einen relativ hohen spezifischen elek trischen Widerstand aufweisende Halbleiterschicht gebil det,
- - es werden im Abstand voneinander liegende Source- und Drainbereiche gebildet, die einen relativ niedrigen spe zifischen elektrischen Widerstand aufweisen, vom ersten Leitungstyp sind und innerhalb der den hohen spezifischen Widerstand aufweisenden Halbleiterschicht und innerhalb der Halbleiterschicht vom ersten Leitungstyp liegen,
- - es wird dann ein Gatebereich eines zweiten Leitungstyps in der den hohen spezifischen Widerstand aufweisenden Halbleiterschicht gebildet, der im Abstand von den Source- und Drainbereichen liegt und sich in Richtung der Halbleiterschicht vom ersten Leitungstyp erstreckt, um mit dieser einen gleichrichtenden Übergang zu bilden, und
- - schließlich werden Source-, Gate- und Drainelektroden je weils auf den Source-, Gate- und Drainbereichen gebildet, die mit diesen in Kontakt stehen.
Die Erfindung wird nachfolgend unter Bezugnahme auf die
Zeichnung näher erläutert. Es zeigen:
Fig. 1 einen Querschnitt durch einen herkömmlichen Sperr
schicht-Feldeffekttransistor mit einer durch Ätzen
gebildeten MESA-Struktur,
Fig. 2 ein perspektivisch dargestelltes Detail des Sperr
schicht-Feldeffekttransistors nach Fig. 1,
Fig. 3 einen Querschnitt durch einen weiteren herkömmli
chen Sperrschicht-Feldeffekttransistor, der durch
Ionenimplantation oder Diffusion hergestellt wor
den ist,
Fig. 4(a) und 4(b) Querschnittsansichten von Teilen des
Sperrschicht-Feldeffekttransistors nach Fig. 3,
Fig. 5 eine Teilansicht des Sperrschicht-Feldeffekttran
sistors nach Fig. 3,
Fig. 6 eine Querschnittsansicht eines Sperrschicht-
Feldeffekttransistors in Übereinstimmung mit einem
Ausführungsbeispiel der Erfindung,
Fig. 7(a) bis 7(d) Herstellungsschritte zur Bildung des
Sperrschicht-Feldeffekttransistors nach Fig. 6,
Fig. 8(a) und 8(b) Detailansichten von Teilen des Sperr
schicht-Feldeffekttransistors nach Fig. 6, und
Fig. 9 eine graphische Darstellung der Verstärkung (gain)
als Funktion der Frequenz bei einem Sperrschicht-
Feldeffekttransistor nach der Erfindung sowie bei
einem herkömmlichen Sperrschicht-Feldeffekttran
sistor.
Ein Sperrschicht-Feldeffekttransistor (junction field ef
fect transistor) in Übereinstimmung mit einem Ausführungs
beispiel der Erfindung gemäß Fig. 6 enthält einen Halblei
terkörper mit einer Anzahl von Elementen. Ein Substrat 9,
beispielsweise aus halbisolierendem Galliumarsenid, trägt
auf seiner Oberfläche eine Pufferschicht 8, die vorzugswei
se aus undotiertem Galliumarsenid besteht. Die Puffer
schicht 8 weist einen relativ hohen spezifischen Widerstand
auf und kann wenigstens annähernd oder ganz vom Eigenlei
tungstyp (intrinsic type) sein. Sie ist somit frei von Do
tierstoffen. Andererseits kann das halbisolierende Substrat
9 wahlweise Verunreinigungen enthalten, beispielsweise
Chrom, um halbisolierende Eigenschaften zu erzielen.
Im allgemeinen ähnliche oder identische und relativ hochdo
tierte n⁺ Source- und Drainbereiche 7 und 7′ befinden sich
voneinander beabstandet im Halbleiterkörper und reichen bis
zur Körperoberfläche, die dem Substrat 9 abgewandt ist. Ei
ne Sourceelektrode 1 und eine Drainelektrode 3 befinden
sich auf der Oberfläche des Halbleiterkörpers und jeweils
in ohmschem Kontakt mit den Source- und Drainbereichen 7
und 7′. Eine Schicht 6 vom n-Typ befindet sich innerhalb
des Halbleiterkörpers und im Abstand von der genannten
Oberfläche, auf der die Source- und Drainelektroden 1 und 3
angeordnet sind. Die Schicht 6 erstreckt sich zwischen den
n⁺-Bereichen 7 und 7′ und verbindet beide elektrisch mit
einander. Beispielsweise kann die Schicht 6 aus Galliumar
senid bestehen oder in einem Transistor mit hoher Elektro
nenbeweglichkeit (HEMT), der eine Version des JFETs dar
stellt, aus AlxGa1-xAs, wobei 0 < x 1 ist. Besteht die
Kanalschicht 6 aus Galliumarsenid, so arbeitet sie als
Stromkanal, durch die hindurch ein Strom zwischen den Be
reichen 7 und 7′ fließt. Besteht dagegen bei einem HEMT die
Schicht 6 aus AlxGa1-xAs, so bildet sich ein zweidimensio
nales Elektronengas (2DEG) in der Pufferschicht 8 benach
bart zur Schicht 6 infolge des Heteroübergangs zwischen der
Schicht 6 und der Pufferschicht 8. Da die Beweglichkeit der
Elektronen im 2DEG sehr viel größer ist als in der
AlxGa1-xAs-Schicht, fließt der Strom, also der Kanalstrom
zwischen den Bereichen 7 und 7′, im wesentlichen in der
Pufferschicht 8. Zum Zwecke der Identifikation wird jedoch
auch die Schicht 6 als Kanalschicht bezeichnet, wenn ein
HEMT betroffen ist, wobei jedoch zu berücksichtigen ist,
daß dann die Kanalschicht 6 nicht als Stromkanal arbeitet.
Ein Gatebereich 4 vom p-Typ erstreckt sich von der Oberflä
che, auf der die Source- und Drainelektroden liegen, zur
halbleitenden Kanalschicht 6 vom n-Typ und bildet einen
gleichrichtenden Übergang (rectifying junction) an der
Grenzfläche zwischen dem halbleitenden Gatebereich 4 vom p-
Typ und der Schicht 6 vom n-Typ. Ein undotierter und halb
leitender Materialbereich 5 mit relativ hohem spezifischem
Widerstand befindet sich zwischen der Oberfläche, auf der
die Source- und Drainelektroden angeordnet sind, und der
Kanalschicht 6, wobei der Materialbereich 5 den Gatebereich
4 umgibt. Vorzugsweise weist der Bereich 5 mit relativ ho
hem spezifischem Widerstand eigenleitende Eigenschaften
auf, ist also weder vom n-Typ noch vom p-Typ. Am vorteil
haftesten ist es, wenn der Bereich 5 undotiert ist. Eine
Gateelektrode 2 ist auf derselben Oberfläche des halblei
tenden Körpers angeordnet, auf der sich auch die Source
und Drainelektroden 1 und 3 befinden. Die Gateelektrode 2
steht in ohmschem Kontakt mit dem Gatebereich 4 und kann,
wie die Fig. 6 zeigt, den Gatebereich 4 überragen und somit
teilweise oberhalb des Bereichs 5 liegen, der den relativ
hohen spezifischen Widerstand aufweist. Vorzugsweise be
steht der Bereich 5 mit relativ hohem spezifischem Wider
stand aus Galliumarsenid.
Ein Verfahren zur Herstellung der in Fig. 6 gezeigten
Struktur wird nachfolgend anhand der Fig. 7(a) bis 7(d) nä
her beschrieben. Die Herstellung des JFETs beginnt mit der
Produktion eines Halbleiterkörpers, der die Struktur nach
Fig. 7(a) aufweist. Der Halbleiterkörper wird dadurch ge
bildet, daß auf einem Galliumarsenidsubstrat 9, vorzugswei
se auf einem halbisolierenden Galliumarsenidsubstrat, durch
epitaktisches Aufwachsen eine undotierte Galliumarsenid-
Pufferschicht 8 gebildet wird. Die Pufferschicht 8 weist
eine Dicke von etwa 1 µm auf. Sodann wird durch einen Auf
wachsvorgang eine Kanalschicht 6 vom n-Typ auf der Puffer
schicht 8 erzeugt, wobei die Dicke der Kanalschicht 6 im
Bereich von 0,01 bis 0,5 µm liegt. Besteht die Kanalschicht
6 aus Galliumarsenid, so ist sie dotiert, um eine Ladungs
trägerkonzentration von etwa 1017 bis 1019 cm-3 zu bilden.
In einem alternativen Ausführungsbeispiel der Erfindung,
das sich auf einen HEMT bezieht, kann die Kanalschicht 6
aus Aluminium-Galliumarsenid bestehen und eine ähnliche
Dicke und ähnliche elektrische Eigenschaften besitzen.
Schließlich wird auf der Kanalschicht 6 durch einen Auf
wachsvorgang eine undotierte Schicht 5 mit relativ hohem
spezifischem Widerstand gebildet, wobei die Schicht 5 vor
zugsweise aus Galliumarsenid besteht. Die Schicht 5 ist
vorzugsweise eigenleitend, also weder vom n-Typ noch vom p-
Typ. Höchst vorzugsweise ist die Schicht mit hohem spezifi
schem Widerstand frei von Dotierstoffen, die innerhalb der
Schicht freie oder eingefangene elektrische Ladungen her
vorrufen könnten. Die genannten Schichten werden alle mit
Hilfe konventioneller Techniken hergestellt, beispielsweise
mit Hilfe der MBE-Technik, der MOCVD-Technik (metal organic
chemical vapor deposition), usw.
Gemäß Fig. 7(b) wird eine Photoresistschicht 11a auf die
einen relativ hohen spezifischen Widerstand aufweisende
Schicht 5 aufgebracht und strukturiert, um zwei im Abstand
voneinander liegende Bereiche freizugeben. Der Resistfilm
maskiert den Zentralbereich des Halbleiterkörpers bei
Durchführung einer Ionenimplantation, verhindert also den
Durchgang von Ionen. Wie in Fig. 7(b) durch die Pfeile an
gedeutet, werden Ionen, die eine Leitfähigkeit im n-Typ
hervorrufen, in den Körper implantiert, um die beiden zu
einander beabstandeten n⁺-Bereiche 7 und 7′ zu erzeugen.
Typischerweise sind die implantierten Ionen Siliciumionen
mit einer Energie von 175 KeV, wobei mit einer Dosis von
2 × 1012 Ionen × cm-2 dotiert wird. Die Ionen durchdringen
die einen hohen spezifischen Widerstand aufweisende Schicht
5 und die Kanalschicht 6 und gelangen ferner in die Puffer
schicht 8 hinein, so daß schließlich die n⁺-Bereiche 7 und
7′ erhalten werden. Besteht die Kanalschicht 6 aus Alumini
um-Galliumarsenid und besteht ferner die Schicht 5 aus Gal
liumarsenid, so werden die n⁺-Bereiche 7 und 7′ partiell
Aluminium-Galliumarsenid und zum Teil Galliumarsenid ent
halten. Nach der Ionenimplantation erfolgt ein Temperungs
schritt bei 750°C für etwa 15 Minuten, um die implantierten
Ionen zu aktivieren. Die Herstellung der n⁺-Bereiche 7 und
7′ ist dann beendet.
Nachdem entsprechend Fig. 7(c) die Photoresistmaske 11a
entfernt worden ist, wird an ihrer Stelle eine neue Photo
resistmaske 11b gebildet. Die Maske 11b enthält eine Öff
nung im Zentralbereich, also in einem Bereich, der mittig
zwischen den n⁺-Bereichen 7 und 7′ liegt. Die Maske 11b
dient als Ionenimplantationsmaske, so daß nur Ionen durch
die Öffnung in der Maske hindurch in die einen relativ ho
hen spezifischen Widerstand aufweisende Schicht 5 implan
tiert werden können, um dort eine Leitfähigkeit vom p-Typ
hervorzurufen. Typischerweise werden Magnesiumionen mit ei
ner Energie von 120 KeV und einer Dosis von 1 × 1012 Ionen
× cm-2 implantiert. Nach der Ionenimplantation wird die
Struktur getempert, und zwar bei etwa 800°C für 30 Minuten,
um die Verunreinigungen vom p-Typ zu aktivieren und den Ga
tebereich 4 vom p-Typ zu bilden.
Im letzten Schritt nach Fig. 7(d) werden, nachdem die Pho
toresistmaske 11b entfernt worden ist, die Source- und
Drainelektroden 1 und 3 niedergeschlagen, und zwar auf die
jeweiligen n⁺-Bereiche 7 und 7′ an der Oberfläche des Halb
leiterkörpers. Auf derselben Oberfläche, auf der sich die
Source- und Drainelektroden 1 und 3 befinden, wird dann zu
sätzlich die Gateelektrode 2 niedergeschlagen, die jedoch
in Kontakt mit dem Gatebereich 4 steht. Vorzugsweise über
ragt die Gateelektrode 2 auf der genannten Oberfläche den
Gatebereich 4 seitlich, um auf diese Weise den Widerstand
des Gates zu reduzieren. Die Gateelektrode 2 liegt also zum
Teil auch noch auf der Schicht 5. Da die Schicht 5 einen
relativ hohen spezifischen Widerstand aufweist oder intrin
sisch ist, ergeben sich durch die ausgedehnte Gateelektrode
keine schädlichen Effekte. Die genannten ohmschen Kontakt
elektroden können typischerweise drei Schichten enthalten,
nämlich AuGe/Ni/Au, wobei AuGe in Kontakt mit dem Halblei
terkörper steht.
Der Sperrschicht-Feldeffekttransistor nach Fig. 6 ist dem
konventionellen Sperrschicht-Feldeffekttransistor nach den
Fig. 1 und 3 insofern überlegen, als einerseits gleichmäßi
ge elektrische Eigenschaften gewährleistet werden können,
auch wenn unterschiedliche dieser Transistoren zu verschie
denen Zeiten hergestellt werden, und er andererseits ein
besseres Hochfrequenzverhalten aufweist.
In den Fig. 8(a) und 8(b) ist der Gatebereich des JFETs
nach der Erfindung im einzelnen dargestellt. Wie anhand der
Fig. 8(b) zu erkennen ist, befindet sich der Verarmungsbe
reich am pn-Übergang im wesentlichen vollständig innerhalb
der Kanalschicht 6. Die Gate-zu-Source-Kapazität Cgs
gleicht somit der Kapazität Co, da die Querkomponenten Cf
vernachlässigbar sind. Die reduzierte Kapazität erhöht die
Abschneidefrequenz (cutoff frequency) fT des neuen JFETs
auf etwa 42 GHz in einer Struktur mit den Abmessungen, die
ähnlich zu denjenigen sind, die im Beispiel nach Fig. 5 be
schrieben wurden. Das berechnete Frequenzverhalten für den
neuen JFET-Transistor ist in Fig. 9 anhand der Kurve (i)
dargestellt, während das berechnete Frequenzverhalten für
den Transistor nach Fig. 4 anhand der Kurve (ii) gemäß Fig.
9 gezeigt ist. Die Fig. 9 läßt erkennen, daß der JFET nach
der Erfindung ein wesentlich besseres Hochfrequenzverhalten
aufweist.
Da beim neuen JFET nach der Erfindung ein einfach gesteuer
ter Ionenimplantationsprozeß für die Bildung des Gatebe
reichs zur Anwendung gelangt, weisen Einrichtungen, die zu
verschiedenen Zeiten hergestellt werden, sehr ähnliche oder
nahezu identische elektrische Eigenschaften auf. Mit ande
ren Worten besitzt der JFET nach der Erfindung den Vorteil
der herkömmlichen Struktur nach Fig. 3 im Hinblick auf die
gleichförmige Herstellung und zusätzlich den Vorteil der
verbesserten Hochfrequenzeigenschaft der herkömmlichen
Struktur nach Fig. 1. Die einfache Struktur des neuen JFETs
läßt sich ohne Schwierigkeiten und kostengünstig herstel
len. Die einen hohen spezifischen Widerstand aufweisende
Schicht 5 erlaubt nicht nur eine kontrollierte Bildung des
Gatebereichs 4, sondern schützt auch die Kanalschicht 6.
Besteht die Schicht 6 aus Aluminium-Galliumarsenid und
nicht aus Galliumarsenid, so wird ein Transistor mit hoher
Elektronenbeweglichkeit (HEMT) erhalten, der noch bessere
Hochfrequenzeigenschaften besitzt.
Vorstehend wurde erwähnt, daß der neue JFET durch Ionenim
plantation hergestellt wird. Die Source- und Drainbereiche
7, 7′ und/oder der Gatebereich 4 können aber auch durch
Diffusion von Verunreinigungen hergestellt werden, um Be
reiche gewünschten Leitungstyps zu erhalten. Bei der Ionen
implantationstechnik zur Bildung des Gatebereichs 4 wird
vorzugsweise Magnesium als Dotierstoff verwendet. Es ist
aber auch möglich, in die einen relativ hohen spezifischen
Widerstand aufweisende Schicht 5 Zink zu implantieren oder
hineinzudiffundieren, um den Gatebereich 4 zu bilden. Die
Tiefe (Eindringtiefe) für die Verunreinigungen, die den
Gatebereich 4 bilden, läßt sich durch den Ionenimplantati
onsprozeß besser steuern als beim Diffusionsprozeß.
Ein wichtiges Merkmal der Erfindung besteht darin, daß der
Gatebereich 4 innerhalb der Schicht 5 liegt, die einen re
lativ hohen spezifischen Widerstand (resistivity) aufweist.
Wäre der Bereich der Schicht 5 außerhalb des Gatebereichs 4
kein Halbleiter, so könnten die Vorteile der Erfindung
nicht erzielt werden. Wäre z. B. die Schicht 5 außerhalb
des Bereichs 4 ein Dielektrikum, beispielsweise Siliciumdi
oxid, Siliciumnitrid oder SiON auf der Kanalschicht 6, so
wären Oberflächen- und Grenzflächen-Zustände sowie Ladungs
träger-Einfangstellen vorhanden, die den Betrieb des Feld
effekttransistors stören würden. Darüber hinaus würden Un
terschiede in den thermischen Ausdehnungskoeffizienten zu
mechanischen Spannungen führen, die ebenfalls das elektri
sche Verhalten nachteilig beeinflussen könnten. Zur Bildung
des Bereichs zur Niederschlagung eines solchen dielektri
schen Bereichs müßte die Kanalschicht 6 geätzt werden, was
wiederum zu den Herstellungsungenauigkeiten führen würde,
die bereits im Zusammenhang mit der Struktur nach Fig. 1
diskutiert worden sind. Darüber hinaus müßte die Kanal
schicht 6 relativ zur Umgebung freigelegt werden. Eine der
artige Freilegung ist jedoch insbesondere bei einem HEMT
unerwünscht, wenn die Schicht 6 aus Aluminium-Galliumarse
nid besteht, da sich dann eine Oxidschicht bilden würde.
Andererseits läßt sich bei der Erfindung der gleichrichten
de Übergang (rectifying junction) zwischen dem Gatebereich
4 und der Kanalschicht 6 präzise an der Grenzfläche zwi
schen der Schicht 5 und der Kanalschicht 6 bilden. Schwan
kungen gegenüber dieser präzisen Positionierung können to
leriert werden, ohne daß ein signifikantes Ansteigen der
Gate-zu-Source-Kapazität und damit eine Verminderung des
Frequenzansprechverhaltens beobachtet werden. Um das ge
wünschte erweiterte Frequenzansprechverhalten beim Tran
sistor nach der Erfindung zu erhalten, müssen die in ihm
verwendeten Halbleitermaterialien Verbundhalbleiter sein
(compound semiconductors), wie z. B. Galliumarsenid. Natür
lich läßt sich der JFET nach der Erfindung auch aus Silici
um herstellen, wenn für bestimmte Anwendungen ein niedriges
Frequenzansprechverhalten gewünscht wird. Vorstehend wurde
beschrieben, daß die JFET-Struktur nach der Erfindung eine
Pufferschicht 8 aufweist, die die Kanalschicht 6 gegenüber
dem Substrat 9 isoliert. Die Pufferschicht dient ferner da
zu, eine bessere Oberfläche als die Substratoberfläche be
reitzustellen, und zwar für den Aufwachsvorgang der Kanal
schicht 6. Allerdings ist die Pufferschicht 8 im Hinblick
auf die JFET-Struktur nach der Erfindung nicht wesentlich.
Sie kann daher auch entfallen.
Claims (25)
1. Sperrschicht-Feldeffekttransistor, gekennzeichnet
durch
- - einen eine Oberfläche aufweisenden Halbleiterkörper,
- - relativ stark dotierte Source- und Drainbereiche (7, 7′) eines ersten Leitungstyps, die innerhalb des Halbleiter körpers im Abstand voneinander liegen und die Oberfläche erreichen,
- - eine Kanalschicht (6) vom ersten Leitungstyp innerhalb des Halbleiterkörpers, wobei die Kanalschicht (6) zwi schen den Source- und Drainbereichen (7, 7′) liegt und diese elektrisch miteinander verbindet,
- - einen Gatebereich (4) eines zweiten Leitungstyps inner halb des Halbleiterkörpers, der sich von der Oberfläche bis zur Kanalschicht (6) hin erstreckt und mit der Kanal schicht (6) einen gleichrichtenden Übergang bildet,
- - einen innerhalb des Halbleiterkörpers liegenden Bereich (5) mit relativ hohem spezifischem Widerstand, wobei sich der Bereich zwischen der Oberfläche und der Kanalschicht (6) sowie zwischen den Source- und Drainbereichen (7, 7′) erstreckt und den Gatebereich (4) umgibt, und
- - Source-, Gate- und Drainelektroden (1, 2, 3) auf der Oberfläche und jeweils in Kontakt mit den Source- (7), Gate- (4) und Drainbereichen (7′).
2. Feldeffekttransistor nach Anspruch 1, dadurch ge
kennzeichnet, daß die Gateelektrode (2) auf der Oberfläche
des Halbleiterkörpers zum Teil auch auf dem den relativ ho
hen spezifischen Widerstand aufweisenden Bereich (5) liegt.
3. Feldeffekttransistor nach Anspruch 1, dadurch ge
kennzeichnet, daß der den relativ hohen spezifischen Wi
derstand aufweisende Bereich (5) intrinsisch ist.
4. Feldeffekttransistor nach Anspruch 1, dadurch ge
kennzeichnet, daß der den relativ hohen spezifischen Wi
derstand aufweisende Bereich (5) undotiert ist.
5. Feldeffekttransistor nach Anspruch 1, dadurch ge
kennzeichnet, daß der erste Leitungstyp vom n-Typ ist, daß
der zweite Leitungstyp vom p-Typ ist und daß der Halblei
terkörper mehr als einen Verbundhalbleiter enthält.
6. Feldeffekttransistor nach Anspruch 5, dadurch ge
kennzeichnet, daß die Kanalschicht (6) aus Aluminium-Gal
liumarsenid besteht, daß der den hohen spezifischen Wider
stand aufweisende Bereich aus Galliumarsenid besteht und
daß die Source- und Drainbereiche (7, 7′) teilweise Galli
umarsenid und teilweise Aluminium-Galliumarsenid enthalten.
7. Feldeffekttransistor nach Anspruch 5, dadurch ge
kennzeichnet, daß der Halbleiterkörper ein halbisolieren
des Galliumarsenidsubstrat (9) und auf dem Substrat (9) ei
ne Galliumarsenid-Pufferschicht (8) mit relativ hohem spe
zifischem Widerstand aufweist und daß die Kanalschicht (6)
auf der Pufferschicht (8) liegt.
8. Feldeffekttransistor nach Anspruch 1, dadurch ge
kennzeichnet, daß der erste Leitungstyp vom n-Typ ist, daß
der zweite Leitungstyp vom p-Typ ist und daß der Gatebe
reich (4) aus Galliumarsenid besteht, das Magnesium-Dotier
stoffatome enthält, die den Gatebereich (4) in einen p-Typ-
Leitungsbereich überführen.
9. Feldeffekttransistor nach Anspruch 1, dadurch ge
kennzeichnet, daß der erste Leitungstyp vom n-Typ ist, daß
der zweite Leitungstyp vom p-Typ ist und daß der Gatebe
reich (4) aus Galliumarsenid besteht, das Zink-Dotierstoff
atome enthält, die den Gateberich (4) in einen p-Typ-Lei
tungsbereich überführen.
10. Feldeffekttransistor nach Anspruch 1, dadurch ge
kennzeichnet, daß der Halbleiterkörper ein halbisolieren
des Galliumarsenidsubstrat (9) und auf dem Substrat (9) ei
ne Galliumarsenid-Pufferschicht (8) aufweist, die einen re
lativ hohen spezifischen Widerstand besitzt, daß die Kanal
schicht (6) aus Galliumarsenid besteht und auf der Puffer
schicht (8) liegt, der Gatebereich (4) und der Bereich (5)
mit relativ hohem spezifischem Widerstand aus Galliumarse
nid bestehen, und daß ferner der Source- und Drainbereich
(7, 7′) aus Galliumarsenid hergestellt sind.
11. Verfahren zur Herstellung eines Sperrschicht-Feldef
fekttransistors, gekennzeichnet durch folgende Schritte:
- - auf einem Halbleitersubstrat (9) mit relativ hohem spezi fischem Widerstand werden der Reihe nach durch Aufwachs vorgänge eine Halbleiterschicht (6) eines ersten Lei tungstyps und eine einen relativ hohen spezifischen Wi derstand aufweisende Halbleiterschicht (5) gebildet,
- - es werden voneinander beabstandete Source- und Drainbe reiche (7, 7′) gebildet, die einen relativ niedrigen spe zifischen Widerstand aufweisen, vom ersten Leitungstyp sind und innerhalb der den hohen spezifischen Widerstand aufweisenden Halbleiterschicht (5) und der Halbleiter schicht (6) vom ersten Leitungstyp liegen,
- - es wird ein Gatebereich (4) eines zweiten Leitungstyps in der den hohen spezifischen Widerstand aufweisenden Halb leiterschicht (5) gebildet, der im Abstand von den Source- und Drainbereichen (7, 7′) liegt und sich in Richtung der Halbleiterschicht (6) vom ersten Leitungstyp erstreckt, um mit dieser einen gleichrichtenden Übergang zu bilden, und
- - es werden Source-, Gate- und Drainelektroden (1, 2, 3) jeweils auf den Source- (7), Gate- (4) und Drainbereichen (7′) gebildet, die mit diesen in Kontakt stehen.
12. Verfahren nach Anspruch 11, dadurch gekennzeich
net, daß die Gateelektrode (2) so hergestellt wird, daß sie
zum Teil auf der den relativ hohen spezifischen Widerstand
aufweisenden Halbleiterschicht (5) liegt.
13. Verfahren nach Anspruch 11, dadurch gekennzeich
net, daß die den relativ hohen spezifischen Widerstand auf
weisende Halbleiterschicht (5) hergestellt wird, ohne sie
zu dotieren.
14. Verfahren nach Anspruch 11, dadurch gekennzeich
net, daß die Halbleiterschicht (6) vom ersten Leitungstyp
unter Verwendung eines ersten Halbleitermaterials aufwächst
und daß die Halbleiterschicht (5) mit relativ hohem spezi
fischem Widerstand unter Verwendung eines zweiten Halblei
termaterials aufwächst.
15. Verfahren nach Anspruch 14, dadurch gekennzeich
net, daß Aluminium-Galliumarsenid zur Bildung der Halblei
terschicht (6) vom ersten Leitungstyp aufwächst, und daß
Galliumarsenid zur Bildung der den relativ hohen spezifi
schen Widerstand aufweisenden Halbleiterschicht (5) auf
wächst.
16. Verfahren nach Anspruch 14, dadurch gekennzeich
net, daß Galliumarsenid zur Bildung der Halbleiterschicht
(6) vom ersten Leitungstyp aufwächst, und daß Galliumarse
nid zur Bildung der den relativ hohen spezifischen Wider
stand aufweisenden Halbleiterschicht (5) aufwächst.
17. Verfahren nach Anspruch 11, dadurch gekennzeich
net, daß die Source- und Drainbereiche (7, 7′) durch Im
plantation von Verunreinigungen erzeugt werden, die den er
sten Leitungstyp erzeugen, und zwar in zwei im Abstand zu
einander liegenden Bereichen der Halbleiterschicht (6) vom
ersten Leitungstyp und der den relativ hohen spezifischen
Widerstand aufweisenden Halbleiterschicht (5).
18. Verfahren nach Anspruch 17, dadurch gekennzeich
net, daß entweder Galliumarsenid oder Aluminium-Galliumar
senid aufwachsen, um die Halbleiterschicht (6) vom ersten
Leitungstyp zu bilden, daß anschließend die Halbleiter
schicht (5) aufwächst, die einen relativ hohen spezifischen
Widerstand aufweist, und daß schließlich Siliciumionen im
plantiert werden, um die Source- und Drainbereiche (7, 7′)
zu bilden.
19. Verfahren nach Anspruch 11, dadurch gekennzeich
net, daß der Gatebereich (4) vom zweiten Leitungstyp durch
Implantation von Verunreinigungen gebildet wird, die den
zweiten Leitungstyp in einem Teil der den hohen spezifi
schen Widerstand aufweisenden Halbleiterschicht (5) produ
zieren.
20. Verfahren nach Anspruch 19, dadurch gekennzeich
net, daß Galliumarsenid zur Bildung der den relativ hohen
spezifischen Widerstand aufweisenden Halbleiterschicht (5)
verwendet wird, und daß Magnesium in einem Bereich der den
relativ hohen spezifischen Widerstand aufweisenden Halblei
terschicht (5) implantiert wird, um den Gatebereich (4) zu
erzeugen.
21. Verfahren nach Anspruch 19, dadurch gekennzeich
net, daß Galliumarsenid zur Bildung der den relativ hohen
spezifischen Widerstand aufweisenden Halbleiterschicht (5)
aufwächst, und daß Zink in einem Teil der den relativ hohen
spezifischen Widerstand aufweisenden Halbleiterschicht (5)
implantiert wird, um den Gatebereich (4) zu erzeugen.
22. Verfahren nach Anspruch 11, dadurch gekennzeich
net, daß das Substrat (9) aus Galliumarsenid mit relativ
hohem spezifischem Widerstand hergestellt wird, durch einen
Aufwachsvorgang eine Pufferschicht (8) mit relativ hohem
spezifischem Widerstand auf dem Substrat (9) gebildet wird,
und daß auf der Pufferschicht (8) der Reihe nach die Halb
leiterschicht (6) vom ersten Leitungstyp sowie die den re
lativ hohen spezifischen Widerstand aufweisende Halbleiter
schicht (5) gebildet werden.
23. Verfahren nach Anspruch 22, dadurch gekennzeich
net, daß zur Bildung der Pufferschicht (8) Galliumarsenid
aufwächst.
24. Verfahren nach Anspruch 11, dadurch gekennzeich
net, daß zur Bildung des Gatebereichs (4) vom zweiten Lei
tungstyp Verunreinigungen, die den zweiten Leitungstyp pro
duzieren, in einen Teil der den relativ hohen spezifischen
Widerstand aufweisenden Halbleiterschicht (5) hineindiffun
diert werden.
25. Verfahren nach Anspruch 11, dadurch gekennzeich
net, daß der Source- und der Drainbereich (7, 7′) durch
Diffusion von den ersten Leitungstyp produzierenden Verun
reinigungen in zwei voneinander beabstandete Bereiche der
Halbleiterschicht (6) vom ersten Leitungstyp und der Halb
leiterschicht (5), die den relativ hohen spezifischen Wi
derstand aufweist, gebildet werden.
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