JP4370932B2

JP4370932B2 - マイクロ波増幅回路

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Publication number: JP4370932B2
Application number: JP2004043483A
Authority: JP
Inventors: 英樹丹後
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2004-02-19
Filing date: 2004-02-19
Publication date: 2009-11-25
Anticipated expiration: 2024-02-19
Also published as: JP2005236679A

Description

本発明は、マイクロ波増幅回路に関するものである。

近年、携帯通信端末数の増加にしたがい、１つの基地局において通信可能なチャネル数をより多くすることが求められている。１つの基地局におけるチャネル数をより多くするためには、通信周波数の間隔をより狭くすることが有効である。従って、現在では、所定の周波数帯域内に比較的狭い周波数間隔で複数の通信チャネルを設定することが一般的となっている。

ところで、比較的狭い間隔で複数の通信チャネルのための周波数を設定する場合、隣り合う通信チャネル間の信号同士の干渉を抑えるためには、基地局内における増幅器の線形性が重要となる。例えば、特許文献１には、増幅器の利得偏差を調整可能なマイクロ波増幅回路が開示されている。

特開２００１−３５２２２２号公報

基地局内における増幅器の線形性を高めるためには、例えばＧａＡｓなどの化合物半導体からなるＭＥＳ型ＦＥＴのように線形性が比較的良いトランジスタによって信号を増幅することが効果的である。本発明者は、このようなトランジスタを用いた増幅器について検討を行っている。そして、本発明者は、以下のような課題を見出した。

１つの基地局につき多数の通信チャネルを設けると、基地局内での電力消費が増加する。この電力消費を抑えるために、基地局では、電源をバースト動作させることが好ましい。しかしながら、電源をバースト動作させた場合、トランジスタのゲートとドレインとの間に接続される帰還回路を介してバースト動作によるサージがトランジスタのゲートに入力され、これによってトランジスタの動作に影響を及ぼすおそれがある。

本発明は、上記の問題点を鑑みてなされたものであり、電源のバースト動作によるトランジスタへの影響を低減できるマイクロ波増幅回路を提供することを目的とする。

上記した課題を解決するために、本発明によるマイクロ波増幅回路は、バースト動作する電源電圧によって動作するマイクロ波増幅回路であって、信号を受けるゲート、及び電源電圧によってバイアスされ増幅された信号を出力するドレインを有するトランジスタと、トランジスタのゲートとドレインとの間に接続された帰還回路とを備え、帰還回路が、ゲートとドレインとの間に接続された抵抗素子、ツェナダイオード、及び容量素子を備え、抵抗素子、ツェナダイオード、及び容量素子が直列に接続されていることを特徴とする。

上記したマイクロ波増幅回路では、帰還回路を備えることによって増幅可能な周波数帯域をより広帯域にできる。また、電源電圧のバースト動作によって生じるサージ電圧が帰還回路を介してトランジスタのゲートに伝わる際に、ツェナダイオードが該サージ電圧を所定電圧まで降下させる。従って、このマイクロ波増幅回路によれば、電源のバースト動作によってトランジスタのゲートに印加されるサージ電圧を抑えることができるので、該サージ電圧によってトランジスタが損傷する等の、電源のバースト動作によるトランジスタへの影響を低減できる。

また、マイクロ波増幅回路は、帰還回路が、ゲートとドレインとの間に接続された抵抗素子及び容量素子を備え、ツェナダイオードが帰還回路の抵抗素子及び容量素子と直列に接続されることによって、バースト動作による電源電圧の立ち上がり（立ち下がり）時に帰還回路において生じるサージ電圧をツェナダイオードが好適に抑えることができる。従って、このマイクロ波増幅回路によれば、電源のバースト動作によるトランジスタへの影響を好適に低減できる。

また、第１及び第２のマイクロ波増幅回路は、トランジスタがＭＥＳ型電界効果トランジスタ（以下、ＭＥＳ型ＦＥＴという）であることを特徴としてもよい。良好な線形性を示す一方で過電圧に敏感なＭＥＳ型ＦＥＴを上記したいずれかのマイクロ波増幅回路に用いることにより、線形性が良く、バースト動作の際にも好適に動作するマイクロ波増幅回路を提供できる。

本発明によるマイクロ波増幅回路によれば、電源のバースト動作によるトランジスタへの影響を低減できる。

以下、添付図面を参照しながら本発明によるマイクロ波増幅回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本実施形態によるマイクロ波増幅回路１の全体構成を示す図である。図１を参照すると、マイクロ波増幅回路１は、回路入力１１と、回路出力１３と、第１、第２、第３の増幅段２、３、４と、第１及び第２の容量手段１２、１４とを備える。第１の増幅段２は入力２ａ及び出力２ｂを有し、第２の増幅段３は入力３ａ及び出力３ｂを有し、第３の増幅段４は入力４ａ及び出力４ｂを有する。回路入力１１と第１の増幅段２の入力２ａとは、互いに電気的に接続される。第１の増幅段２の出力２ｂと第２の増幅段３の入力３ａとは、第１の容量手段１２を介して互いに電気的に接続される。第２の増幅段３の出力３ｂと第３の増幅段４の入力４ａとは、第２の容量手段１４を介して互いに電気的に接続される。第３の増幅段４の出力４ｂと回路出力１３とは、互いに電気的に接続される。各増幅段は、それぞれの入力に受けた信号（マイクロ波）を増幅して出力に提供する。

第１の増幅段２は、トランジスタ２１ａ及び帰還回路２１ｂを含む増幅部２１を有する。トランジスタ２１ａとしては、例えばＧａＡｓといった化合物半導体からなるＭＥＳ型ＦＥＴを用いるとよい。トランジスタ２１ａは、回路入力１１からの信号を入力２ａを介して受けるゲートと、トランジスタ２１ａによって増幅された信号を出力２ｂへ出力するドレインと、接地線１５に接続されたソースとを有する。帰還回路２１ｂは、トランジスタ２１ａのゲートとドレインとの間に接続されており、トランジスタ２１ａのゲートとドレインとの間に直列に接続された抵抗素子、ツェナダイオード、及び容量素子を有する。また、増幅部２１は、トランジスタ２１ａのドレインにバイアスを与える機能を有する。

また、第１の増幅段２は、入力回路手段２２と、入力バイアス手段２３と、出力回路手段２５とを有する。入力回路手段２２及び入力バイアス手段２３は、トランジスタ２１ａのゲートと入力２ａとの間に接続される。出力回路手段２５は、トランジスタ２１ａのドレインと出力２ｂとの間に接続される。入力回路手段２２は、第１の増幅段２の入力インピーダンスを規定するための手段である。入力バイアス手段２３は、トランジスタ２１ａのゲートにバイアスを与えるための手段である。出力回路手段２５は、第１の増幅段２の出力インピーダンスを規定するための手段である。

第２の増幅段３は、上記した第１の増幅段２と同様の構成を有する。すなわち、第２の増幅段３は、トランジスタ３１ａ及び帰還回路３１ｂを含む増幅部３１を有する。トランジスタ３１ａは、第１の増幅段２の出力２ｂからの信号を入力３ａを介して受けるゲートと、トランジスタ３１ａによって増幅された該信号を出力３ｂへ出力するドレインと、接地線１５に接続されたソースとを有する。帰還回路３１ｂは、トランジスタ３１ａのゲートとドレインとの間に接続されており、トランジスタ３１ａのゲートとドレインとの間に直列に接続された抵抗素子、ツェナダイオード、及び容量素子を有する。また、増幅部３１は、トランジスタ３１ａのドレインにバイアスを与える機能を有する。

また、第２の増幅段３は、入力回路手段３２と、入力バイアス手段３３と、出力回路手段３５とを有する。入力回路手段３２及び入力バイアス手段３３は、トランジスタ３１ａのゲートと入力３ａとの間に接続される。出力回路手段３５は、トランジスタ３１ａのドレインと出力３ｂとの間に接続される。入力回路手段３２は、第２の増幅段３の入力インピーダンスを規定するための手段である。入力バイアス手段３３は、トランジスタ３１ａのゲートにバイアスを与えるための手段である。出力回路手段３５は、第２の増幅段３の出力インピーダンスを規定するための手段である。

第３の増幅段４は、トランジスタ４１ａを含む増幅部４１を有する。増幅部４１は、入力４ａからの信号をトランジスタ４１ａのゲートに受け、トランジスタ４１ａのドレインからの信号を出力４ｂを介して回路出力１３へ提供する。また、増幅部４１は、トランジスタ４１ａのドレインにバイアスを与える機能を有する。また、第３の増幅段４は、入力バイアス手段４３と、出力回路手段４５とを有する。入力バイアス手段４３は、トランジスタ４１ａのゲートと入力４ａとの間に接続される。出力回路手段４５は、トランジスタ４１ａのドレインと出力４ｂとの間に接続される。入力バイアス手段４３は、トランジスタ４１ａのゲートにバイアスを与えるための手段である。出力回路手段４５は、第３の増幅段４の出力インピーダンスを規定するための手段である。

第１及び第２の容量手段１２、１４としては、例えば可変容量素子（トリマブルキャパシタ）を用いるとよい。すなわち、第１及び第２の容量手段１２、１４の容量を調整可能とすることにより、それぞれの容量手段の前後に接続された増幅段の電気的結合の程度を変化させ、各増幅段の間のインピーダンス整合の程度を変化させることが可能になる。これによって、マイクロ波増幅回路１の利得偏差を調整することが可能になる。

図２は、図１に示したマイクロ波増幅回路１を詳細に示す回路図である。以下、図２を参照しながら、図１に示した各増幅段について順次説明する。

まず、第１の増幅段２について説明する。増幅部２１の帰還回路２１ｂは、ノードＮ２とノードＮ３との間に接続されている。換言すれば、帰還回路２１ｂは、トランジスタ２１ａのゲートとドレインとの間に接続されている。帰還回路２１ｂは、トランジスタ２１ａのドレインからの出力信号の一部をゲートに帰還することによって第１の増幅段２の周波数帯域を拡大するために設けられる。帰還回路２１ｂは、抵抗器Ｒ５といった抵抗素子と、ツェナダイオードＤ１と、キャパシタＣ４といった容量素子とを含む。抵抗器Ｒ５、ツェナダイオードＤ１、及びキャパシタＣ４は、ゲートからドレインへの向きを順方向として直列に接続される。すなわち、ツェナダイオードＤ１は、アノードをノードＮ２側とし、カソードをノードＮ３側として接続される。なお、帰還回路２１ｂに含まれる容量素子としては、キャパシタＣ４以外にも例えばバリキャップ等を用いてもよい。

また、増幅部２１は、ノードＮ３に適切な直流バイアスを与えるために、図示しない正電源に接続される電源線１７とノードＮ３との間に接続されたインダクタＬ１と、インダクタＬ１の電源線１７側の一端と接地線１５との間に接続されたキャパシタＣ６とを有する。インダクタＬ１の誘導値Ｌは、トランジスタ２１ａの出力インピーダンスに対してωＬが十分に小さくなるように設定される。電源線１７に接続される正電源は、バースト動作される。ここで、バースト動作とは、例えば正電源がスイッチングされることによって、周期的或いは非周期的に電源電圧が電源線１７に印加されることをいう。

入力回路手段２２は、回路入力１１とノードＮ２との間に接続されている。入力回路手段２２は、直列に接続された抵抗器Ｒ１、キャパシタＣ１、抵抗器Ｒ４と、キャパシタＣ１と抵抗器Ｒ４との間のノードＮ１と接地線１５との間に接続されたキャパシタＣ２とを含む。キャパシタＣ１は、回路入力１１とノードＮ２との間を直流的に分離すると共に、交流的に結合する。キャパシタＣ１の容量値Ｃは、マイクロ波増幅回路１の増幅帯域内の各周波数ωについて、回路入力１１から見たトランジスタ２１ａの入力インピーダンスに対して１／ωＣが十分に小さくなるように設定される。

入力バイアス手段２３は、回路入力１１から直流的に分離されたノードＮ１に適切な直流バイアスを与えるように設けられる。入力バイアス手段２３は、接地線１５とノードＮ１との間に接続された抵抗器Ｒ２と、図示しない負電源に接続される電源線１６とノードＮ１との間に接続された抵抗器Ｒ３と、電源線１６と接地線１５との間に接続されたキャパシタＣ７とを有する。抵抗器Ｒ２、Ｒ３の抵抗値は、回路入力１１から見たトランジスタ２１ａの入力インピーダンスに比べて十分に大きな値に設定される。

出力回路手段２５は、ノードＮ３とノードＮ４との間に接続され、第１の増幅段２の出力インピーダンスを規定する。出力回路手段２５は、ノードＮ３とノードＮ４との間に接続されたキャパシタＣ５と、接地線１５とノードＮ４との間に接続されたスタブ導波路Ｓ１とを有する。

第１の容量手段１２は、トリマブルキャパシタＣ８といった可変容量素子を有する。トリマブルキャパシタＣ８は、ノードＮ４とノードＮ５との間に接続されており、第１の増幅段２と第２の増幅段３とを直流的に分離するとともに、交流的に結合する。また、トリマブルキャパシタＣ８は、その容量値が調整されることによって、第１の増幅段２と第２の増幅段３との間のインピーダンス整合の程度を変化させる。

次に、第２の増幅段３について説明する。増幅部３１の帰還回路３１ｂは、ノードＮ７とノードＮ８との間に接続されている。換言すれば、帰還回路３１ｂは、トランジスタ３１ａのゲートとドレインとの間に接続されている。帰還回路３１ｂは、抵抗器Ｒ９といった抵抗素子と、ツェナダイオードＤ２と、キャパシタＣ１０といった容量素子とを含む。抵抗器Ｒ９、ツェナダイオードＤ２、及びキャパシタＣ１０の接続状態及び作用は、第１の増幅段２における抵抗器Ｒ５、ツェナダイオードＤ１、及びキャパシタＣ４の接続状態及び作用と同様である。

また、増幅部３１は、ノードＮ８に適切な直流バイアスを与えるために、電源線１７とノードＮ８との間に接続されたインダクタＬ２と、インダクタＬ２の電源線１７側の一端と接地線１５との間に接続されたキャパシタＣ１２とを有する。インダクタＬ２の誘導値Ｌは、トランジスタ３１ａの出力インピーダンスに対してωＬが十分に小さくなるように設定される。

入力回路手段３２は、ノードＮ５とノードＮ７との間に接続された抵抗器Ｒ６を有し、第２の増幅段３の入力インピーダンスを規定する。

入力バイアス手段３３は、第１の増幅段２のノードＮ４から直流的に分離されたノードＮ７に適切な直流バイアスを与えるように設けられる。入力バイアス手段３３は、接地線１５とノードＮ７との間に接続された抵抗器Ｒ７と、電源線１６とノードＮ７との間に接続された抵抗器Ｒ８と、電源線１６と接地線１５との間に接続されたキャパシタＣ９とを有する。抵抗器Ｒ７、Ｒ８の抵抗値は、トランジスタ３１ａの入力インピーダンスに比べて十分に大きな値に設定される。

出力回路手段３５は、ノードＮ８とノードＮ９との間に接続され、第２の増幅段３の出力インピーダンスを規定する。出力回路手段３５は、ノードＮ８とノードＮ９との間に接続されたキャパシタＣ１１と、接地線１５とノードＮ９との間に接続されたスタブ導波路Ｓ２とを有する。

第２の容量手段１４は、トリマブルキャパシタＣ１３といった可変容量素子を有する。トリマブルキャパシタＣ１３は、ノードＮ９とノードＮ１０との間に接続されており、第２の増幅段３と第３の増幅段４とを直流的に分離するとともに、交流的に結合する。また、トリマブルキャパシタＣ１３は、その容量値が調整されることによって、第２の増幅段３と第３の増幅段４との間のインピーダンス整合の程度を変化させる。

次に、第３の増幅段４について説明する。増幅部４１は、トランジスタ４１ａを有する。トランジスタ４１ａは、ゲートがノードＮ１０に、ドレインがノードＮ１１に、ソースが接地線１５に、それぞれ接続されている。なお、この増幅部４１は、周波数帯域を拡大するよりも電力増幅することを優先している。しかしながら、このことは帰還回路を排除する趣旨ではなく、増幅部４１も上記した増幅部２１及び３１の帰還回路２１ｂ及び３１ｂと同様の帰還回路を有してもよい。

また、増幅部４１は、ノードＮ１１に適切な直流バイアスを与えるために、電源線１７とノードＮ１１との間に接続されたスタブ導波路Ｓ４と、スタブ導波路Ｓ４の電源線１７側の一端と接地線１５との間に接続されたキャパシタＣ１７とを有する。

入力バイアス手段４３は、ノードＮ９から直流的に分離されたノードＮ１０に適切な直流バイアスを与えるように設けられている。入力バイアス手段４３は、接地線１５とノードＮ１０との間に接続された抵抗器Ｒ１１、Ｒ１３と、電源線１６とノードＮ１０との間に接続された抵抗器Ｒ１２と、電源線１６と接地線１５との間に接続されたキャパシタＣ１６と、抵抗器Ｒ１１及びＲ１３の接続点（ノードＮ６）と接地線１５との間に接続されたキャパシタＣ１５とを有する。抵抗器Ｒ１１、Ｒ１２、及びＲ１３の抵抗値は、トランジスタ４１ａの入力インピーダンスに比べて十分に大きな値に設定される。

出力回路手段４５は、ノードＮ１１と回路出力１３との間に接続され、第３の増幅段４の出力インピーダンスを規定する。出力回路手段４５は、ノードＮ１１とノードＮ１２との間に接続されたキャパシタＣ１８と、ノードＮ１２と接地線１５との間に接続されたスタブ導波路Ｓ５と、ノードＮ１２と接地線１５との間に接続されたキャパシタＣ２０と、ノードＮ１２と回路出力１３との間に接続されたキャパシタＣ２２とを有する。キャパシタＣ２２は、回路出力１３とノードＮ１２との間を直流的に分離すると共に、交流的に結合する。マイクロ波増幅回路１の増幅帯域内において、マイクロ波増幅回路１の出力インピーダンスが例えば５０Ωになるように出力回路手段４５の各素子が設けられる。

以上の構成を有するマイクロ波増幅回路１の動作について説明する。ここでは、特に、第１の増幅段２の動作について説明する。なお、第２の増幅段３の動作についても、以下に説明する第１の増幅段２の動作と同様である。

図３は、第１の増幅段２の動作を説明するための回路図である。図３においては、第１の増幅段２の構成のうち、入力回路手段２２及び出力回路手段２５の図示を省略している。第１の増幅段２においては、まず、電源線１６に負の電源電圧Ｖ_Ｎ（例えば−３［Ｖ］）が印加される。この電源電圧Ｖ_Ｎは入力バイアス手段２３の抵抗器Ｒ２及びＲ３によって分圧され、ノードＮ１にはバイアス電圧Ｖ_２が印加されることとなる。

また、電源線１７に正の電源電圧Ｖ_Ｐ（例えば１２［Ｖ］）が印加される。この電源電圧Ｖ_Ｐは、マイクロ波増幅回路１の外部に設けられた正電源がバースト動作されることにより印加される。電源電圧Ｖ_Ｐは、電源線１７からインダクタＬ１を介してノードＮ３にバイアス電圧として印加される。

続いて、入力信号であるマイクロ波ＭＷ１が入力２ａに入力される。マイクロ波ＭＷ１は、ノードＮ１及びＮ２を通ってトランジスタ２１ａのゲートに入力される。そして、トランジスタ２１ａにおいてマイクロ波ＭＷ１が増幅される。トランジスタ２１ａのドレインから増幅されたマイクロ波ＭＷ２が出力され、ノードＮ３を通って出力２ｂに達する。また、このとき、広い周波数帯域のマイクロ波ＭＷ１を増幅可能とするために、マイクロ波ＭＷ２の一部が帰還回路２１ｂのキャパシタＣ４及び抵抗器Ｒ５を介してトランジスタ２１ａのゲート（ノードＮ２）に帰還される。

図４（ａ）は、図３に示す第１の増幅段２のＡ点（電源線１７）における電位変動を示すグラフである。Ａ点の電位は、例えば図４（ａ）に示すように電源電圧Ｖ_Ｐが印加される時間帯（時刻ｔ_１からｔ_２の間）にＶ_Ｐとなり、他の時間帯ではノードＮ２におけるバイアス電圧Ｖ_１とほぼ等しくなる。

図４（ｂ）は、増幅部２１がツェナダイオードＤ１を備えない場合を仮定したときの、図３に示す第１の増幅段２のＢ点（ツェナダイオードＤ１のアノード）における電位変動を示すグラフである。増幅部２１がツェナダイオードＤ１を備えない場合、Ｂ点においては、図４（ｂ）に示すように電源電圧の立ち上がり時（時刻ｔ_１）及び立ち下がり時（時刻ｔ_２）にサージ電圧Ｖ_２（＞Ｖ_１）、Ｖ_３（＜Ｖ_１）が生じる。そして、このサージ電圧Ｖ_２、Ｖ_３がノードＮ２を介してトランジスタ２１ａのゲートに加わることとなる。

これに対し、図４（ｃ）は、増幅部２１がツェナダイオードＤ１を備える本実施形態でのＢ点における電位変動を示すグラフである。本実施形態においては、電源電圧の立ち上がり時（時刻ｔ_１）及び立ち下がり時（時刻ｔ_２）に生じるサージ電圧Ｖ_２、Ｖ_３のピークがツェナダイオードＤ１によって所定電圧（Ｖ_４、Ｖ_５）に抑えられる。従って、電源電圧の立ち上がり時及び立ち下がり時に、トランジスタ２１ａのゲートに加わるサージ電圧はＶ_４、Ｖ_５となる。

以上に説明した本実施形態によるマイクロ波増幅回路１は、次の効果を有する。すなわち、本実施形態によるマイクロ波増幅回路１では、増幅部２１（３１）が帰還回路２１ｂ（３１ｂ）を備えることにより、増幅可能な周波数帯域をより広帯域にできる。また、電源電圧Ｖ_Ｐを印加する電源のバースト動作によって生じるサージ電圧が帰還回路２１ｂ（３１ｂ）を介してトランジスタ２１ａ（３１ａ）のゲートに伝わる際に、ツェナダイオードＤ１（Ｄ２）が該サージ電圧を所定電圧まで降下させる。従って、本実施形態のマイクロ波増幅回路１によれば、電源のバースト動作によってトランジスタ２１ａ（３１ａ）のゲートに印加されるサージ電圧を抑えることができるので、該サージ電圧によってトランジスタ２１ａ（３１ａ）が損傷する等の、電源のバースト動作によるトランジスタ２１ａ（３１ａ）への影響を低減できる。

また、本実施形態のように、帰還回路２１ｂ（３１ｂ）が抵抗器Ｒ５（Ｒ９）及びキャパシタＣ４（Ｃ１０）を備え、抵抗器Ｒ５（Ｒ９）、ツェナダイオードＤ１（Ｄ２）、及びキャパシタＣ４（Ｃ１０）が直列に接続されていることが好ましい。このように、ツェナダイオードＤ１（Ｄ２）が帰還回路２１ｂ（３１ｂ）の抵抗器Ｒ５（Ｒ９）及びキャパシタＣ４（Ｃ１０）と直列に接続されることによって、バースト動作による電源電圧Ｖ_Ｐの立ち上がり（立ち下がり）時に帰還回路２１ｂ（３１ｂ）において生じるサージ電圧をツェナダイオードＤ１（Ｄ２）が好適に抑えることができる。従って、本実施形態のマイクロ波増幅回路１によれば、電源のバースト動作によるトランジスタ２１ａ（３１ａ）への影響を好適に低減できる。

また、本実施形態のように、トランジスタ２１ａ、３１ａはＭＥＳ型ＦＥＴであることが好ましい。例えばＧａＡｓといった化合物半導体からなるＭＥＳ型ＦＥＴは他のＦＥＴと比較して線形性が比較的良いが、特にゲートは過電圧に対して異常を生じ易い傾向がある。従って、上記した効果を有する本実施形態のマイクロ波増幅回路１にＭＥＳ型ＦＥＴを用いることにより、線形性が良く、バースト動作の際にも好適に動作するマイクロ波増幅回路１を好適に実現できる。

本発明によるマイクロ波増幅回路は、上記した実施形態に限られるものではなく、他にも様々な変形が可能である。例えば、上記した実施形態の帰還回路では、トランジスタのドレインとゲートとの間にキャパシタ、ツェナダイオード、抵抗器の順に直列に接続されているが、これらの素子の順序は上記した実施形態に限られず、様々な順序に配置することができる。

図１は、本実施形態によるマイクロ波増幅回路の全体構成を示す図である。図２は、図１に示したマイクロ波増幅回路を詳細に示す回路図である。図３は、第１の増幅段の動作を説明するための回路図である。図４（ａ）は、図３に示す第１の増幅段のＡ点における電位変動を示すグラフである。図４（ｂ）は、増幅部がツェナダイオードを備えない場合を仮定したときのＢ点における電位変動を示すグラフである。図４（ｃ）は、増幅部がツェナダイオードを備える本実施形態でのＢ点における電位変動を示すグラフである。

符号の説明

１…マイクロ波増幅回路、２…第１の増幅段、３…第２の増幅段、４…第３の増幅段、２ａ、３ａ、４ａ…入力、２ｂ、３ｂ、４ｂ…出力、１１…回路入力、１２…第１の容量手段、１３…回路出力、１４…第２の容量手段、１５…接地線、１６、１７…電源線、２１、３１、４１…増幅部、２１ａ、３１ａ、４１ａ…トランジスタ、２１ｂ、３１ｂ…帰還回路、２２、３２…入力回路手段、２３、３３、４３…入力バイアス手段、２５、３５、４５…出力回路手段。

Claims

バースト動作する電源電圧によって動作するマイクロ波増幅回路であって、
信号を受けるゲート、及び前記電源電圧によってバイアスされ増幅された信号を出力するドレインを有するトランジスタと、
前記トランジスタの前記ゲートと前記ドレインとの間に接続された帰還回路と
を備え、
前記帰還回路が、前記ゲートと前記ドレインとの間に接続された抵抗素子、ツェナダイオード、及び容量素子を備え、
前記抵抗素子、前記ツェナダイオード、及び前記容量素子が直列に接続されていることを特徴とする、マイクロ波増幅回路。
前記トランジスタがＭＥＳ型電界効果トランジスタであることを特徴とする、請求項１に記載のマイクロ波増幅回路。