JP2000058833A - 電力用半導体素子 - Google Patents
電力用半導体素子Info
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- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
Abstract
スタのラッチアップを防止しながらサイリスタ並の低い
オン抵抗を実現した埋込み絶縁ゲート構造の電力用半導
体素子を提供することを目的とする。 【構成】p型エミッタ層3,n型ベース層1,p型ベー
ス層4を持つp型ベース層4側に複数のストライプ状の
溝5が形成され、この溝5に絶縁ゲート電極7が埋込み
形成される。p型ベース層4内には、溝5の側面に接し
てn型ターンオフ用チャネル層8が形成され、その表面
にp型ドレイン層9が形成される。p型ベース層4に
は、サイリスタがラッチアップしないように浅く拡散形
成されたn型ソース層10が設けられ、カソード電極1
1はp型ドレイン層9とn型ソース層10に同時にコン
タクトして形成される。
Description
構造を有する電力用の半導体素子に関する。
れているようにオン状態でラッチアップするために低い
オン抵抗(したがって小さいオン電圧)が実現できる反
面、最大遮断電流密度は小さい。特に絶縁ゲート構造を
利用してターンオフを行う絶縁ゲート付きサイリスタで
は、通常のGTOサイリスタに比べて電流遮断能力が低
くなる。これと逆にIGBT等は、サイリスタ構造を内
蔵するがこれがラッチアップしない条件で使用するよう
に設計されるため、最大遮断電流密度は比較的大きい
が、ラッチアップしないためにオン抵抗が高い。
力用半導体素子は、低いオン抵抗を得るためにはpnp
nサイリスタをラッチアップさせることが必要であり、
サイリスタをラッチアップさせると電流を遮断しにくく
なる、という問題があった。
分に低いオン抵抗を実現することができ、またラッチア
ップさせないために大きな最大遮断電流密度を持たせる
ことを可能とした埋込み絶縁ゲート型の電力用半導体素
子を提供することを目的とする。
体素子は、第1導電型エミッタ領域と、この第1導電型
エミッタ領域からの第1導電型キャリアの注入が実質的
にチャネルを介して行われ、オン状態で導電変調を起こ
す高抵抗ベース領域と、この高抵抗ベース領域に第2導
電型キャリアを注入する第2導電型エミッタ領域と、前
記高抵抗ベース領域中の第2導電型キャリアを排出する
第2導電型ドレイン領域とを備え、オン状態での前記高
抵抗ベース領域内のキャリア濃度が、この高抵抗ベース
領域の中心部での濃度より前記第1導電型エミッタ領域
側で高濃度となる部分を有することを特徴とする。
抵抗ベース層と、この高抵抗ベース層表面に所定の間隔
をもって埋め込まれた絶縁ゲートと、この絶縁ゲートで
挟まれた領域内に形成された第1導電型エミッタ層と、
前記絶縁ゲートにより誘起され、前記第1導電型エミッ
タ層から高抵抗ベース層に第1導電型キャリアを注入す
るチャネル領域と、前記高抵抗ベース層に第2導電型キ
ャリアを注入する第2導電型エミッタ層と、前記絶縁ゲ
ートにより挟まれた領域に形成され前記高抵抗ベース層
から第2導電型キャリアを排出する第2導電型ドレイン
層とを備え、前記第2導電型ドレイン層間の距離を2
C,前記絶縁ゲートで挟まれた領域の幅を2W,前記第
2導電型ドレインと高抵抗ベース層の界面から絶縁ゲー
ト先端までの距離をDとしたとき、 X={(C−W)+D}/W なる式で表されるパラメータXが、X≧5を満足するこ
とを特徴とする。
エミッタ層と、微細寸法をもって配列形成される埋込み
絶縁ゲート部の溝の深さと幅と間隔を最適設計すること
によって、寄生サイリスタ構造をラッチアップさせるこ
となく、サイリスタ並みの低いオン抵抗が得られる。そ
の理由は、後に詳細に説明するが、本発明の構造では、
埋込みゲート電極部とこれに隣接する第2導電型ドレイ
ン層および第1導電型エミッタ層を含めて広義のエミッ
タ領域と定義した時に、このエミッタ領域内での第2導
電型キャリアの抵抗Rp と、溝側面に形成されるターン
オンチャネルの第1導電型キャリアに対する抵抗Rn の
比Rp /Rn を4以上とすることによって、十分に大き
なエミッタ注入効率が得られることになるからである。
の第2導電型キャリアのバイパスまたはドレイン層が互
いにどれだけ離れているかを表す量であり、第1導電型
エミッタ層側の高抵抗ベース層短絡抵抗が隣り合う埋込
みゲート部を跨ぐ距離2D+2(C−W)に比例し、エ
ミッタ幅2Wに反比例する事から導入されたものであ
る。このパラメータXは、小さければ小さい程、第1導
電型エミッタ層側の第2導電型キャリアの排出抵抗が小
さいことを意味する。そしてX≧5を満たすように各部
の寸法を最適化することによって、サイリスタ動作する
ことなく十分低いオン電圧を得ることができる。
のエミッタ注入効率γは次のように求まる。まず溝間に
流れる電流を、オンMOSチャネルを流れる電子電流I
chΔ[A]とそれ以外の電流密度JT[A/cm2 ]に分
けて考える。ただし電流密度は、素子断面からの単位奥
行1cmで考える。単位セルに流れる電流密度はJ[A/
cm2 ]であり、溝間隔2W[cm],単位セルサイズ2C
[cm]とし、溝内の仮想的な注入効率をγT とすると、 γ=(Ich+γT ×JT ×W×1)/(Ich+JT ×W×1)… (1) ここで、 C・J=JT ×W×1+Ich … (2) Ich=Δψ/Rch … (3) RchはオンMOSチャネルの抵抗である。ΔψはオンM
OSチャネルの両端のポテンシャル差(深さDの両端の
ポテンシャル差)であり、溝内の電流連続の式 Jp =(1−γT )JT =−kTμp (dn/dx)−qμp ・n(dψ/dx)… (4) Jn =γT JT =kTμn (dn/dx)−qμn ・n(dψ/dx) … (5) から求まり、 Δψ=(kT/q)× {μn (1−γT)+μp γT}/{μn (1−γT)−μp γT} ×[log (n)−log {n−(dn/dx)D}] … (6) dn/dx=−(JT/2kT){(1−γT)/μp −γT/μn}… (7) となる。これら (2)〜(7) 式から、(1) 式の注入効率を
求める求めることができる。そして、W,D,Cを最適
化することにより、カソード側のエミッタ(またはソー
ス)層の注入効率を上げなくても、広義のエミッタ領域
の注入効率を上げることができる。この結果、オン時に
高抵抗ベース層中に蓄積されるキャリアを増大させるこ
とができ、本来サイリスタに比べてオン状態のキャリア
の蓄積の小さな(伝導変調の小さい)バイポーラトラン
ジスタやIGBTに本発明の上述した“キャリア注入コ
ンセプト”を適用することによって、これらの素子のオ
ン電圧をサイリスタ並みに低くすることができる。
説明する。
み絶縁ゲート型電力用半導体素子のレイアウトであり、
図2,図3,図4および図5はそれぞれ、図1のA−
A′,B−B′,C−C′およびD−D′断面図であ
る。
n型ベース層1の一方の面にn型バッファ層2を介して
p型エミッタ層3が形成されている。n型ベース層1の
他方の面にはp型ベース層4が拡散形成されている。
複数本の溝5が微小間隔をもって形成されている。これ
らの溝5の内部には、ゲート酸化膜6を介してゲート電
極7が埋込み形成されている。各溝5の間のストライプ
状領域には、一本おきにn型ターンオフチャネル層8が
形成され、このターンオフチャネル層8の表面にはp型
ドレイン層9が形成されている。これにより、n型ター
ンオフチャネル層8の側面が埋込みゲート電極7により
制御される縦型のpチャネルMOSFETが構成されて
いる。残りのストライプ状領域には、表面部にn型ソー
ス層10が拡散形成されている。ここで、n型ソース層
10,p型ベース層4,n型ベース層1およびp型エミ
ッタ層3により構成される寄生サイリスタ構造はラッチ
アップしないように、n型ソース層10は浅く拡散形成
されている。
ート電極7−p型ドレイン層9−埋込みゲート電極7−
n型ソース層10という配列が繰り返されたパターンと
なっている。
n型ソース層10,p型ドレイン層9に同時にコンタク
トして配設されている。p型エミッタ層3には第2の主
電極であるアノード電極12が形成されている。
る。n型ベース層1となる高抵抗はn型ウェハの厚みを
450μmとし、これに両側からn型バッファ層2を1
5μm、p型ベース層4を2μmの深さで形成する。p
型ベース層4に形成する溝5は、幅,間隔共に1μm、
深さ5μmとする。ゲート酸化膜6は0.1μm以下の
熱酸化膜またはONO膜(酸化膜/窒化膜/酸化膜)と
する。n型ターンオフチャネル層8は、表面にp型ドレ
イン層9が形成されて実質0.5μmのチャネル長とな
る。n型ソース層10は1μm以下、p型エミッタ層3
は、約4μmの深さに拡散形成する。
素子の動作は、次の通りである。ゲート電極7にカソー
ドに対して正の電圧を与えると、p型ベース層4周辺部
のターンオンチャネルが導通してn型ソース層10から
電子がn型ベース層1に注入され、IGBT動作によっ
てターンオンする。ゲート電極7に負の電圧を与える
と、埋込みゲート部のn型ターンオフチャネル層8の溝
側面部が反転して、pチャネルMOSトランジスタ動作
によってp型ベース層4のキャリアがp型ドレイン層9
を介してカソード電極11に吸い出され、ターンオフす
る。
n型ソース層10−p型ベース層4−n型ベース層1−
p型エミッタ層3により構成される寄生サイリスタはラ
ッチアップしないように設計されており、オンチャネル
が閉じれば、n型ソース層10からの電子注入は止ま
る。
m(すなわち、埋込みゲート1μm−p型ドレイン層1
μm−埋込みゲート部1μm−n型ソース層1μm)と
いう微細寸法として、埋込みゲート部の深さと密度を十
分な大きさに設計することにより、サイリスタ動作させ
ないにもかかわらず、十分に小さいオン抵抗が得られ
る。素子のオン状態でターンオフチャネルが閉じている
ことも、小さいオン抵抗が得られる理由になっている。
またオン状態で寄生サイリスタがラッチアップせず、オ
フ時にはターンオフチャネルが開いて正孔のバイパスが
なされるため、一旦ラッチアップさせた後にターンオフ
するGTOサイリスタ等に比べて、最大電流遮断能力は
大きい。
縁ゲート型電力用半導体素子のレイアウトであり、図
7,図8および図9はそれぞれ図6のA−A′,B−
B′およびC−C′断面図である。先の実施例と対応す
る部分には先の実施例と同一符号を付して詳細な説明は
省略する。
溝5がp型ベース層4を深く突き抜ける状態に形成され
ている。たとえば、p型ベース層が3μmとして、溝5
は6μm程度とする。溝5にゲート酸化膜6を介してゲ
ート電極7が埋込み形成される事は先の実施例と同じで
ある。
施例より広く、たとえば2μmとしている。そして各溝
5間のストライプ領域のすべてにn型ターンオフチャネ
ル層8とp型ドレイン層9が溝5に接して形成され、溝
5から離れた位置にn型ソース層10が形成されてい
る。ここで、n型ソース層10が、これとp型ベース層
4,n型ベース層1およびp型エミッタ層3との間で構
成される寄生サイリスタがラッチアップしないように形
成されることは、先の実施例と同様である。ただしn型
ソース層10とn型ターンオフチャネル層8とは連続し
ている。
層8の下にあるp型ベース層4の溝5の側面部がターン
オンチャネルとなっている。すなわち溝5に埋込み形成
されたゲート電極7は、ターンオン用とターンオフ用を
兼用しており、ターンオフ用pチャネルMOSFETと
ターンオン用nチャネルMOSFETが縦積みされた状
態に形成されている。
圧を印加して、p型ベース層4の溝5側面にn型チャネ
ルを形成することにより、ターンオンする。このときn
型ソース層10からn型ターンオフチャネル層8を介
し、反転n型チャネルを介してn型ベース層1に電子が
注入される。ゲート電極7に負電圧または零電圧を与え
て、先の実施例と同様にターンオフする。
の効果が得られる。
絶縁ゲート型電力半導体素子のレイアウトであり、図1
1,図12および図13はそれぞれ図10のA−A′,
B−B′およびC−C′断面図である。この実施例は、
第2の実施例の構成を基本として、埋込みゲート電極部
の幅とこれに挟まれる領域の幅の比をより大きくしたも
のである。
る高抵抗はn型ウェハの厚みを450μmとし、これに
両側からn型バッファ層2を15μm、p型ベース層4
を2μmの深さで形成する。p型ベース層4に形成する
溝5は、幅5μm,間隔1μm、深さ5μmとする。ゲ
ート酸化膜6は0.1μm以下の熱酸化膜又はONO膜
とする。n型ターンオフチャネル層8は、表面にp型ド
レイン層9が形成されて実質0.5μmのチャネル長と
なる。n型ソース層10は1μm以下、p型エミッタ層
3は、約4μmの深さに拡散形成する。
動作となる。この実施例では、素子内で埋込みゲート電
極部の占める面積を、これに挟まれる領域の面積より十
分大きくしている。この結果、埋込みゲート電極部を含
む広義のエミッタ領域内での正孔に対する抵抗が大きく
なり、その結果としてこの広義のエミッタ領域の電子注
入効率が上がる。つまり、n型ソース層10領域の面積
に比べて埋込みゲート電極領域の面積が大きいにも拘ら
ず、電子電流に対する抵抗と正孔電流に対する抵抗の差
によって等価的に大きな電子注入効率が得られ、低いオ
ン抵抗が実現される。そしてn型ソース層10そのもの
の実際の電子注入効率は低いため、ターンオフ能力はI
GBT並みに高いものとなる。
のレイアウトであり、図15,図16および図17はそ
れぞれ、図14のA−A′,B−B′およびC−C′断
面図である。この実施例では、先の実施例と異なり、溝
5がp型ベース層4内に止まっている。
計することによって、先の実施例と同様に、低いオン抵
抗と高い電流遮断能力の両立を図ることができる。
て、アノード側にも同様の埋込みゲート構造を適用した
実施例の単位セル部の断面構造を示している。すなわち
n型ベース層のカソード側の面に第2の実施例で説明し
たように、埋込みゲート電極7が形成され、その埋込み
溝4に挟まれてp型ベース層,n型ソース層が形成さ
れ、溝4の側面にはn型ターンオフチャネル層およびp
型ドレイン層が形成されている。このカソード側と対照
的に、アノード側にも溝20が形成されてここにゲート
電極21が埋込み形成され、溝20の間には、カソード
側とは各部の導電型が逆になった拡散層が形成されてい
る。
いる。またカソード側のA−A′部分およびB−B′部
分の不純物濃度分布を示すと、それぞれ図19(a) (b)
のようになっている。
ノード側の埋込みゲート電極21にもアノード電極に対
して負の電圧が印加される。ターンオフ時はアノード側
の埋込みゲート電極21にはアノード電極に対して零ま
たは正の電圧が印加される。
と同様の効果が得られる。
が大電流領域でもサイリスタ動作しないpnpn構造を
採用しながら、サイリスタ並みの低いオン抵抗が得られ
る理由について、シミュレーションデータを参照しなが
ら詳細に説明する。
セルの断面図であり、図21はその新型エミッタ構造の
原理説明図である。図20の基本はIGBTであるの
で、通常のサイリスタにおけるn型エミッタは存在しな
い。カソード側の電子注入はMOSチャネルにより行わ
れて、このMOSFETを構成するn型ドレイン層がn
型エミッタとして寄生サイリスタがラッチアップしない
ように、正孔電流のバイパス抵抗を十分小さく設計す
る。しかし正孔電流のバイパス抵抗を小さくすること
は、図20の構造をサイリスタ(またはダイオード)と
比較した場合のn型エミッタの注入効率を低下させるこ
とと等価であり、素子のオン電圧の上昇という結果を招
く。
ある。MOSのソース層と埋込みゲートを微細寸法で配
列した本発明の素子では、MOSのソース層と埋込みゲ
ート部を含めた領域全体をエミッタ領域として考えて、
その注入効率を考える方が分かり易い。即ち、図中の破
線で囲んだ領域を広義のエミッタ領域と定義すると、こ
の広義のエミッタ領域の注入効率γは、正孔電流抵抗R
p と電子電流抵抗Rnによって次のように表すことがで
きる。
いものと仮定している。ここで、Rp /Rn =3とする
と、γ=0.75であり、Rp /Rn =4とすると、γ
=0.8である。
ッタ注入効率が0.7以上であることを考えると、図2
0の埋込み絶縁ゲート構造のIGBTでも、広義のエミ
ッタの注入効率を0.8以上にすれば、すなわちRp /
Rn >4とすれば、サイリスタ並みのオン電圧が得られ
ることを意味している。
p /Rn がほぼ3程度であり、Rp/Rn >4にすると
ラッチアップ耐量が低下する。その理由は幾つかある
が、例えば、平面ゲート構造のIGBTではその構造
上、横方向の電子電流抵抗と正孔電流抵抗の差をつけに
くいことがある。オン状態での横方向抵抗が低く(10
0A/cm2 の電流密度通電時で、約3×1016/cm
3 のキャリアがあり、p型ベース層による正孔横方向抵
抗が減少している)、この横方向の抵抗で正孔電流抵抗
を稼ごうとしても、単位面積当りのMOSオンチャネル
数の減少を招き、逆に電子電流抵抗を増大させる結果と
なり、したがって広義のエミッタの注入効率が低下して
しまう。ESTなどの場合、正孔電流抵抗を稼ぐために
セルサイズを大きくするが、この方法は単位面積当りの
オンチャネル数を減らすことになり、正孔電流抵抗が十
分増える前に電子電流抵抗が増加してしまうので、結局
広義のエミッタ領域の注入効率が上がらず、素子のオン
抵抗を小さくすることが難しい。また単純に正孔電流の
短絡率を下げて正孔電流抵抗を上げようとすると、ラッ
チアップ耐量が下がってしまう。
を増やしながら、正孔電流の短絡抵抗を下げずに、正孔
電流抵抗を電子電流抵抗の4倍以上とする構造が必要に
なる。本発明者等の検討結果によれば、埋込みゲート構
造の幅と深さ,間隔等を最適化することによって、この
様な条件が実現できることが明らかになった。
す。先ず、計算に使用した図20のIGBT構造は、順
阻止耐圧4500Vのものであって、その素子パラメー
タは次の通りである。不純物濃度1×1013/cm3 ,
厚さ450μmのn型高抵抗シリコン基板を用いて、ア
ノード側には、深さ15μm、表面濃度1×1016/c
m3 のn型バッファ層と、深さ4μm,表面濃度1×1
019/cm3 のp型エミッタ層を形成している。カソー
ド側には、深さ2μm,表面濃度1×1017/cm3 の
p型ベース層と、深さ0.2μm,表面濃度1×1019
/cm3 のp型ソース層を形成している。カソード側の
埋込みゲート部のゲート電極は厚さ0.05μmのシリ
コン酸化膜またはONO膜等により分離されている。
さはD(p型ベース層からn型ベース層内に突き出た部
分)であり、セルサイズは2C、エミッタ幅は2Wであ
り、したがって埋込みゲート部の幅とエミッタ幅の比率
は、W/(C−W)である。これらの寸法C,W,D
と、正孔ライフタイムτp をパラメータとして、素子の
オン電圧に与える埋込みゲート電極構造の効果を調べ
た。その結果が、図22〜図27である。
ミッタ幅が2W=1μm、したがって埋込みゲート部の
幅が2(C−W)=5μm、正孔ライフタイムがτp =
τn=2.0μsec のモデルで、埋込みゲート部の深さ
Dを変化させた時のアノード・カソード間電圧2.6V
での素子電流密度を求めた結果である。ゲート印加電圧
は+15V(すべてのオン電圧の計算で共通)である。
みゲート部の深さD=5μm、正孔ライフタイムτp =
30μsec のモデルで、埋込みゲート部の幅C−Wを変
化させた時の、アノード・カソード間電圧2.6Vでの
素子電流密度を求めた結果である。
が1μmから5μm程度までは埋込みゲート部の幅が増
加するにしたがって素子電流は急激に増加するが、10
μm程度で電流は頭打ちとなり、15μmになると素子
電流は逆に減り始める。この現象は、次のように説明で
きる。埋込みゲート部の幅がエミッタ幅に比べて広くな
ると、エミッタ直下の埋込み溝側面近くの正孔電流密度
が高くなり、その結果埋込み溝下部側面で電位が上昇す
る。この結果MOSチャネルが飽和していない状態では
電子電流に対する正孔電流の比率が増加し、結果として
広義のエミッタ領域の注入効率が高くなって、素子電流
密度が増加する。しかし、埋込みゲート部の幅が更に広
くなると、MOSチャネルが飽和すると共に、単位面積
当りのMOSチャネル数が減少することによって、電子
電流のMOSチャネル抵抗が大きくなり、素子に流れる
電子電流が制限されて、エミッタ注入効率が低下し、素
子電流が減少することになる。
ンタクトをカソード短絡と考えると、埋込みゲート部の
幅が広くなるとこのカソード短絡の横方向抵抗を増やす
のと同じ効果(注入効率に関しては、広義のエミッタ領
域内のカソード短絡率を減らしたと等価)があり、この
結果注入効率が増加してオン電圧が下がる。しかし、埋
込みゲート部の幅が広くなり過ぎると、単位面積当りの
オンチャネル数が減少する結果、電子電流抵抗が増加す
るので、注入効率が低下してオン電圧が上がる。
みゲート部の深さD=5μm、正孔ライフタイムτp =
2.0μsec のモデルで、埋込みゲート部の幅C−Wを
変化させた時のアノード・カソード間電圧2.6Vでの
素子電流密度を求めた結果である。埋込みゲート部の幅
が1μmから5μm程度までは急激に電流が増えるが、
10μmから15μmで頭打ちとなる。τp =30μse
c の場合に比べて、電流が飽和する埋込みゲート部幅が
広いのは、素子に流れる電流の絶対値が小さい(1/1
0程度)からである。
みゲート部の深さD=5μm、正孔ライフタイムτp =
2μsec のモデルで、埋込みゲート部の幅2(C−W)
が1μmの場合(A)と15μmの場合(B)の、アノ
ード・カソード間順方向電圧を変化させた時の電流特性
をプロットしたものである。
圧が13Vの点で電流がクロスしている。13V以下で
は、埋込みゲート部の幅15μmのモデルの方が電流値
が大きく、特に2V以下では1桁電流値が大きい。13
V以上では電流値の大きさが逆転する。
を、先の第2の実施例の素子構造に変更した図30の素
子モデルについて、エミッタ幅2W=3μm、埋込みゲ
ート部の幅2(C−W)=13μm、埋込みゲート部の
深さD=12.5μm、p型ベース層深さ2.5μm、
n型ソース層の深さ1μm、p型ドレイン層の深さ0.
5μm、正孔ライフタイムτp =1.85μsec とした
ときの電流−電圧特性である。アノード・カソード間電
圧が2.6Vの時に素子電流が100A/cm2となる
ように、τp が設定されている。
密度Iak=5223[A/cm2 ],Vak=25Vから
の抵抗負荷でのターンオフ波形である。ゲート電圧上昇
率dVG /dt=−30[V/μsec ]で、+15Vか
ら−15Vまでゲート電圧を変化させてある。
タ領域直下のキャリア濃度を1×1016/cm3 と仮定
すると、エミッタ幅W=1.5μm、埋込みゲート部の
深さD=12.5μmでの正孔電流抵抗は、 Rp =0.5×12.5×10-4÷1.5×10-4=4.2Ω… (9) であり、電子電流抵抗をRn =1Ωとすると、注入効率
はγ=0.81である。
縁ゲート部を含む広義のエミッタ領域の形状寸法を最適
化することによって、サイリスタ動作をさせることな
く、サイリスタと同程度の低いオン抵抗を実現できるこ
とが分かる。
不純物拡散層からなり、このエミッタ拡散層から高抵抗
ベース層にキャリアを注入していた。本発明は、従来の
単一の高濃度不純物拡散層の代わりに高抵抗ベースへの
キャリア注入と排出にMOSチャネルとキャリア排出の
流れをコントロールする構造(即ち、キャリア排出抵抗
又は拡散電流を局所的に変化させる)を使うことによっ
て従来の高濃度不純物拡散層を使わなくとも高い注入効
率を得る構造に関するものである。
絡抵抗は、隣り合う埋込みゲート部を跨ぐ距離2D+2
(C−W)に比例し、エミッタ幅2Wに反比例する傾向
がある。そこで、次のパラメータXを導入する。
ドレイン層が互いにどれだけ離れているかを表す量で、
小さければ小さいほどカソード側の正孔の排出抵抗(短
絡抵抗)が小さいことを意味する。
て、素子のライフタイムτp と前述のD,C,Wを変化
させた時の素子に流れる電流密度を表したものである。
白丸は、τp =30μsec ,W=0.5μm,D=5μ
mでCを変化させた時のもの、黒丸はτp =2μsec ,
W=0.5μm,C=1μmでDを変化させた時のも
の、二重丸はτp =2μsec ,W=1.5μm,C=8
μm,D=15μmの時のもの、×印はτp =2μsec
,W=0.4μmec ,C=1μmでDを変化させたもの
である。
cm2 の電流容量を確保するためには例えば、W=0.5
μm、D=2μm、C=1μmとして、 X≧5 とすることが必要である。さらに図22〜図28のデー
タより、W=0.5μm、D=5μm、C=1μmのと
き、X=11であり、W=1.5μm、D=13.5μ
m、C=8μmのとき、X〜13である。すなわち、X
>8或いはX>10、さらに好ましくは、X>13とす
ることによって、著しく特性が向上することがわかる。
分布を対応する断面と共に示したのが、図29である。
右側のグラフ中、実線は本発明、破線は従来例である。
IGBT構造の場合と比べて、n- 型ベース層のカソー
ド側にキャリア濃度分布のピークを持つことに本発明の
特徴が見られる。オン状態でのn- 型ベース層のキャリ
ア濃度は、1011〜1018/cm3 、より好ましくは1
×1015〜1×1018/cm3 程度となるように設計さ
れる。
ば小さいほど、Xは大きくなり、実際の素子特性は向上
する。しかし、Dは大きくなると正孔抵抗が増すだけで
なく、オンチャネルを通って高抵抗ベースに注入される
キャリアの抵抗も増大する。例えば、D=500μmに
なると、注入キャリアの抵抗による電圧降下と排出正孔
の抵抗による電圧降下が等しくなり、素子のトータルの
オン電圧が高くなる。
密度が上り、広義のエミッタ注入効率は上るが、Cを大
きくすることは単位面積当りのオンチャネル数を減らす
ことになり、Cを余り大きくすると実質的なオンチャネ
ル抵抗が増大してしまう。図28にも見られるように、
X>30μm以上でその傾向が現れるから、Cは500
μm以下に設計するのが好ましい。
縁ゲート型電力半導体素子のレイアウトであり、図32
および図33はそれぞれ図31のA−A′およびB−
B′断面図である。
達する深さをもってp型ベース層4を矩形に取り囲むよ
うに形成され、さらにその中に複数本のストライプ状の
溝5が周辺の溝5と連続して形成されている。溝5内に
はゲート酸化膜6を介して埋込みゲート電極7が形成さ
れている。
層4内には、n型ターンオフチャネル層8が形成されて
いる。そしてこのn型ターンオフチャネル層8に、溝5
の長手方向に沿って交互に、p型ドレイン層9とn型ソ
ース層10が分散配置されて形成されている。p型ドレ
イン層9はn型ターンオフチャネル層8の表面部に形成
され、n型ソース層10とn型ターンオフチャネル層8
は実際には同じ拡散層である。
の下にあるp型ベース層4の溝5の側面部がターンオン
チャネルとなっている。またp型ドレイン層9下のn型
ターンオフチャネル層8の溝5側面部がターンオフチャ
ネルとなる。したがって先の実施例と同様に、溝5に埋
込み形成されたゲート電極7がターンオン用とターンオ
フ用を兼ねている。
に正電圧を印加して、p型ベース層4の溝側面にn型チ
ャネルを形成することにより、ターンオンする。埋込み
ゲート電極7に負電圧を印加すると、n型ターンオフチ
ャネル層8の溝側面部にp型チャネルが形成されて、先
の各実施例と同様にしてターンオフする。
様の効果が得られる。またこの実施例の素子は、先の実
施例と同様に埋込みゲート部で耐圧を担うため、p型ベ
ース層4の不純物濃度を低いものとする事ができる。た
とえば、p型ベース層4のピーク不純物濃度を1×10
16/cm3 程度とすることができ、これに伴ってn型タ
ーンオフチャネル層8のピーク不純物濃度を1×1017
/cm3 程度とすることができる。その結果、n型ター
ンオフチャネル層8の溝側面にp型チャネルを形成する
に必要なしきい値はたとえば5V程度の小さいものとす
ることができ、小さいゲート電圧でオフ制御ができる。
絶縁ゲート型半導体素子のレイアウトであり、図35お
よび図36はそれぞれ、図34のA−A′およびB−
B′断面図である。
施例の素子のp型ベース層4を省略したもので、所謂静
電誘導サイリスタとなっている。n型ベース層1の不純
物濃度と、溝5の幅(図35の断面に示される溝5に挟
まれたn型ベース層1の幅)を適当な値に設定すれば、
溝5に挟まれたn型ベース層1の部分全体の電位を埋込
みゲート電極7により制御する事ができる。
に挟まれたn型ベース層1の電位を上げると、n型ソー
ス層10から電子が注入されて、素子はターンオンす
る。ゲート電極7に負の電圧を印加すると、n型ターン
オフチャネル層8の溝側面にp型チャネルが形成され
て、n型ベース層1のキャリアがp型ドレイン層9を介
してカソード電極13に排出されるようになり、素子は
ターンオフする。
ゲート型半導体素子のレイアウトであり、図38および
図39はそれぞれ図37のA−A′およびB−B′断面
図である。
素子を僅かに変形したものである。複数本のストライプ
状の溝5は、互いに独立しており、これらの周囲は深い
p型ベース層4′により囲まれている。埋込みゲート部
の間のp型ベース層4に形成されるn型ターンオフチャ
ネル層8、p型ドレイン層9、n型ソース層10の分布
や深さ等は先の実施例と同様である。
ゲート型半導体素子のレイアウトであり、図41および
図42はそれぞれ図40のA−A′およびB−B′断面
図である。
素子を、図37〜図39の実施例と同様に変形したもの
である。
と同様の効果が得られる。
例を変形して、p型ベース層4を埋込みゲート部より深
くした実施例である。
の実施例を変形して、n型ターンオフチャネル層8を省
略した実施例である。
の構造においてp型べー層を省略した実施例である。
に各部の形状寸法、特に埋込みゲート部の幅と間隔を最
適設計して、広義のエミッタ領域の注入効率を十分に大
きくして低いオン抵抗を実現することができる。
例と同様の構造をIGBTに適用した実施例であ。溝5
の側面に接してn型ソース層10が形成され、カソード
電極1はこのn型ソース層10とこれらの間に露出する
p型ベース層4に同時にコンタクトする。
の構造をIGBTに適用した実施例である。
タ幅2Wに対して埋込みゲート部の幅2(C−W)が余
り広いと、溝加工の信頼性が低下する。この様な場合に
本来一つでよい溝を複数個に分けて形成することによ
り、歩留まり向上が図られる。幅2(C−W)の中に露
出するn型ベース層部分にはp型ベースやn型ソースは
形成されない。
Tに適用した実施例の単位セル部のレイアウトとそのA
−A′,B−B′断面図である。第1のシリコン基板2
0と第2のシリコン基板22を間に酸化膜21を挟んで
直接接着して得られたウェハの第2のシリコン基板22
側を素子領域として、これを所定厚みに加工してn型ベ
ース層1とする。このn型ベース層1に底部酸化膜21
に達する深さの溝5が形成されここにゲート電極71 が
埋込み形成される。埋込みゲートの間にp型ベース層4
およびn型ソース層10が形成され、これらの上にはゲ
ート酸化膜6を介して埋込みゲート電極7と連続する表
面ゲート電極72 が形成される。埋込みゲート部から所
定処理離れた位置にp型エミッタ層3が形成されてい
る。p型エミッタ層3と埋込みゲート部の間には、p-
型リサーフ層23が形成されている。
アノード側に埋込みゲートを設けた横型のIGBTの実
施例のレイアウトとそのA−A′およびB−B′断面図
である。素子形成側の第2の基板22をp- 型ベース層
24として、上の実施例と同様に溝5が形成され、これ
に埋込みゲート電極71 が形成される。溝の間にn型ベ
ース層1′、その中にp型ドレイン層3′が形成され、
これらの上に上の実施例と同様に表面ゲート電極72 が
形成される。そしてドレイン領域から所定距離離れてn
型ソース層10′が形成される。
同様の素子を横型素子として実現した実施例のレイアウ
トとそのA−A′およびB−B′断面図である。先の実
施例と対応する部分には先の実施例と同一符号を付して
詳細な説明は省略する。
電型を逆にした実施例の素子のレイアウトとそのA−
A′およびB−B′断面図である。
幅dN+とp型ドレイン層の幅dP+が略等しい状態で示さ
れているが、dN+>dP+とすればオン特性が改善され、
dN+<dP+とすればオフ特性が改善される。したがって
これらの幅の関係を最適設計することにより、所望の特
性が得られる。このことは、図34,図37,図40,
図43,図46,図49,図56の素子においても同様
である。
ャリア拡散長程度かそれ以下に形成することが望まし
く、オン電圧を下げたいときには最小の可制御最大電流
を保証できる範囲でこれを大きく形成することが望まし
い。
絶縁ゲート構造と、この埋込み絶縁ゲートに挟まれた幅
の狭い正孔電流通路を広い間隔で形成した構造、および
注入効率を小さく抑えたカソードエミッタ構造の組合わ
せによって、電圧駆動型の素子であってラッチアップさ
せることなくGTOサイリスタ並の特性を実現すること
ができる。
る。
例の素子を変形した実施例である。この実施例では、p
型ドレイン層9が埋込みゲート72 により挟まれた領域
のみならず、埋込みゲート72 のカソード側端部側壁に
まで延在させて設けられている。
を変形した実施例で、n型エミッタ層8を素子底部に達
しない深さに拡散形成している。
として、底部にp+ 型層25を持つp- 型基板を用い
て、その表面にn- 型ベース層1を形成した他、図76
〜図77の実施例と同様である。
例を変形したもので、埋込みゲート電極71 の幅に比べ
て表面ゲート電極72 の幅を大きく選び、埋込みゲート
電極71 により挟まれた領域から所定距離離れたカソー
ド側に、表面ゲート電極72で制御されるターンオンチ
ャネル領域およびターンオフチャネル領域を形成した実
施例である。
2セル断面構造を示している。
れる領域(幅Wで示す)の間の領域(幅Lで示す)に
は、図59のような埋込みゲートを設けないようにした
実施例である。
チャネルが形成されない領域にも埋込み絶縁ゲート構造
を形成した実施例である。ゲート電極7は溝5を完全に
は埋め込まず複数の溝5に沿って連続的に形成されてい
る。そしてゲート電極7が形成された素子表面に溝5を
埋めて表面を平坦化するようにCVD酸化膜31が形成
されている。
ルが形成されない溝間にp型層32を形成した実施例で
ある。このp型層32を設けることによって、チャネル
が形成されない領域でのカソード電極11とn型ベース
層1間の耐圧を十分なものとすることができる。
ート電極7を多結晶シリコン膜により溝5を完全には埋
めないように形成して、チャネルが形成されない領域で
これに重ねてAl ,Ti,Mo等の低抵抗金属ゲート3
3を形成したものである。低抵抗金属ゲート33上はポ
リイミド等の有機絶縁膜34で覆っている。
域全体に溝5を形成して、この溝5に沿って多結晶シリ
コン・ゲート電極7を形成すると共に、溝5の底部に低
抵抗金属ゲート33を埋込み形成した実施例である。
ゲートで挟まれたチャネル領域に、正孔電流バイパス抵
抗を大きくするために、イオン注入等による低キャリア
ライフタイム層、或いはn型ベース層より高濃度のn型
層等を設けることも有効である。
p型ベース層4下にn型ベース層1より高濃度のn型層
35を設けた実施例である。また図90は、p型ベース
層4の下に低キャリアライフタイム層36を形成した実
施例である。
で、p型層32の上部にフローティングのn+ 型エミッ
タ層36を形成したものである。電子注入部はp型ドレ
インがなく、IGBT構造となっており、ゲート電極7
に正電圧を印加した時に溝5の側壁に沿ってn型ソース
層10からn+ 型エミッタ層36の間にチャネルが形成
されて、n+ 型エミッタ層36がカソード電極11に繋
がる。
図91と同様の変形を施した実施例である。
て、電子注入チャネル領域の外側の溝間に、p型ベース
層4と同時に形成されるp型層32を設けた実施例であ
る。更に図94は、図93のp型層32をp型ベース層
4とは別にこれより深く形成して、その上部にフローテ
ィングのn型エミッタ層36を形成した実施例である。
型エミッタ層36をより深く形成して、埋込みゲート2
7により制御されるターンオン・チャネルを短くした実
施例である。
れたトレンチゲート電極構造による正孔バイパス抵抗を
増加させ、以て電子注入効率を改善し半導体デバイスの
オン抵抗を低下させる”という概念に基づいている。こ
こで注目すべき重要な事実は、本発明によれば、低下さ
れたオン抵抗の達成は、本来、“正孔パイパス抵抗の増
加”にこだわらなくてもよいという点である。なぜな
ら、キャリア注入の強化は、“正孔バイパス抵抗の増
加”という思想を包含している“正孔の拡散電流と電子
電流の比率を大きくする”という原理に基づいているか
らである。
GT(injection-Enhanced Gate Bipolar Transistor)
のレイアウトであり、図97,図98,図99および図
100はそれぞれ、図96のA−A′,B−B′,C−
C′およびD−D′断面図である。このトランジスタ構
造において、図6〜図9の実施例と同様な部分には同様
な参照符号が付されている。
構成される。これらのソース領域10は、p型ドレイン
層4の表面部において、図96に示すようにトレンチゲ
ート電極7に直角に伸びている。これらのソース領域1
0のトレンチゲート電極7と関連する断面は図97に示
す。隣合う二個のトレンチゲート電極7の各対の間に位
置するn+ 型層10は、表面絶縁層202 によって第一の
主電極層11から電気的に絶縁されている。
レンチゲート電極7間では、n+ 型層10はp型ドレイ
ンとして機能するp+ 型層9と交互配列されている。図
99に示されている各トレンチゲート電極7の断面図
は、図9のそれと同一である。p+ 型ドレイン領域9の
トレンチゲート電極7に直角な方向での断面図は、図1
00に示されている。ここにおいて、図97の場合と同
様なマナーで、隣合う二個のトレンチゲート電極7の各
対の間に位置するp型ドレイン層9は、上記表面絶縁層
202 によって第一の主電極層11から電気的に絶縁され
ている。このトランジスタ構造の具体的寸法は、図1〜
図5のデバイスでのそれと同様でよい。
りである。ゲート電極7にカソード電極11に対して正
極性の電圧が印加されると、p型ベース層4の周辺部に
位置するターンオンチャネルが導通する。電子は、n型
ソース層10からn型ベース層1に注入され、n型ベー
ス層1に導電変調を起こす。これによりIEGTはIG
BT動作によってターンオンする。
負極性の電圧が印加されると、上記ターンオンチャネル
領域からの電子の注入は止まる。トレンチゲート部のト
レンチ5に面している側面部分(溝側側面部)に、反転
層が形成される。公知のpチャネルMOSトランジスタ
動作によって、p型ベース層4内のキャリアがp型ドレ
イン層9を介して、カソード電極11に排出される。半
導体デバイスはターンオフする。この実施例の場合、こ
のデバイスがターンオン状態でも、n型ソース層10、
p型ベース層4、n型ベース層1及びp型エミッタ層3
によって構成される寄生サイリスタは、ラッチアップし
ないように前述の説明のように特にアレンジされてい
る。オンチャネルが閉じれば、n型ソース層10からの
電子注入は直ちに停止する。
ート7と、該一対のトレンチゲート電極の間に位置し且
つ電極11から絶縁されているP+ 型ドレイン層9と、
この絶縁されたP+ 型ドレイン層と対応するトレンチゲ
ート電極7を挟んで隣合い且つ電極11とコンタクトし
ている他のP+ 型ドレイン層9とによって、“単位セ
ル”が規定される。
との間に、比較的幅の狭いトレンチ溝に囲まれ、電極1
1と絶縁された領域を形成することで、幅の広いトレン
チ溝(2C−2W)を形成するという技術的な困難を回
避し、幅の広いトレンチ溝と同等の効果を上げることが
可能である。
隔,数を適切にアレンジすることにより(具体例は既に
提示した)、デバイスをサイリスタ動作させないように
しつつ充分に低いオン抵抗を得ることができる。IEG
Tの主電極11のp型ドレイン層9への“間引かれた”
コンタクトは、正孔のバイパス電流の減少、即ち減少さ
れたオン抵抗の実現に貢献している。また、この実施例
では、オン状態で寄生サイリスタがラッチアップせず、
ターンオフに際してはターンオフチャネルが開いて正孔
の流れのバイパス路が形成される。従って、一旦ラッチ
アップされた後にターンオフするように構成された現行
のGTOサイリスタ比べて、最大遮断電流能力は強化さ
れている。
率をアレンジすることにより大きな電子注入効率が得ら
れる点について、説明を加える。
線で囲んだ部分に示している)の不純物濃度が比較的低
い場合、例えば広義のエミッタ領域の中でn〜pの伝導
変調を生じる部分がある場合など、正孔の拡散電流I
p、特に縦方向(素子のアノード−カソード方向に平行
に流れる拡散電流)と電子電流In(=I−Ip,I:
全電流)の比を大きくするような構造を広義のエミッタ
領域中に設けることで、広義のエミッタ領域の注入効率
を増加し、素子のオン抵抗を減少させることができる。
(A/cm2 )、n−ベースの広義のエミッタ側キャリ
ア濃度n(cm-3)(図29中のn)とする。
方向(A−K方向)のキャリアの拡散電流のみとする
と、 Jp=2・μp・k・T・W・n/(C・D) …(12) と表わすことができる。ここで、μpはホール易動度、
kはボルツマン係数、Tは温度である。
は γp=Jp/J=Jp/(Jn+Jp) =2μp・k・T・W・n/(C・D・J) …(13) Y=W/(C・D)とすると、γp=2(μp・k・T
・n/J)・Yγpの値は、μp=500,k・T=
4.14×10-21 、J=100A/cm 2 とすると、 γp=2×(500×4.14×10-21 /100)×1×1016×Y =4.14×10-4・Y …(16) γpは注入効率が十分低い時には γp=Jp/(Jn+Jp)=μp/(μn+μp)=0.3…(17) 程度であろう。つまり、広義のエミッタ領域の注入効率
が大きいとは、 γp<0.3 …(18) ということであり、この条件を満たすYは、 4.14×10-4・Y<0.3 Y<0.3/4.14×10-4 Y<7.25×102 (cm-1) …(19) 比較的オン電圧の高い場合でn=7×1015の時は、 Y<1.0×103 (cm-1) …(20) である。
することによって、カソード電極にコンタクトしている
不純物拡散層の注入効率が低くても、広義のエミッタ領
域の注入効率を増加できる。即ち、高抵抗ベース層のオ
ン状態におけるキャリアの蓄積を増加させることがで
き、素子のオン抵抗を減少させることが可能である。
効率の低いカソード拡散層は高い電流制御能力、高速の
スイッチングを保証し、かつ本発明の効果である広義の
エミッタ領域の注入効率の増加により、低い素子オン抵
抗をも同時に実現することができる。
ンチ構造の場合、Yの値は前述のように図20のD,
C,Wによって決まる。
度の高いところ(抵抗でJpが流れる)と、不純物濃度
の低いところが共存する場合、広義のエミッタ領域の注
入効率は、前述のパラメータXとYの両方を考慮する必
要がある。
うに変形される。ここで、n+ 型ソース層10は、トレ
ンチゲート電極7が埋め込まれた各トレンチ5の両側端
面に接合するように延びている。
は、基本的に、図96〜図100のデバイスと図6〜図
9のデバイスとの組み合わせである。言い換えれば、こ
のIEGTは、各p+ 型ドレイン層9は“梯子型平面形
状”を持っている点で、図96〜図100とは特徴的に
異なっている。特に、図7で説明されたn型ソース層1
0が、p+ 型ベース層4の表面部に形成されている。n
型ソース層10中において、各トレンチ5の両上方サイ
ド端部に接合するようにp型ドレイン層9はアレンジさ
れている。p型ドレイン層9は、n型ソース層10より
浅い。p型ドレイン層9の底部とp型ドレイン層4とに
よりサンドウィッチされたn型ソース層10の部分は、
図7で説明されたn型ターンオフチャネル層10として
機能する。2つの隣接するトレンチゲート電極7間のn
型ソース層10の中央部分は図2のn型ソース層10に
相当している。基板表面上を見ると、2つの隣接するト
レンチゲート電極7間において、p型ドレイン層9は、
n型ソース層10を平面的に囲み、これにより梯子型の
平面形状を呈する。
ス層10はp+ 型ドレイン層9より深く、従って、ここ
に示された断面構造に付いて見れば、n型ソース層10
はp + 型ドレイン層9を囲っている。図105に示され
た各トレンチゲート電極7の断面構造は、図99のそれ
と同一である。図106に示されているように、p+型
ドレイン層9は、表面絶縁層202 によって“間引きされ
て”電極11にコンタクトされている。
オフチャネル層の直下に位置するp型ベース層4のトレ
ンチ接合側面部がターンオンチャネルとして機能する。
従って、複数のトレンチゲート電極7の双方が、ターン
オン駆動電極及びターンオフ駆動電極とを兼用している
と言える。即ち、ターンオフ用pチャネルMOSFET
と、ターンオン用nチャネルMOSFETとがデバイス
内部で縦積みされた構造である。トレンチゲート電極7
に正極性電圧が印加されると、p型ベース層4の各トレ
ンチ接合側面部にn型チャネルが形成され、以てデバイ
スをターンオンさせる。このとき、各n型ソース層10
からn型ターンオフチャネル及び反転層形成により現わ
れるn型チャネルを介してn型ベース層1に電子が注入
される。ターンオフ動作は、トレンチゲート電極7に負
極性電圧を与えることにより、図96〜図100の実施
例200 と同様なマナーで行われる。本実施例のIEGT
によっても、図96〜図100の実施例と同様な効果が
得られる。
IGBTの2つの変形例を、図107〜図202に提示
する。図107〜図109の横型IGBT及び図110
〜図112のIGBTの先の例との特徴的違いは、セル
構造パラメータ“C”及び“W”の異なりが基板の厚さ
方向に沿って設定された点にある。
うに、中間絶縁層21上のn- 型上方基板の表面に、全
体的に均一の矩形断面形状をもつトレンチ222 が形成さ
れている。導電層224 はトレンチ222 内に絶縁的に埋め
込まれている。導電層224 の厚さはトレンチ222 の深さ
より大きく、従って、導電層224 の上半分は上方基板の
表面からはみ出ている。導電層224 は、トレンチゲート
電極として機能する。上方基板の厚さはCである。情報
基板のトレンチ部の厚さ、即ちトレンチ222 の底部と中
間絶縁層21とにサンドウイッチされた活性層の厚さ
は、図108に示されているように、Wである。このト
レンチゲート電極224 の底部に接する部分に、電子注入
用またはターンオフ用のチャネル領域が形成される。
制御電極がMOSコントロールサイリスタ(MCT)構
造となっている。図31〜図33の実施例でのように、
p型ドレイン層幅Dp及びn型ソース層幅Dnを、もし
Dp<Dnとすればオン特性が強化され、Dp>Dnと
すればターンオフ特性が強化される。これらの層の幅関
係を最適にアレンジすれば、望まれるIGBTオン/オ
フ特性が容易に実現できる。このIGBTの可能制御最
大電流を増すためには、幅Dnをキャリア拡散長程度も
しくはそれ以下に形成することが望ましい。オン電圧を
下げるには、可能制御最大電流の最小要求レベルを保証
できる範囲で幅Dnを大きくすることが望ましい。
極構造224 と中間絶縁膜21とによって挟まれた幅狭な
(W)正孔電流通路を広げられた間隔で形成された構
造、及び注入効率が低く抑制されたカソードエミッタ構
造の組み合わせによって、抑制されたラッチアップを達
成しつつ現行のGTOサイリスタ並にオン電圧が低めら
れた電圧駆動型パワースイッチデバイスを実現すること
ができる。
型ホールバイパス抵抗層226 が追加されている点を除い
て図107〜図109のそれと似ている。ホールバイパ
ス抵抗層226 は、トレンチゲート電極224 の底部に形成
されており、図112に示されているように、n+ 型層
10と接している。ホールバイパス抵抗層226 の不純物
濃度が(例えば1016〜1021cm-3程度に)高けれ
ば、IGBTのオン特性は改善される。もしホールバイ
パス抵抗層226 の不純物濃度が(例えば1013〜1018
cm-3程度に)低ければ、IGBTのオフ特性を高く維
持しつつオン特性の中程度の改善が期待できる。
囲で種々変形して実施することができる。
み絶縁ゲートを持つ微細セル構造で大きい電流遮断能力
を実現し、しかも埋込み絶縁ゲート部の幅と間隔の設計
によって寄生サイリスタをラッチアップさせることなく
サイリスタ並のオン抵抗を実現した絶縁ゲート型電力用
半導体素子を得ることができる。
レイアウト図。
アウト図。
イアウト図。
イアウト図。
位セル構造を示す断面図。
の不純物濃度分布を示す図。
ト型IBGTの断面図。
の図、
度の関係を示す図。
の関係を示す図。
幅と電流密度の関係を示す図。
示す図。
アライフタイムτpと素子の電流密度の関係を示す図。
す図。
構造を示す図。
イアウト図。
イアウト図。
イアウト図。
イアウト図。
イアウト図。
イアウト図。
イアウト図。
イアウト図。
イアウト図。
イアウト図。
イアウト図。
イアウト図。
イアウト図。
イアウト図。
イアウト図。
イアウト図。
イアウト図。
図。
図。
図。
図。
図。
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図。
図。
図。
図。
図。
図。
を示す図。
を示す図。
を示す図。
を示す図。
を示す図。
を示す図。
Claims (8)
- 【請求項1】高抵抗ベース層と、 この高抵抗ベース層表面に所定の間隔をもって埋め込ま
れた絶縁ゲートと、 この絶縁ゲートで挟まれた領域内に形成された第1導電
型エミッタ層と、 前記絶縁ゲートにより誘起されて前記第1導電型エミッ
タ層から前記高抵抗ベース層に第1導電型キャリアを注
入するチャネル領域と、 前記高抵抗ベース層に第2導電型キャリアを注入する第
2導電型エミッタ層と、 前記絶縁ゲートにより挟まれた領域に形成され、前記高
抵抗ベース層から第2導電型キャリアを排出する第2導
電型ドレイン層とを具備し、 前記第2導電型ドレイン層間の距離を2C,前記絶縁ゲ
ートで挟まれた領域の幅を2W,前記第2導電型ドレイ
ン層と前記高抵抗ベース層の界面から前記絶縁ゲート先
端までの距離をDとしたとき、 X={(C−W)+D}/W なる式で定義されるパラメータXがX≧5を満足するこ
とを特徴とする電力用半導体素子。 - 【請求項2】第2導電型エミッタ層と、 前記第2導電型エミッタ層に接して形成された第1導電
型ベース層と、 前記第1導電型ベース層に接して形成された第2導電型
ベース層と、 前記第2導電型ベース層内に前記第1導電型ベース層に
達する深さに形成された複数の溝にゲート絶縁膜を介し
て埋込み形成されたゲート電極と、 前記第2導電型ベース層内に前記溝の側面に接して形成
された第1導電型のターンオフ用チャネル層と、 前記溝の側面に接して前記ターンオフ用チャネル層表面
に形成された第2導電型ドレイン層と、 前記第2導電型ベース層の表面部に前記ターンオフ用チ
ャネル層を越えない深さに拡散形成された第1導電型ソ
ース層と、 前記第2導電型ドレイン層および第1導電型ソース層に
同時にコンタクトして形成された第1の主電極と、 前記第2導電型エミッタ層に形成された第2の主電極
と、を備えたことを特徴とする電力用半導体素子。 - 【請求項3】前記溝は周期的にストライプ状を成して形
成され、一つおきの溝に前記第1導電型ターンオフチャ
ネル層と第2導電型ドレイン層が形成され、残りの溝に
前記第1導電型ソース層が形成されていることを特徴と
する請求項2記載の電力用半導体素子。 - 【請求項4】前記溝は周期的ストライプ状をなして形成
され、前記第1導電型ターンオフチャネル層と第1導電
型ソース層は互いに連続して各溝の間に形成され、前記
第2導電型ドレイン層は各溝の側面に接して形成されて
いることを特徴とする請求項2記載の電力用半導体素
子。 - 【請求項5】前記溝は周期的にストライプ状をなして形
成され、各溝の間に長手方向に沿って前記第1導電型タ
ーンオフチャネル層および第2導電型ドレインと、第1
導電型ソース層とが交互に配置されていることを特徴と
する請求項2記載の電力用半導体素子。 - 【請求項6】前記第2導電型ベース層が前記溝より深く
形成されていることを特徴とする請求項2記載の電力用
半導体素子。 - 【請求項7】第2導電型エミッタ層と、 前記第2導電型エミッタ層に接して形成された第1導電
型ベース層と、 前記第1導電型ベース層内に形成された複数の溝にゲー
ト絶縁膜を介して埋込み形成されたゲート電極と、 前記第1導電型ベース層表面部に前記溝の側面に接して
形成された第1導電型のターンオフ用チャネル層と、 前記溝の側面に接して前記ターンオフ用チャネル層表面
に形成された第2導電型ドレイン層と、 前記第1導電型ベース層の表面部に前記ターンオフ用チ
ャネル層を越えない深さに拡散形成された第1導電型ソ
ース層と、 前記第2導電型ドレイン層および第1導電型ソース層に
同時にコンタクトして形成された第1の主電極と、 前記第2導電型エミッタ層に形成された第2の主電極
と、を備えたことを特徴とする電力用半導体素子。 - 【請求項8】第1導電型エミッタ領域と、 この第1導電型エミッタ領域に接して形成された第2導
電型ベース層と、 前記第2導電型ベース層に接して選択的に形成された第
1導電型ベース層と、 この第1導電型ベース層内に形成された、少なくとも一
対の溝にゲート絶縁膜を介して埋込み形成されたゲート
電極と、 前記一対の溝の間の前記第1導電型ベース層表面に形成
された、第2導電型ソース層および第1導電型ドレイン
層と、 前記第2導電型ソース層と第1導電型ドレインに接して
形成された第1の主電極と、 前記第1導電型エミッタ層に接して形成された第2の主
電極と、 前記第1導電型ベース層内に前記溝の側面に接して形成
された第1導電型のターンオン用MOSチャネルとを備
えたことを特徴とする電力用半導体素子。
Priority Applications (1)
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Family Applications (1)
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2011055017A (ja) * | 2010-12-17 | 2011-03-17 | Toshiba Corp | 半導体装置 |
JP2018056584A (ja) * | 2017-11-29 | 2018-04-05 | 三菱電機株式会社 | 半導体装置 |
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---|---|---|---|---|
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-
1999
- 1999-08-09 JP JP22514699A patent/JP3617938B2/ja not_active Expired - Lifetime
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