JP2002521823A - 接合型ｆｅｔ半導体装置 - Google Patents

Abstract

(57)【要約】 高ドープされた接触層（８）を有するソースとしての第１接触部（７）を、その表面（４）上にゲートとしての２つの第２接触部（９）間に含んでいるＪ−ＦＥＴ半導体装置に関する。３つの接触部は各々第２半導体領域（５、６）と接続しており、その際第１と第２半導体領域（２、３、５、６）は対抗する導電形を有しており、第２接触部と接続している第２半導体領域は、３つの第２半導体領域の水平面上の突出部内で部分的に重複し、かつ第１半導体領域内の３つの第２半導体領域間にチャネル領域（１１）が形成されるよう、第１接触部と接続している第２半導体領域の下方の第１半導体領域内に延びている。

Description

【発明の詳細な説明】

【０００１】 本発明は、ＦＥＴ半導体装置及び特に、高ドープされた接触層を有するソース
としての第１接触部を、その第１の表面にゲートとしての２つの第２接触部間に
含んでいる、第１半導体領域を有する縦形のＪ−ＦＥＴ（接合形電界効果トラン
ジスタ）半導体装置に関する。

【０００２】 電力スイッチング技術分野では、できるだけ静的及び動的損失が少なく、僅か
な経費で制御可能な高速のスイッチング素子が求められている。このような電力
デバイスは、例えば回転数可変のインバータの直流スイッチ又はモータ分岐回路
の単相又は三相の交流スイッチとして使用されている。その低い電力損は、効率
の高いコンパクトな装置を可能にする。

【０００３】 ６００Ｖ、１２００Ｖ、１８００Ｖ・・・の阻止電圧には、今日では大抵ある
順方向のしきい値電圧を有するシリコンのＩＧＢＴが使用される。

【０００４】 しかしこの従来技術における欠点は、それがバイポーラＩＧＢＴによる極めて
ダイナミックなモータ制御の場合、バイポーラの蓄積電荷により惹起されるスイ
ッチの開閉損失により出力の低下を来すことにある。

【０００５】 シリコン製で高速のユニポーラのパワーＭＯＳＦＥＴを使用することにより、
スイッチング損失は確かに劇的に低減されるが、しかし導通損失ないしは阻止電
圧の範囲内における固有の導通抵抗は問題であり、そのためチップ面積を大きく
選択しなければならず、これはかなりの高コストを意味し、従ってまたしばしば
ＩＧＢＴに決定的な影響を及ぼす。

【０００６】 この分野の改良されたＦＥＴとして、ティハニー（Tihany）によるドイツ特許
第４３０９７６４号明細書にＳｉテクノロジーによるＭＯＳＦＥＴが、またミッ
トレーナ（Mitlehner）等による国際特許出願公開９７／２３９１１号明細書に
、特にＳｉＣ技術で製造可能な縦形のＪ−ＦＥＴが提案されている。この従来技
術のＪ−ＦＥＴは、接触部の下の第１半導体領域内に第２半導体領域を持ち、そ
の際第１と第２半導体領域は逆の導電形を有する。第２半導体領域は、ドレイン
に対してソースを遮蔽する役目をし、接触部を越えて半導体の表面上の突出部内
に達しており、そのため第１半導体領域内に、第１半導体領域と第２半導体領域
との間に形成されたｐｎ接合の空乏帯域により下方を制限され、導通状態で電流
を接触部から又は接触部に運ぶ、少なくとも１つのチャネル領域を形成する。

【０００７】 しかし第１半導体領域内に第２半導体領域を形成することは、製造に費用を要
する。特にＳｉＣ等の内部にデバイスを製造することは、その熱特性の故に困難
である。即ち、ＳｉＣ内への拡散によって、第２半導体領域の寸法を後から適合
させることはもはや不可能であり、そのため注入は第２半導体領域の全ての所望
の範囲について、極めて厳密に行われなければならない。また他方ＳｉＣで阻止
能力の高いデバイスを製造することは、ＳｉＣがＳｉに比べて極めて高いブレー
クダウン電界強度と極めて良好な導通特性を有するため、重要である。

【０００８】 本発明の課題は、損失が少なく、高速かつ耐短絡性の、容易に、従って価格的
に有利に製造することのできるスイッチング素子を提供することにある。その際
阻止電圧は典型的には６００Ｖ、１２００Ｖ、１８００Ｖの範囲にある。

【０００９】 この課題は、本発明により請求項１の特徴を有する縦形のＪ−ＦＥＴ半導体装
置により解決される。本発明の好ましい実施形態は従属請求項の対象である。

【００１０】 本発明では、少なくとも幾つかの第２半導体領域を従来技術のようにそれらの
上にもう１つのエピタキシー層が配置された「島」として形成せず、全ての第２
半導体領域をデバイスの表面部分として形成する。本発明の半導体素子の構造は
、製造技術上極めて単純なものであり、従ってＳｉＣのような取り扱いの困難な
材料からなるデバイスの製造を極めて価格的に有利なものとできる。

【００１１】 本発明のＪ−ＦＥＴ半導体装置では、３つの接触部が各々第２半導体領域の１
つと接続しており、その際第１と第２半導体領域は反対の導電形を有し、第２接
触部と接続している第２半導体領域は、第１半導体領域内で第１接触部と接続し
ている第２半導体領域の下方に延びており、水平面上の突出部内で３つの第２半
導体領域が少なくとも部分的に重なり、第１半導体領域内の３つの第２半導体領
域間に少なくとも１つのチャネル領域が形成されている。

【００１２】 本発明の好ましい実施形態においては、第１接触部は少なくとも１つの凹部を
持ち、そのため第１接触部と、第２接触部の下の第２半導体領域との間に電気的
接続が生ずる。それにより第２半導体領域の浮遊は回避される。

【００１３】 もう１つの好ましい実施形態では、デバイスに誘電性不活性化部を設け、この
誘電性不活性化層は、第１半導体領域の表面上の各々第１接触部と第２接触部と
の間に設け、第１半導体領域と反対の導電形を有するようにドープされた酸化物
層又は半導体層を含む。それにより比較的高い安定性が得られる。

【００１４】 本発明の利点は、本発明のＪ−ＦＥＴ半導体装置の損失電力が概ね今日一般的
なＳｉ−ＩＧＢＴのそれより低い点にある。更にまた、第１接触部（ソース）の
高ドープされた接触層の下の第２半導体領域が阻止電圧により妨害されることな
く必要な遮蔽を行えるため、垂直なドリフト領域の縦方向の寸法ｗ_{ch vert}を大
きく選択できる点にある。

【００１５】 本発明のもう１つの利点は、大面積の第２半導体領域が第１接触部（ソース）
の高ドープされた接触層に接しているため、出力容量が低い点にある。そのため
、第２接触部（ゲート）の電荷の移行が少なくなり、スイッチング損失の更なる
低減も達成される。

【００１６】 更に本発明のＪ−ＦＥＴの静的損失は、ドリフト帯域が最大限に利用されてい
るため低い。

【００１７】 本発明の他の特徴及び利点を、以下に記載する本発明の特別な実施形態から添
付の図面に基づき明らかにする。

【００１８】 ユニポーラのパワーデバイスの導通損は、基板及び接触部の抵抗の他に、とり
わけ電圧を担う、比較的低くドープされた電界効果トランジスタのｎ帯域のチャ
ネル及びドリフトの抵抗により決定される。Ｊ−ＦＥＴ構造を、所謂スイッチオ
フの可能な、正常にスイッチオンされるデバイスとして、或いは直列に接続し、
正常にスイッチオフされるデバイスとして低電圧用のＭＯＳＦＥＴを有するＪ−
ＦＥＴと考える場合、ドリフト抵抗、従ってＪ−ＦＥＴの導通損は、ドリフト帯
域のできるだけ高い導電率を、電流を拡散するためのチップ面を最大限に利用し
て達成することにより削減できる。

【００１９】 本発明によれば、これは、これらの部分領域内におけるソース領域の、ドレイ
ン電圧からの遮蔽を、第１のｎドープされたエピタキシー領域内の電流の拡散が
できるだけ損なわれないように形成することにより達成される。これは、直接ｎ ⁺⁺ ドープされたソース領域に連結されている適切な半導体材料、この場合特にＳ
ｉＣの最大限の電界のポアソン式に対応する高いドーズ量を有するｐ注入により
達成される。実験的な測定では、このような構造で、既に約１５Ｖでソースの下
方の全ての第２のエピタキシー帯域は空乏化される。その際縦形のチャネルの横
方向の寸法ｗ_{ch vert}は、ｎ⁺⁺ドープされたソース領域の下方のｐ帯域が阻止電
圧により損なわれずに必要な遮蔽を達成できるので、極めて大きな間隔で自由に
選択可能である。その際この表面積の小さいエミッタ範囲のエミッタ効率は、当
業者に一般に公知であるように、高い電流においてもほぼ十分なものである。

【００２０】 更に本発明の構造の特別な利点は、大面積のｐ領域がｎ⁺⁺ドープされたソース
の入口に短絡状態で付着しているので、入力容量を低く保持できることにある。
従って、大面積のゲート部分の電荷の移行が入力負荷回路により行われるのでス
イッチング損失も低い儘である。

【００２１】 安定性を高めるため、ソース接触部のある第２のエピタキシー層の側縁に、例
えばＳｉＯ₂からなる誘電性の不活性化部又はｐｎ絶縁の役目をする別のｐ注 入
を行ってもよい。

【００２２】 以下、２つの実施例に基づきこれらの特徴を詳述する。この場合ｎドープ基板
から出発する。但し本発明はこの導電形に制限されるものではなく、また当然明
細書に記載の全ての導電形を反対に選択できるものである。

【００２３】 図１は本発明のＳｉＣからなるＪ−ＦＥＴ半導体構造の断面図を示す。その際
符号１は基板を表し、その上に更にエピタキシャル層が施されている。基板１の
導電形はｎ形の実施形態で示されている。基板１の下側にはドレイン接触部１０
があり、該部１０を介し基板１を通って電流が流れる。

【００２４】 基板１上に、第１半導体領域が第１のｎドープされたエピタキシャル層２とし
て形成されている。このエピタキシャル層２の表面４にドリフト領域、即ち第１
半導体領域内の抵抗を外側から調整することのできるゲート接触部９が配置され
ている。これらのゲート接触部９は同じ高さに配置されており、ゲート接触部９
とソース接触部７との間の電圧を介して、同じ高さの両ゲート接触部９間の領域
内のキャリアが空乏化され、それによりドリフト抵抗が高まる。即ちこのトラン
ジスタは阻止し始める。

【００２５】 第１エピタキシャル層２の上方及び両ゲート電極９間には、本発明のＪ−ＦＥ
Ｔ半導体装置の場合、連続する第１半導体領域２と３が生じるように、第１半導
体領域から延長するもう１つのｎドープされたエピタキシャル層３が施されてい
る。第２エピタキシャル層３の露出する表面４はソースの役目をし、その上にソ
ース接触部７からキャリアが半導体に注入されるオーミック接触層８が生じるよ
う、強く、即ちｎ⁺⁺ドープされている。

【００２６】 図１には、ソース７からゲート接触部９間を通ってドレイン１０に至る電流
回路が、ドリフト領域内にある２つの流線１３により示されている。

【００２７】 本発明の重要な特徴は、第１半導体領域２に対して反対の導電形を有するよう
にドープされた第２半導体領域６が、ソース接触部７に直に接して配置されてい
ることである。言い換えれば、本発明ではソースの接触層８の下に、直接第２半
導体領域６がｐドープされた島として注入されている。その際所望のドーピング
分布は、イオン注入時のイオンエネルギーを調整することによる侵入分布により
調整される。

【００２８】 第２半導体領域６は、ドレイン１０に対してソース７を遮蔽する。ソース接触
部７の下でｐドープされた部分６により覆われた面が、接触部７の下で中心に位
置していると有利である。しかしソース７からの電流が半導体中で過剰に阻止さ
れないように、ｐドープされた部分により接触層８がその横方向全体の寸法で覆
われておらず、接触層８の縁部は被覆されないままとする。この縁部を介して、
ソース接触部７から半導体へと電流が流れる。接触層８の縁部の効率は大電流に
おいても十分なものであり、既に本出願人による従来技術の通常のＳｉ環状エミ
ッタトランジスタでも利用されている。

【００２９】 しかしｎ⁺⁺接触層８の縁部を介し、ソース７へのドレイン１０のパンチスルー
が可能なので、ゲート接触部９の下にも、各々第１エピタキシャル層２の表面４
に沿って側方に第１半導体領域内に延びる第２半導体領域５をｐドープ領域とし
て注入する。特にこれらのｐドープ領域は、上から見てソース７がゲート９によ
り形成される「リング」内に囲まれるように、連続した部分を形成できる。その
際ｎドープされた第１半導体領域内のｐドープされた島の幾何学的な配列は、両
方の第２半導体領域５がゲート接触部９の下で第１エピタキシャル層２の第１半
導体領域内に、ソースと接続された第２半導体領域６が位置する平面上の突出部
に第２半導体領域６を少なくとも部分的に、即ち特に縁部で重複する程度に延び
るように選択される。従ってソースへのドレインのパンチスルーは最小化され、
制御チャネル１１はその寸法ｗ_{ch vert}により限定される。

【００３０】 ゲート９の下の第２半導体領域５と、ソース７の下の第２半導体領域６との間
に、第１半導体領域と第２半導体領域との間に形成されたｐｎ接合の空乏帯域に
より境界付けられて、チャネル領域１１が延びている。このチャネル領域１１を
流れる電流は、幾本かの電流線１３により示されている。それらは第２半導体領
域６による遮蔽物の横のソースの接触部８の縁から出発し、ゲートの第２半導体
領域５とソース７の第２半導体領域６との間を、第２の層３の第１半導体領域を
通って狭まりながら延びている。ゲートの第２半導体領域５の下方で電流密度は
再び低下する、即ち電流線は放散している。

【００３１】 図１のＪ−ＦＥＴ半導体装置を使って、電流の拡散により重要な部分領域内の
阻止電圧又はドレインのポテンシャルに対してソース領域の遮蔽を損なわれるこ
となく、半導体内で電流の拡散に使える面積を高度に利用できる。

【００３２】 特に、本発明をインバータに使用すると有利である。インバータに使用する場
合、接続されたデバイスは「ノーマリーオフ」で動作しなければならない。即ち
電流停止の場合、例えばゲート制御中に全てのスイッチング素子は自動的に阻止
状態に至る。これは、特に本発明による高遮断性のＪ−ＦＥＴ半導体装置におい
て、低圧用のＭＯＳＦＥＴ又は低圧用のＳＭＡＲＴ−ＦＥＴをＳｉＣのＪ−ＦＥ
Ｔの前に接続する直列回路を実現することで容易に可能であり、その際低電圧用
のＦＥＴは、各々公知のＳｉ技術で製造可能である。このような直列回路では、
高遮断性の半導体デバイスの制御は、Ｓｉ−ＭＯＳＦＥＴにおいて、適切にコン
トロールされたＳｉ技術で組立てられる。直列の低圧用のＭＯＳＦＥＴのもう１
つの利点は、誘導性負荷を持つインバータの場合、低圧用のＭＯＳＦＥＴの作り
付けダイオードが直列の高い阻止電圧にとってもフリーホイールダイオードの役
目をするため、元来必要なフリーホイールダイオードを省略できる点にある。

【００３３】 図２に示した本発明のもう１つの実施形態では、電気的接続はソース電極７と
ソースの下の第２半導体領域６との間に設けられている。そのため第２半導体領
域６の電位は明確に規定され、第２半導体領域６の「浮遊」は回避される。即ち
ソース接触部７をも形成する金属化層１２で満たされたｎ⁺⁺接触層８内の凹部１
４により接触が図られ、その結果ソース７は島６と短絡される。１つだけの凹部
１４を有するこの実施形の他に、複数の小さい凹部を有する実施形態も可能であ
る。実際にはソース７と第２半導体領域６との間のｎ⁺⁺層８の１つの大きな凹部
と、多孔性にまで至る複数の小さな凹部の選択は、デバイスを製造する際の機械
的及び電気的要件により決定される。

【００３４】 図２による実施形態のその他の領域は図１に準じ、同じ符号が付けてある。

【００３５】 本発明のもう１つの実施形態（図示せず）では、メサ型に類似する、ソース接
触部７がその上にある第２のエピタキシー層３の側面に、ｐｎ絶縁の役目をする
誘電性の不活性化部を設ける。この誘電性不活性化部は安定性を高め、ＳｉＯ₂
からできているか又は第１半導体領域の導電形と逆の導電形にドープされた層で
あってもよい。

【００３６】 本発明のＪ−ＦＥＴ半導体装置の構造が、基板内に注入された「島」を持つ構
造よりも簡単に実現できることは、このデバイスの半導体材料としてＳｉＣを使
用するために、更に改善された可能性をもたらす。従って一層高度の遮断性が、
良好な導通特性の下で達成される。即ち本発明の構造ではドリフト帯域が特に有
利に使用されることから、特に低い静的損失を実現することができる。

【００３７】 更に本発明による縦形のＪ−ＦＥＴの構造では、低いゲート容量のため直接的
なスイッチング損失は少ない。また本発明による構造の場合、Ｊ−ＦＥＴを例え
ば低電圧用の「ＳＩＰＭＯＳ」と直列接続できるので、多数の制御及びコントロ
ール機能を、本発明のデバイスで、５０Ｖの水準でカバーできる。

【００３８】 本発明で提案したＳｉＣの縦形のＪＦＥＴの構造は、ゲート接触部９とソース
７との間に約２μmの高さを生じるように、比較的平面的なトレンチをエッチン
グすることにより、ゲートと「網状に」接触させることが可能であり、その結果
高いセル密度、即ち高度の材料の利用を達成することができる。

【図面の簡単な説明】

【図１】 本発明による第１の実施例の断面図。

【図２】 本発明による第２の実施例の断面図。

【符号の説明】

１ 基板 ２、３ 第１半導体領域 ４ 第１の表面 ５、６ 第２半導体領域 ７ 第１接触部（ソース） ８ 高ドープされた接触層 ９ 第２接触部（ゲート） １０ ドレイン １１ チャネル領域 １２ 金属化層 １３ 電流線 １４ 凹部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴァイネルト、ウルリッヒ ドイツ連邦共和国 デー‐91074 ヘルツ ォーゲンアウラッハ グラディオーレンシ ュトラーセ 10 Ｆターム(参考） 5F102 GB04 GC09 GD04 GJ02 GR07 HC01 HC07

Claims (6)

【特許請求の範囲】
1. 【請求項１】 高ドープされた接触層（８）を有するソースとしての第１接
   触部（７）を、その第１の表面（４）上に、ゲートとしての２つの第２接触部（
   ９）間に含んでいる、第１半導体領域（２、３）を有する縦形のＪ−ＦＥＴ半導
   体装置において、３つの接触部（７、９）が各々第２半導体領域（５、６）と接
   続しており、その際第１と第２半導体領域（２、３、５、６）は反対の導電形を
   有し、第２接触部（９）と接続している第２半導体領域 （５）が、第１接触部
   （７）と接続している第２半導体領域（６）の下方の第１半導体領域（２、３）
   内に延びており、その結果水平面上の突出部内で３つの第２半導体領域（５、６
   ）が少なくとも部分的に重複しており、第１半導体領域（２、３）内の３つの第
   ２半導体領域（５、６）間に少なくとも１つのチャネル領域（１１）が形成され
   たことを特徴とする縦形Ｊ−ＦＥＴ装置。
2. 【請求項２】 接触層（８）が少なくとも１つの凹部（１４）を持ち、その
   結果第１接触部（７）とその下の第２半導体領域（６）との間に電気的接続が存
   在することを特徴とする請求項１記載の縦形接合型ＦＥＴ半導体装置。
3. 【請求項３】 第１半導体領域の表面（４）上の各第１接触部（７）と第２
   接触部（９）との間に、誘電性の不活性化層を設けたことを特徴とする請求項１
   又は２記載の縦形Ｊ−ＦＥＴ半導体装置。
4. 【請求項４】 不活性化層が酸化物層を含んでいることを特徴とする請求項
   ３記載の縦形Ｊ−ＦＥＴ半導体装置。
5. 【請求項５】 不活性化層が、第１半導体領域と反対の導電形を持つ半導体
   層を含むことを特徴とする請求項３記載の縦形Ｊ−ＦＥＴ半導体装置。
6. 【請求項６】 半導体領域がＳｉＣから形成されていることを特徴とする請
   求項１乃至５の１つに記載の縦形Ｊ−ＦＥＴ半導体装置。