JPH0212969A - スイッチオフ機構を有する電力用半導体部品 - Google Patents
スイッチオフ機構を有する電力用半導体部品Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電力用電子部品の分野に係る。特に、本発明
は、スイッチオフ機構を有する電力用半導体部品であっ
て、複数のユニットセルが互いに隣接配置されそして半
導体基体においてアノードとカソードとの間に並列に接
続されており、上記ユニットセル各々は、電界効果制御
式の短絡回路によってスイッチオフすることのできるM
O8制御サイリスタ(MCT=MOSControll
ed Thyristor)として構成され、そして上
記部品の電界効果制御式のスイッチオンを確保する更に
別の手段が設けられているような電力用半導体部品に係
る。
は、スイッチオフ機構を有する電力用半導体部品であっ
て、複数のユニットセルが互いに隣接配置されそして半
導体基体においてアノードとカソードとの間に並列に接
続されており、上記ユニットセル各々は、電界効果制御
式の短絡回路によってスイッチオフすることのできるM
O8制御サイリスタ(MCT=MOSControll
ed Thyristor)として構成され、そして上
記部品の電界効果制御式のスイッチオンを確保する更に
別の手段が設けられているような電力用半導体部品に係
る。
従来の技術
このような部品は、例えば、1986年発行のIEEE
Trans、 Electron Devices、
ED−33の第1609−1618頁に掲載されたV
、A、に、テンプル氏の論文から知ることができる。
Trans、 Electron Devices、
ED−33の第1609−1618頁に掲載されたV
、A、に、テンプル氏の論文から知ることができる。
過去何年間に、電力用電子部品においては、MOS制御
式部品の開発が益々盛んに行なわれるようになってきた
。このような傾向は、D M OS構造を有するユニポ
ーラ電力用MOSFETによって始まったものである。
式部品の開発が益々盛んに行なわれるようになってきた
。このような傾向は、D M OS構造を有するユニポ
ーラ電力用MOSFETによって始まったものである。
これらのMOS制御式部品の利点は、主として、ゲート
電極の入力インピーダンスが高いことに基づいている。
電極の入力インピーダンスが高いことに基づいている。
これにより、比較的低い消費電力で部品をトリガするこ
とができる。
とができる。
然し乍ら、DMO8FETには、重大な欠点がある。即
ち、ユニポーラ特性での導通であるために、これら部品
では高いオン状態抵抗において高いブレークダウン電圧
を印加しなければならず、最大電流レベルが制限される
。
ち、ユニポーラ特性での導通であるために、これら部品
では高いオン状態抵抗において高いブレークダウン電圧
を印加しなければならず、最大電流レベルが制限される
。
この問題に対しては、I G B ”「(Insula
LedGate旦1polar Transist、o
r)による解決策が最近提供されている(この点につい
ては、1984年発行のIEEE Trans、 El
ectron Devices、 ED−31の第82
1−828頁に掲載されたB、J、バリガ氏等の論文を
参照されたい)。
LedGate旦1polar Transist、o
r)による解決策が最近提供されている(この点につい
ては、1984年発行のIEEE Trans、 El
ectron Devices、 ED−31の第82
1−828頁に掲載されたB、J、バリガ氏等の論文を
参照されたい)。
IGBTは、DMOSFETにはゾ類似したカソード構
造を有している。簡単にいうと、これは、DMOSFE
T及びバイポーラトランジスタより成るカスケード回路
と考えることができる。
造を有している。簡単にいうと、これは、DMOSFE
T及びバイポーラトランジスタより成るカスケード回路
と考えることができる。
高抵抗のn型のベース層におけるバイポーラ電流伝達特
性により、この領域は導電率を調整することができ、こ
れにより、高い逆電圧のか)る部品の場合でもオン状態
抵抗として低い値を得ることができる。
性により、この領域は導電率を調整することができ、こ
れにより、高い逆電圧のか)る部品の場合でもオン状態
抵抗として低い値を得ることができる。
現在では、更に、最も高い電力クラスの部品、即ち、サ
イリスタの場合でも、MOSゲートにより電力用半導体
部品を制御するという前記の概念を達成することが提案
されている(この点については、V、A、に、テンプル
氏の前記論文を参照されたい)。
イリスタの場合でも、MOSゲートにより電力用半導体
部品を制御するという前記の概念を達成することが提案
されている(この点については、V、A、に、テンプル
氏の前記論文を参照されたい)。
複数の並列接続されたユニットセルが互いに隣接配置さ
れたこのようなMOS制御サイリスタ、即ちM CT
(MOSControlled Thyristor)
においては、スイッチ可能なエミッタ短絡回路によって
エミッタをp型ベースに短絡することによってスイッチ
オフが達成される。この目的のために、エミッタと一体
化されそしてn又はpチャンネルMOSFETとして本
来任意に構成することのできるMOS F ETがスイ
ッチとして使用される。
れたこのようなMOS制御サイリスタ、即ちM CT
(MOSControlled Thyristor)
においては、スイッチ可能なエミッタ短絡回路によって
エミッタをp型ベースに短絡することによってスイッチ
オフが達成される。この目的のために、エミッタと一体
化されそしてn又はpチャンネルMOSFETとして本
来任意に構成することのできるMOS F ETがスイ
ッチとして使用される。
簡単な回路技術という点に鑑み、MOSゲートを用いて
サイリスタをスイッチオフするだけでなく、スイッチオ
ンもすることが本来的に所望される。これは、もしでき
るならば、単一のゲート電極で達成しなければならない
。
サイリスタをスイッチオフするだけでなく、スイッチオ
ンもすることが本来的に所望される。これは、もしでき
るならば、単一のゲート電極で達成しなければならない
。
このような条件を満たす構造体は、V、A。
K、テンプル氏の論文(その第5図)に既に提案されて
いる。これは、スイッチオン/スイッチオフの複合セル
であり、元のMCTユニットセルの内部に更に別のDM
OS構造体が使用され、基体表面までプルアップされた
n型ベース層のチャンネルを経てn型ベース層に電子が
注入される。
いる。これは、スイッチオン/スイッチオフの複合セル
であり、元のMCTユニットセルの内部に更に別のDM
OS構造体が使用され、基体表面までプルアップされた
n型ベース層のチャンネルを経てn型ベース層に電子が
注入される。
発明が解決しようとする課題
然し乍ら、これらの公知のスイッチオン/スイッチオフ
セルは、2つの問題を提起する。
セルは、2つの問題を提起する。
即ち、スイッチオンするために用いられるr〕MOS
F ETのチャンネルは、表面まで引っ張られたn型ベ
ース層によって形成される。典型的なサイリスタの場合
、n型ベース層の深さは、少なくとも20マイクロメー
タの範囲で変化する。それ故、この寸法は、DMOSF
ETのチャンネル長さにはゾ対応する。従って、これは
、約1マイクロメータであるIGBTの典型的なチャン
ネル長さよりも著しく大きなものである。この大きなチ
ャンネル長さにより、n型ベース層に注入される電子が
少数となり、スイッチオン中のプラズマの効率的な発生
を防ぎ、スイッチオン時間を長くする。
F ETのチャンネルは、表面まで引っ張られたn型ベ
ース層によって形成される。典型的なサイリスタの場合
、n型ベース層の深さは、少なくとも20マイクロメー
タの範囲で変化する。それ故、この寸法は、DMOSF
ETのチャンネル長さにはゾ対応する。従って、これは
、約1マイクロメータであるIGBTの典型的なチャン
ネル長さよりも著しく大きなものである。この大きなチ
ャンネル長さにより、n型ベース層に注入される電子が
少数となり、スイッチオン中のプラズマの効率的な発生
を防ぎ、スイッチオン時間を長くする。
一方、複合スイッチオン/スイッチオフセルを用いると
、せいぜいスイッチオフ素子と同程度のスイッチオン素
子が部品内に存在するだけとなる。それ故、部品に課せ
られた要求に対しこれら素子の数及び分布を互いに独立
して最適化することはできない。
、せいぜいスイッチオフ素子と同程度のスイッチオン素
子が部品内に存在するだけとなる。それ故、部品に課せ
られた要求に対しこれら素子の数及び分布を互いに独立
して最適化することはできない。
そこで、本発明の1つの目的は、スイッチオフ機構を有
する電力用半導体部品であって、スイッチング特性を著
しく改善すると同時に、より簡単に最適化することので
きる新規な部品を提供することである。
する電力用半導体部品であって、スイッチング特性を著
しく改善すると同時に、より簡単に最適化することので
きる新規な部品を提供することである。
課厘を解決するための手段
この目的は、前記で述べた形式の部品であって、上記更
に別の手段は、上記MCTユニットセル間に配置されて
これらセルと並列に接続された更に別のユニットセルを
備え、そしてこれら更に別のユニットセルの各々は、絶
縁ゲートを含むバイポーラトランジスタ(IGBT)の
構造を有していることを特徴とする電力用半導体部品に
おいて達成される。
に別の手段は、上記MCTユニットセル間に配置されて
これらセルと並列に接続された更に別のユニットセルを
備え、そしてこれら更に別のユニットセルの各々は、絶
縁ゲートを含むバイポーラトランジスタ(IGBT)の
構造を有していることを特徴とする電力用半導体部品に
おいて達成される。
それ故、本発明の要旨は、前記の複合スイッチオン/ス
イッチオフセルに代わって、並列接+、りされた2つの
別々のMCT及びI G B Tユニットセルを用いる
ことである。
イッチオフセルに代わって、並列接+、りされた2つの
別々のMCT及びI G B Tユニットセルを用いる
ことである。
このように、スイッチオンの役割を果たすIGBTユニ
ットセルは、そのチャンネル長さに対して最適に設計す
ることができる。更に、IGBTユニットセルは、スイ
ッチオン状態においてオン状態電流の若干を引き継ぐと
共に、MCTユニットセルのスイッチオフ機能をサポー
トすることができる。最後に、MCTユニットよりも多
数のIGBTユニットを設けて、部品内に電流フィラメ
ントが形成されるのを防ぐことができる。
ットセルは、そのチャンネル長さに対して最適に設計す
ることができる。更に、IGBTユニットセルは、スイ
ッチオン状態においてオン状態電流の若干を引き継ぐと
共に、MCTユニットセルのスイッチオフ機能をサポー
トすることができる。最後に、MCTユニットよりも多
数のIGBTユニットを設けて、部品内に電流フィラメ
ントが形成されるのを防ぐことができる。
それ故、本発明の好ましい実施例においては、各MCT
ユニットセルは、アノードとカソードとの間に、p+ド
ープのp型エミッタ層と、nドープのn型ベース層と、
nドープのn型ベース層と、nドープのチャンネル領域
が横方向に隣接したn+ドープのn型エミッタ領域と、
埋設されたp+ドープのソース領域とで構成された一連
の層を備えており、上記MCTユニットセルにおいて、
上記ソース領域、チャンネル領域及びn型ベース層は、
半導体基体のカソード側の面において互いに隣に現われ
、そして各々の場合に、その上に配置される絶縁ゲート
電極とでpチャンネルMOSFETを形成し、各IGB
Tユニットセルは、アノードとカソードとの間に、p+
ドープのp型エミッタ層と、nドープのn型ベース層と
、nドープのチャンネル領域が横方向に隣接したp+ド
ープのp十型領域と、埋設されたn+ドープのソース領
域とで構成された一連の層を備えており、上記IGBT
ユニットセルにおいて、ソース領域、チャンネル領域及
びn型ベース層は、半導体基体のカソード側の而におい
て互いに隣に現われ、そして各々の場合に、その上に配
置される絶縁ゲート電極とでnチャンネルMOS F
ETを形成し、両方の基本的なセルのp型エミッタ層及
びn型ベース層は、各々の場合に、半導体基体上に各々
横方向に延びる共通のp型エミッタ帰又はn型ベース層
の一部分である。
ユニットセルは、アノードとカソードとの間に、p+ド
ープのp型エミッタ層と、nドープのn型ベース層と、
nドープのn型ベース層と、nドープのチャンネル領域
が横方向に隣接したn+ドープのn型エミッタ領域と、
埋設されたp+ドープのソース領域とで構成された一連
の層を備えており、上記MCTユニットセルにおいて、
上記ソース領域、チャンネル領域及びn型ベース層は、
半導体基体のカソード側の面において互いに隣に現われ
、そして各々の場合に、その上に配置される絶縁ゲート
電極とでpチャンネルMOSFETを形成し、各IGB
Tユニットセルは、アノードとカソードとの間に、p+
ドープのp型エミッタ層と、nドープのn型ベース層と
、nドープのチャンネル領域が横方向に隣接したp+ド
ープのp十型領域と、埋設されたn+ドープのソース領
域とで構成された一連の層を備えており、上記IGBT
ユニットセルにおいて、ソース領域、チャンネル領域及
びn型ベース層は、半導体基体のカソード側の而におい
て互いに隣に現われ、そして各々の場合に、その上に配
置される絶縁ゲート電極とでnチャンネルMOS F
ETを形成し、両方の基本的なセルのp型エミッタ層及
びn型ベース層は、各々の場合に、半導体基体上に各々
横方向に延びる共通のp型エミッタ帰又はn型ベース層
の一部分である。
然し乍ら、同様に、nチャンネルMOSFET′IJ(
MCTユニットセルに用いられそしてpチャンネルMO
SFETがIGBTユニットセルに用いられる相補的な
部品も実現することができる。
MCTユニットセルに用いられそしてpチャンネルMO
SFETがIGBTユニットセルに用いられる相補的な
部品も実現することができる。
更に別の実施例は請求項2以降から明らかであろう。
本発明及びそれに付随する多数の効果は、添付図面を参
照した以下の詳細な説明より容易に理解されよう。
照した以下の詳細な説明より容易に理解されよう。
実施例
添付図面は、全体にわたって同じ又は対応する部分が同
じ参照番号で示されており、特に、第1図は、前記出版
物の第3b図から知られているMOS制御サイリスタの
MCTユニットセルの断面図である。
じ参照番号で示されており、特に、第1図は、前記出版
物の第3b図から知られているMOS制御サイリスタの
MCTユニットセルの断面図である。
このユニットセルにおいては、複数の色々にドープされ
た層が半導体基体14においてアノードAとカソードに
との間にある層シーケンスで配置されている。この層シ
ーケンスは、p+ドープのp型エミッタ層9と、n−ド
ープのn型ベース層8と、nドープのn型ベース層7と
、nドープのチャンネル領域5が横方向に隣接したn+
ドープのn型エミッタ領域6と、埋設されたp+ドープ
のソース領域4と゛で構成される。
た層が半導体基体14においてアノードAとカソードに
との間にある層シーケンスで配置されている。この層シ
ーケンスは、p+ドープのp型エミッタ層9と、n−ド
ープのn型ベース層8と、nドープのn型ベース層7と
、nドープのチャンネル領域5が横方向に隣接したn+
ドープのn型エミッタ領域6と、埋設されたp+ドープ
のソース領域4と゛で構成される。
n型のエミッタ領域6は、半導体基体14のカソード側
の面において埋設ソース領域4間に現われ、この点にお
いて該領域への接触は、金属化の形態のカソード接触部
lによって行なわれる。
の面において埋設ソース領域4間に現われ、この点にお
いて該領域への接触は、金属化の形態のカソード接触部
lによって行なわれる。
p型エミッタ層9.n型ベース層8、n型ベース層7及
びn型エミッタ領域6は、この領域において通常のpn
pnサイリスタ構造体を形成する。
びn型エミッタ領域6は、この領域において通常のpn
pnサイリスタ構造体を形成する。
このサイリスタのスイッチオフ動作は、カソード側にあ
るMOS制御の短絡回路をスイッチオンすることによっ
て行なわれ、この短絡回路は、n型ベース層7をカソー
ド接触部1に短絡する。
るMOS制御の短絡回路をスイッチオンすることによっ
て行なわれ、この短絡回路は、n型ベース層7をカソー
ド接触部1に短絡する。
このために、ソース領域4、チャンネル領域5及びn型
ベース層7は、カソード側の基体表面において互いに隣
合って現われ、そして各々の場合にその点にpチャンネ
ル領域 S F ETを形成し、これは、その上に配置
されてゲート絶縁材2によって絶縁された絶縁ゲート電
w!3によって制御される。
ベース層7は、カソード側の基体表面において互いに隣
合って現われ、そして各々の場合にその点にpチャンネ
ル領域 S F ETを形成し、これは、その上に配置
されてゲート絶縁材2によって絶縁された絶縁ゲート電
w!3によって制御される。
サイリスタがスイッチオンになった場合には、p型エミ
ッタ届9からn型ベース層へ注入されるホール(第1図
に丸で示す)がn型エミッタ領域6を経てカソードにへ
引き込まれる。
ッタ届9からn型ベース層へ注入されるホール(第1図
に丸で示す)がn型エミッタ領域6を経てカソードにへ
引き込まれる。
ゲート電極3が充分に負にバイアスされると、基体表面
の下のチャンネル領域5にp型の導通逆転チャンネルが
形成され、該チャンネルは、導電率が高いことにより、
ホール電流の大部分を引継ぎ、従って、サイリスタ領域
の電流を保持電流のレベルより下げ、ひいては、サイリ
スタをスイッチオフにする。
の下のチャンネル領域5にp型の導通逆転チャンネルが
形成され、該チャンネルは、導電率が高いことにより、
ホール電流の大部分を引継ぎ、従って、サイリスタ領域
の電流を保持電流のレベルより下げ、ひいては、サイリ
スタをスイッチオフにする。
第1図に示された構造体は、サイリスタのスイッチオフ
機構のみに関連したものである。従って、スイッチオン
するためには、更に別の手段を設けなければならない。
機構のみに関連したものである。従って、スイッチオン
するためには、更に別の手段を設けなければならない。
V、A、に、テンプル氏の前記論文からも知られている
1つの手段について第2図を参照して以下に説明する。
1つの手段について第2図を参照して以下に説明する。
第2図においては、第1図に示されたユニットセルが、
スイッチオフ機能に加えてスイッチオン機能を行なうよ
うに拡張されており、即ち、複合スイッチオン/スイッ
チオフセルを構成する。
スイッチオフ機能に加えてスイッチオン機能を行なうよ
うに拡張されており、即ち、複合スイッチオン/スイッ
チオフセルを構成する。
ゲート電極3より下のp型ベース領域7及びn型ベース
層8がカソード側の基体表面まで引っ張り上げられてい
るという点でスイッチオンの追加機能が実現される。又
、n型ベース層7の表面付近の領域は、チャンネル領域
を形成し、各々の場合に、隣接するチャンネル領域5及
びn型ベース層8と共にnチャンネルMOSFETを形
成する。
層8がカソード側の基体表面まで引っ張り上げられてい
るという点でスイッチオンの追加機能が実現される。又
、n型ベース層7の表面付近の領域は、チャンネル領域
を形成し、各々の場合に、隣接するチャンネル領域5及
びn型ベース層8と共にnチャンネルMOSFETを形
成する。
ゲート?tt極が充分正にバイアスされると、これら第
2M03FETのnチャンネルが導通状態になる。従っ
て、電子がn型ベース層8に入り、次いで、p型エミッ
タ層9からのホールの注入を引き起こす。チャンネル領
域5における第1M03FETのpチャンネルは、この
ゲートバイアスでは非導通である。それ故、短絡回路が
スイッチオフとなり、従って、サイリスタは、トリガの
ための最大スタンバイ状態にあり、その結果、開始され
たプラズマが妨げを受けずに分散することができ、サイ
リスタをオン状態にセットする。
2M03FETのnチャンネルが導通状態になる。従っ
て、電子がn型ベース層8に入り、次いで、p型エミッ
タ層9からのホールの注入を引き起こす。チャンネル領
域5における第1M03FETのpチャンネルは、この
ゲートバイアスでは非導通である。それ故、短絡回路が
スイッチオフとなり、従って、サイリスタは、トリガの
ための最大スタンバイ状態にあり、その結果、開始され
たプラズマが妨げを受けずに分散することができ、サイ
リスタをオン状態にセットする。
この説明から明らかなように、トリガプロセスは、電子
がn型ベース層8に入るところのnチャンネルの特性に
厳密に基づくものである。従って、良好なトリガ動作を
得るためには、nチャンネルの抵抗をできるだけ低くし
なければならず、即ち、所与の導電率に対して長さをで
きるだけ短くしなければならない。
がn型ベース層8に入るところのnチャンネルの特性に
厳密に基づくものである。従って、良好なトリガ動作を
得るためには、nチャンネルの抵抗をできるだけ低くし
なければならず、即ち、所与の導電率に対して長さをで
きるだけ短くしなければならない。
然し乍ら、この条件は、第2図に示されたl’l’&造
では不完全に満たされるに過ぎない。というのは、nチ
ャンネルの長さを独立して最適化することができず、n
型ベース層8の比較的大きな深さによって厳密に決定さ
れるからである。
では不完全に満たされるに過ぎない。というのは、nチ
ャンネルの長さを独立して最適化することができず、n
型ベース層8の比較的大きな深さによって厳密に決定さ
れるからである。
それ故、本発明によれば、全く異なった経路が得られ、
即ち、スイッチオン/スイッチオフ機能はもはや複合ユ
ニットセルによって実行されず、B、J、バリガ氏等の
論文から知られているIGBT構造を有する別のユニッ
トセルが第1図においてMCTユニットセルと並列に接
続される。
即ち、スイッチオン/スイッチオフ機能はもはや複合ユ
ニットセルによって実行されず、B、J、バリガ氏等の
論文から知られているIGBT構造を有する別のユニッ
トセルが第1図においてMCTユニットセルと並列に接
続される。
第3図に示された構造体の左側の部分は、第1図から明
らかなMOS制御短絡回路を有するMCTユニットセル
を形成する。このMCTユニットセルは、本質的にスイ
ッチオフプロセスを果たす。
らかなMOS制御短絡回路を有するMCTユニットセル
を形成する。このMCTユニットセルは、本質的にスイ
ッチオフプロセスを果たす。
この構造体の右側の部分は、それ自体既に知られている
IGBTユニットセルを形成する。p型エミッタ層9及
びn型ベース層8は、連続的な層と同時に構成される。
IGBTユニットセルを形成する。p型エミッタ層9及
びn型ベース層8は、連続的な層と同時に構成される。
p型のベース層7は、MCTユニットセルの外部で表面
へと引っ張られ、これは、マスクをしてインプランテー
ションを行なった後に拡散を行なうだけで達成すること
ができる。
へと引っ張られ、これは、マスクをしてインプランテー
ションを行なった後に拡散を行なうだけで達成すること
ができる。
p型エミッタ層9及びn型ベース層8に加えて、IGB
Tユニットセルは、pドープのチャンネル領域12が横
方向に隣接したp十型領域13と、埋設したn+ドープ
のソース領域11とを備えており、このソース領域は、
チャンネル領域12及びn型ベース層8と共に各々の場
合にnチャンネルMOSFETを形成する。
Tユニットセルは、pドープのチャンネル領域12が横
方向に隣接したp十型領域13と、埋設したn+ドープ
のソース領域11とを備えており、このソース領域は、
チャンネル領域12及びn型ベース層8と共に各々の場
合にnチャンネルMOSFETを形成する。
サイリスタのスイッチオン動作は、I G r3 ’V
ユニットセルによって確保される。この場合に、ゲート
電極3はその全てが同じ電位にあるのが好ましく、これ
により、隣接するMCT及びIGI”3Tユニツトセル
は、同じゲート電極(第3図に示す)で均一にトリガさ
れる。
ユニットセルによって確保される。この場合に、ゲート
電極3はその全てが同じ電位にあるのが好ましく、これ
により、隣接するMCT及びIGI”3Tユニツトセル
は、同じゲート電極(第3図に示す)で均一にトリガさ
れる。
IGBTユニットセルの機能は、次の通りである。I
GBT構遺体は、nチャンネル型の部品である。それ故
、当該ゲート電極3が充分に正にバイアスされたときに
は、nチャンネルが導通し、原理的には、第2図の構造
体のトリガプロセスについて述べたものと同じ状態が生
じる。
GBT構遺体は、nチャンネル型の部品である。それ故
、当該ゲート電極3が充分に正にバイアスされたときに
は、nチャンネルが導通し、原理的には、第2図の構造
体のトリガプロセスについて述べたものと同じ状態が生
じる。
負のゲートバイアスでスイッチオフする場合には、MC
Tユニットセルの短絡回路が既知のやり方でスイッチオ
ンしそしてIGBTユニットセルのnチャンネルが阻止
され、その結果、電流が確実に保持電流より低くなる。
Tユニットセルの短絡回路が既知のやり方でスイッチオ
ンしそしてIGBTユニットセルのnチャンネルが阻止
され、その結果、電流が確実に保持電流より低くなる。
第2図の構成体に勝る第3図の+か成体の利点は、次の
ような点から得られる。即ち、第2図の基本的な構造体
は、n型ベース層7に局部的に埋設されるn型エミッタ
領域6を儂えている。n型エミッタ領域6は、更に、ソ
ース領域4と、短絡回路をスイッチングするためのpチ
ャンネル間O3FETのチャンネルを表わすチャンネル
領域5とを備えている。
ような点から得られる。即ち、第2図の基本的な構造体
は、n型ベース層7に局部的に埋設されるn型エミッタ
領域6を儂えている。n型エミッタ領域6は、更に、ソ
ース領域4と、短絡回路をスイッチングするためのpチ
ャンネル間O3FETのチャンネルを表わすチャンネル
領域5とを備えている。
チャンネル領域5に続いて、サイリスタをトリガするn
チャンネル長OS F ETのためのソース領域がある
。チャンネルは、この場合、表面まで引っ張られたn型
ベース層7によって形成される。前記したように、この
構造体は、第3図によるMCTユニットセル及びI G
BTユニットセルの複合体と同様に機能する。
チャンネル長OS F ETのためのソース領域がある
。チャンネルは、この場合、表面まで引っ張られたn型
ベース層7によって形成される。前記したように、この
構造体は、第3図によるMCTユニットセル及びI G
BTユニットセルの複合体と同様に機能する。
典型的なサイリスタの場合に、n型ベース層7の深さは
、少なくとも20マイクロメータの領域になければなら
ない。この寸法は、nチャンネルMOSFETのチャン
ネル長さにはS゛対応ることが明らかであろう。
、少なくとも20マイクロメータの領域になければなら
ない。この寸法は、nチャンネルMOSFETのチャン
ネル長さにはS゛対応ることが明らかであろう。
それ故、チャンネル長さは、約1マイクロメータである
IGBTの典型的なチャンネル長さよりも実質的に大き
い。この点については、この条件により、IGBTが第
2図の11り遺体よりも多数の電子をベースに注入する
。これにより得られる重要な結1冒よ、プラズマが実質
的により効率的に確立されることである。IGBTのス
イッチオン時間は短いことが知られているので、部品全
体を確実にトリガするに充分なプラズマが短い時間の後
に得られる。
IGBTの典型的なチャンネル長さよりも実質的に大き
い。この点については、この条件により、IGBTが第
2図の11り遺体よりも多数の電子をベースに注入する
。これにより得られる重要な結1冒よ、プラズマが実質
的により効率的に確立されることである。IGBTのス
イッチオン時間は短いことが知られているので、部品全
体を確実にトリガするに充分なプラズマが短い時間の後
に得られる。
ここに提案するMCT−IGBTの組合せは、2つの部
品を並列接続したものである。従って、IGBTユニッ
トセルは、オン状態電流の一部分を受は持つ。
品を並列接続したものである。従って、IGBTユニッ
トセルは、オン状態電流の一部分を受は持つ。
更に重要なことは、I GBTがスイッチオフ中に実質
的に能動的な役割を果たせることである。
的に能動的な役割を果たせることである。
これは、n型ベース層8がらホールを引き出し、従って
、MCTのスイッチオフプロセスを支援する。
、MCTのスイッチオフプロセスを支援する。
又、MCTに生じる問題、即ち、スイッチオフ中に電流
フィラメントが生じる問題を解決するためにもこの条件
を使用することができる。本発明による部品では、MC
T及びIGBTユニットセルを互いに独立して異なった
個数及び分布で設けることができるので、2:1よりも
大きな比で、好ましくは約3:1の比でIGBT及びM
CTユニットセルを組み込むことが可能であり且つ効果
的である。
フィラメントが生じる問題を解決するためにもこの条件
を使用することができる。本発明による部品では、MC
T及びIGBTユニットセルを互いに独立して異なった
個数及び分布で設けることができるので、2:1よりも
大きな比で、好ましくは約3:1の比でIGBT及びM
CTユニットセルを組み込むことが可能であり且つ効果
的である。
IGBTユニットセルの数が大きいので、このような混
合部品は、フィラメントの形成がない(IGBTでは生
じない)が、一方、MCTユニットセルにより純粋なI
GBTよりも実質的に低いオン状態抵抗をもっことにな
る。
合部品は、フィラメントの形成がない(IGBTでは生
じない)が、一方、MCTユニットセルにより純粋なI
GBTよりも実質的に低いオン状態抵抗をもっことにな
る。
更に、二のような部品は、第3図とは相補的な構造で、
nチャンネルMCT及びpチャンネルIGBTの組合せ
として借成できることも指摘しておく。
nチャンネルMCT及びpチャンネルIGBTの組合せ
として借成できることも指摘しておく。
上記の技術に鑑み、本発明において種々の変更や修正が
なされ得ることが明らかであろう。それ故、本発明は、
特許請求の範囲内において、」ユ記とは別のやり方で実
施できることを理解されたい。
なされ得ることが明らかであろう。それ故、本発明は、
特許請求の範囲内において、」ユ記とは別のやり方で実
施できることを理解されたい。
第1図は、公知技術によるMOS制御式サイリスタのM
CTユニットセルを示す図、第2図は、公知技術による
MOS制御式サイリスタの複合スイッチオン/スイッチ
オフセルを示す図、そして 第3図は、本発明による隣接配置のM CT及びIGB
Tユニットセルの実施例を示す図である。 1・・・カソード接触部 2・・・ゲート絶縁材 3・・・ゲート電極 4 ・ ・ 5 ・ ・ 6 ・ ・ 7 ・ ・ 8 ・ ・ 9 ・ ・ 10 ・ 11 ・ l 2 ・ 13 ・ 14 ・ A ・ ・ K ・ ・ ・埋設したp+ドープのソース領域 ・nドープの隣接領域 ・n+ドープのn型エミッタ領域 ・nドープのn型ベース層 ・n−ドープのn型ベース層 ・p+ドープのp型エミッタ層 ・・アノード接触部 ・・埋設したn+ドープのソース領域 ・・nドープのチャンネル領域 ・・p十型の領域 ・・半導体基体 ・アノード ・カソード F I G、1 FIG、2 FIG、3
CTユニットセルを示す図、第2図は、公知技術による
MOS制御式サイリスタの複合スイッチオン/スイッチ
オフセルを示す図、そして 第3図は、本発明による隣接配置のM CT及びIGB
Tユニットセルの実施例を示す図である。 1・・・カソード接触部 2・・・ゲート絶縁材 3・・・ゲート電極 4 ・ ・ 5 ・ ・ 6 ・ ・ 7 ・ ・ 8 ・ ・ 9 ・ ・ 10 ・ 11 ・ l 2 ・ 13 ・ 14 ・ A ・ ・ K ・ ・ ・埋設したp+ドープのソース領域 ・nドープの隣接領域 ・n+ドープのn型エミッタ領域 ・nドープのn型ベース層 ・n−ドープのn型ベース層 ・p+ドープのp型エミッタ層 ・・アノード接触部 ・・埋設したn+ドープのソース領域 ・・nドープのチャンネル領域 ・・p十型の領域 ・・半導体基体 ・アノード ・カソード F I G、1 FIG、2 FIG、3
Claims (7)
- (1)スイッチオフ機構を有する電力用半導体部品であ
って、 a)複数のユニットセルが互いに隣接配置されそして半
導体基体(14)においてアノード(A)とカソード(
K)との間に並列に接続されており、b)上記ユニット
セル各々は、電界効果制御式の短絡回路によってスイッ
チオフすることのできるMOS制御サイリスタ(MCT
=¥M¥OS¥C¥ontrolled¥T¥hyri
stor)として構成され、そしてc)上記部品の電界
効果制御式のスイッチオンを確保する更に別の手段が設
けられているような電力用半導体部品において、 d)上記更に別の手段は、上記MCTユニットセル間に
配置されてこれらセルと並列に接続された更に別のユニ
ットセルを備え、そして e)これら更に別のユニットセルの各々は、絶縁ゲート
を含むバイポーラトランジスタ(IGBT=¥I¥ns
ulated¥G¥ate¥B¥ipolar¥T¥r
ansistor)の構造を有していることを特徴とす
る電力用半導体部品。 - (2)a)各MCTユニットセルは、アノード(A)と
カソード(K)との間に、p+ドープのp型エミッタ層
と、nドープのn型ベース層と、pドープのp型ベース
層(7)と、nドープのチャンネル領域(5)が横方向
に隣接したn+ドープのn型エミッタ領域(6)と、埋
設されたp+ドープのソース領域(4)とで構成された
一連の層を備えており、b)上記MCTユニットセルに
おいて、上記ソース領域(4)、チャンネル領域(5)
及びp型ベース層(7)は、半導体基体(14)のカソ
ード側の面において互いに隣に現われ、そして各々の場
合に、その上に配置される絶縁ゲート電極(3)とでp
チャンネルMOSFETを形成し、 c)各IGBTユニットセルは、アノード (A)とカソード(K)との間に、p+ドープのp型エ
ミッタ層と、nドープのn型ベース層と、pドープのチ
ャンネル領域(12)が横方向に隣接したp+ドープの
p+型領域(13)と、埋設されたn+ドープのソース
領域(11)とで構成された一連の層を備えており、 d)上記IGBTユニットセルにおいて、ソース領域(
11)、チャンネル領域(12)及びn型ベース層は、
半導体基体(14)のカソード側の面において互いに隣
に現われ、そして各々の場合に、その上に配置される絶
縁ゲート電極(3)とでnチャンネルMOSFETを形
成し、 e)両方の基本的なセルのp型エミッタ層及びn型ベー
ス層は、各々の場合に、半導体基体(14)上に各々横
方向に延びる共通のp型エミッタ層(9)又はn型ベー
ス層(8)の一部分である請求項1に記載の電力用半導
体部品。 - (3)全てのユニットセルの上記一連の層をそれらの相
補的な一連の層と交換した請求項2に記載の電力用半導
体部品。 - (4)全てのユニットセルのゲート電極(3)は、同じ
電位にある請求項2及び3の一方に記載の電力用半導体
部品。 - (5)部品当たりのMCTユニットセル及びIGBTユ
ニットセルの個数は異なる請求項1に記載の電力用半導
体部品。 - (6)IGBTユニットセルの個数とMCTユニットセ
ルの個数との比は、2:1よりも大きい請求項5に記載
の電力用半導体部品。 - (7)上記比は約3:1である請求項6に記載の電力用
半導体部品。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CH1520/88-4 | 1988-04-22 | ||
CH152088 | 1988-04-22 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0212969A true JPH0212969A (ja) | 1990-01-17 |
Family
ID=4212363
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1099898A Pending JPH0212969A (ja) | 1988-04-22 | 1989-04-19 | スイッチオフ機構を有する電力用半導体部品 |
JP001230U Pending JPH10219U (ja) | 1988-04-22 | 1998-03-06 | スイッチオフ機構を有する電力用半導体部品 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP001230U Pending JPH10219U (ja) | 1988-04-22 | 1998-03-06 | スイッチオフ機構を有する電力用半導体部品 |
Country Status (6)
Country | Link |
---|---|
US (1) | US4967244A (ja) |
EP (1) | EP0340445B1 (ja) |
JP (2) | JPH0212969A (ja) |
KR (1) | KR0144682B1 (ja) |
AT (1) | ATE93654T1 (ja) |
DE (2) | DE58905355D1 (ja) |
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