KR0144682B1 - 스위치 오프가 용이한 전력 반도체 소자 - Google Patents

스위치 오프가 용이한 전력 반도체 소자

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바우어 호오스트 그뤼닝 프리드헬름
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한스 욧. 헤체르, 게르트 뤼크
아세아 브라운 보베리 리미티드
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Abstract

내용 없음

Description

스위치 오프가 용이한 전력 반도체 소자
제1도는 종래 기술에 따른 MOS 제어 사이리스터의 MCT 단위 셀을 도시한다.
제2도는 종래 기술에 따른 MOS 제어 사이리스터의 조합된 스위치 온 및 스위치 오프를 도시한다.
제3도는 본 발명에 따른 인접하여 위치한 MCT 및 IGBT 단위 셀에 대한 실시예를 도시한다.
*도면의 주요부분에 대한 부호의 설명
1:캐쏘드 접촉부2:게이트 절연체
3:게이트 전극4:소오스 영역(P+)
5:채널 영역(n)6:n형 에미터 영역
7:p형 베이스층8:n형 베이스층
9:p형 에미터층(사이리스터)10:애노드 접촉부
11:소오스 영역(n+)12:채널 영역(p)
13:p+형 영역14:반도체 기판
A:애노드K:캐쏘드
본 발명은 전력 전자 공학 분야에 관한 것이다. 본 발명은 특히, 반도체 소자에 있어서,
-복수의 단위 셀들이 서로 이웃하여 배열되며, 애노드와 캐쏘드 사이에서 반도체 기판 내에 병렬로 접속되고;
-상기 단위 셀들의 각각이 전계 효과 제어 단락 회로에 의해 스위칭 오프될 수 있는 MOS 제어 사리이스터(MCT=MOS Controlled Thyristor)로서 구성되며;
-소자의 전계 효과로 제어되는 스위치 온을 확보하는 추가 수단이 추가로 설치되는 스위치 오프가 용이한 전력 반도체 소자에 관한 것이다.
이러한 반도체 소자는, 예를 들어, 브이.에이.케이.템플(V.A.K.Temple)의 논문, IEEE Trans. Electron Devices, ED-33, 1609-1618쪽, (1986)에 공지되어 있다.
몇년간, MOS 제어 소자에 대한 개발이 전력 전자공학 분야에서 급속히 가속되어 왔다. 이러한 동향은 DMOS 구조를 가진 단극 전력 MOSFET에 의해 시작되었다.
이들 MOS 제어 소자들의 이점은 주로 게이트 전극의 고입력 임피던스에 기초한다. 이는 비교적 저소비 전력으로소자를 트리거링 시킬 수 있도록 한다.
그러나, DMOSFET들은 단극 도전성 때문에, 최대 전류 레벨을 제한하는 높은 온 상태의 저항을 가진 이러한 소자들에게 높은 브레이크 다운 전압이 제공된다는 심각한 문제점을 가지고 있다.
이러한 문제점에 대한 해결책이 최근에 IGBT(Insulated Gate Bipolar Transistor)에 의해 제공된다(이 점에 대해서는, B.J.Baliga의 등등의 IEEE Trans.Electron Devices, ED-31, 821-828쪽(1984)를 참조).
IGBT는 DMOSFET와 거의 비슷한 캐쏘드 구조를 가진다. 간소화된 방법에 있어서, 그것은 DMOSFET와 바이폴라 트랜지스터를 포함한 캐스케이드 회로로서 생각될 수 있다. 고저항 n형 베이스층에 바이폴라 전류의 전달 특성에 의해, 이 영역은 도전율을 조정하고; 결과적으로, 높은 역전압을 가진 소자들의 경우에도, 상기 온 상태 저항은 낮은 값으로 될 수 있다.
최고 전력 부류 소자의 경우, 즉 사이리스터의 경우에도 MOS 게이트에 의해 상기 전력 반도체 소자를 제어함으로써 상술된 개념을 이룩하는 것이 또한 제안되었다(이 점에 있어서는 브이.에이.케이.템플에 의해 도입부에서 언급된 논문을 참조하라).
서로 이웃하여 위치된 병렬 접속의 단위 셀을 복수개 포함하는, 이러한 MOS 제어 사이리스터, 즉, MCT(MOS Controlled Thyristor)에 있어서, 스위칭 오프는, 스위칭가능한 에미터 단락 회로에 의해 p형 베이스에 대해 에미터를 단락시킴으로써 이루어진다. 이러한 목적으로, 에미터와 일체화(一體化)되며 n 또는 p 채널 MOSFET들로서 선택적으로 구성될 수 있는 MOSFET가 스위치로서 사용된다.
회로를 간단히 한다는 관점에서, 상기 사이리스터를 스위치 오프 뿐만 아니라 스위치 온 할 때에도 상기 MOS 게이트를 사용함이 바람직하다는 것은 당연하다. 이것은, 가능하다면, 단일 게이트 전극으로 얻을 수 있다.
이러한 요구 조건들을 이행할 수 있는 구조는 브이.에이.케이.템플의 논문(제5도)에 이미 제안되어 있다. 이것은 기판 표면까지 끌어올려진 p형 베이스층의 채널을 거쳐 n형 베이스층 내로 전자를 주입하기 위해서, 원래의 MCT 단위 셀 내부에 DMOS 구조가 추가로 사용된 조합된 스위치 온 및 스위치 오프 셀이다.
그러나, 공지되어 있는 이들 조합된 스위치 온 및 스위치 오프 셀들은 두가지 문제점을 일으킨다;
스위치 온에 사용된 DMOSFET의 채널은 표면까지 당겨진 p형 베이스층에 의해 형성된다. 전형적인 사이리스터에서, p형 베이스층의 깊이는 20마이크로미터 이상의 범위내에서 변동한다. 따라서, 이 크기는 DMOSFET의 채널 길이에 근사하게 대응한다. 그것은 결론적으로 1마이크로미터에 가까운, IGBT의 전형적인 채널 길이 보다 상당히 더 크다는 것이다. 채널 길이가 크기 때문에, 더 적은 전자가 n형 베이스층으로 주입되고, 이는 스위치 온 동안 플라즈마의 효과적인 구축을 방해하며, 스위치 온 시간을 연장시킨다.
한편, 조합된 스위치 온 및 스위치 오프 셀들을 사용함으로써 기껏해야 스위치 오프 소자와 꼭 같은 수의 스위치 온 소자만이 그 소자내에 존재하게 되는 결과가 초래된다. 따라서 그 소자에 부과된 요구조건에 대해 서로 무관하게 이들 소자의 수와 분포를 최적화시킬 수 있는 가능성은 전혀 없게 된다.
따라서 본 발명의 하나의 목적은 개선된 스위칭 특성이 현저하고, 동시에 보다 간단히 최적화될 수 있는 스위치 오프 용이성을 가진 신규한 전력 반도체 소자를 제공하는 것이다.
이 목적은 도입부에서 언급된 종류의 소자에서 이루어지며,
-추가 수단은 MCT 단위 셀 사이에 배열되고 이 단위 셀과 병렬로 접속되는 추가의 단위 셀을 포함하며;
-추가의 다위 셀들의 각각은 절연 게이트를 가진 바이폴라 트랜지스터(IGBT)의 구조를 가진다.
따라서 본 발명의 필수적인 사항은 병렬로 접속된 두개의 분리된 MCT와 IGBT 단위 셀로 상기 조합된 스위치 온 및 스위치 오프 셀들을 대체시키는 것이다.
이 방법으로, 스위치 온시키는 IGBT 단위 셀은 그의 채널 길이에 대해 최적으로 설계될 수 있다. 더우기, IGBT 단위 셀들은 스위치 온된 상태에서 온 상태의 전류 중 일부를 취하며, MCT 단위 셀들의 스위치 오프 기능을 지지할 수 있다. 결국, 소자 내에서 전류 필라멘트의 어떠한 형성도 방지하기 위하여, MCT 단위 셀들 보다 많은 IGBT 단위 셀들이 제공될 수 있다.
본 발명의 바람직한 실시예는 따라서
-각 MCT 단위 셀은, 애노드와 캐쏘드 사이에, p+으로 도우핑된 p형 에미터층, n으로 도우핑된 n형 베이스층, p으로 도우핑된 p형 베이스층 및 옆으로 인접한 n으로 도우핑된 채널 영역 및 함몰된 p+로 도우핑된 소오스 영역들을 가진 n+형으로 도우핑된 n형 에미터 영역으로 구성된 층 시퀀스를 포함하며,
-MCT 단위 셀에서, 소오스 영역, 채널 영역 및 p형 베이스층은 반도체 기판의 캐쏘드측 표면에서 서로 이웃하여 나타나고, 각 경우에 그 위에 위치된 절연 게이트 전극과 p채널 MOSFET을 형성하며;
-각 IGBT 단위 셀은, 애노드와 캐쏘드 사이에서, p+로 도우핑된 p형 에미터층, n으로 도우핑된 n형 베이스층 및 옆으로 인접한 p로 도우핑된 채널 영역 및 함몰된 n+로 도우핑된 소오스 영역에 함몰된 p+로 도우핑된 p+형 영역으로 구성된 층 시퀀스를 포함하며;
-IGBT 단위 셀에서, 소오스 영역, 채널 영역 및 n형 베이스층은 반도체 기판의 캐쏘드측 표면에서 서로 이웃하여 나타나고, 각 경우에 그 위에 위치된 절연 게이트 전극과 n채널 MOSFET을 형성하며;
-양쪽 기본 셀들 모두의 p형 에미터층 및 n형 베이스층은 각 경우에 반도체 기판 위에 옆으로 각각 확장된 공통의 p형 에미터층 또는 n형 베이스층의 일부이다.
그러나, 동일한 방법으로, n채널 MOSFET가 MCT 단위 셀에서 사용되고, p채널 MOSFET는 IGBT 단위 셀에 사용되는 상보 소자도 또한 실현될 수 있다.
추가의 실시예가 종속항에 나타난다.
본 발명의 보다 완벽한 설명 및 그의 수많은 부수적인 이점은 첨부도면에 관련하여 설명되는 이하의 상세한 설명을 참조하면 보다 잘 이해될 수 있다.
이하 도면을 참조하면, 동일한 참조 번호는 여러 도면을 통해 동일부 또는 대응부를 지시하며, 제1도는 도입부에서 언급한 공보의 제3b도로부터 공지된 바와 같이, MOS 제어 사이리스터의 MCT 단위 셀을 단면도로 도시한 것이다.
이 단위 셀에서, 복수개의 각종 도우핑층은 반도체 기판(14)의 애노드(A)와 캐쏘드(K) 사이에서 층 시퀀스로 배열된다. 이 층 시퀀스는 p+로 도우핑된 p형 에미터층(9), n-로 도우핑된 n형 베이스층(8), p로 도우핑된 p형 베이스층(7) 및 옆으로 인접하는 n으로 도우핑된 채널 영역(5)과 함몰된 p+로 도우핑된 소오스 영역(4)을 갖는 n+로 도우핑된 n형 에미터 영역(6)을 포함한다.
n형 에미터 영역(6)은 반도체 기판(14)의 캐쏘드측 표면에서 함몰된 소오스 영역(4) 사이에서 나타나며 금속화형의 캐쏘드 접촉부(1)에 의해 접촉이 이루어진다. p형 에미터층(9), n형 베이스층(8), p형 베이스층(7) 및 n형 에미터 영역(6)은 이 영역에서 종래의 pnpn 사이리스터 구조를 형성한다. 사이리스터의 스위칭 오프는 p형 베이스층(7)을 캐쏘드 접촉부(1)에 대해 단락시키는 캐쏘드측 상의 MOS 제어 단락 회로를 스위칭 온시킴으로써 이루어질 수 있다.
이를 위하여, 소오스 영역(4), 채널 영역(5) 및 P형 베이스층(7)은 캐쏘드측 기판 표면에서 서로 이웃하여 나타나며, 각 경우에 게이트 절연체(2)에 의해 절연되고 그 위에 위치된 절연 게이트 전극(3)에 의해 제어되는 p채널 MOSFET을 그 점에서 형성한다.
사이리스터가 스위칭 온 되면, p형 에미터층(9)으로부터 p형 베이스층으로 주입되는 정공(hole)(제1도에 원으로 도시됨)들은 n형 에미터 영역(6)을 거쳐 캐쏘드(K)로 배출된다.
게이트 전극(3)이 충분히 네가티브로 바이어스 되자 마자, 기판 표면 아래의 채널 영역(5)에 p형 도전성 역전 채널이 형성되며, 이 채널은 보다 높은 도전율에 의해 정공 전류의 대부분을 취하여, 결국 사이리스터 영역의 전류를 유지 전류의 레벨 아래로 감소시키므로, 상기 사이리스터는 스위칭 오프된다.
제1도에 도시된 구조는 단지 사이리스터의 스위칭 오프 메카니즘에 관한 것이다. 스위칭 온 하기 위해서는 추가의 수단이 제공되어야 한다. 브이.에이.케이.템플의 논문으로부터 역시 공지된, 하나의 수단이 제2도를 참조하여 설명될 것이다.
이 도면은, 제1도에 따른 단위 셀이 확장되어 스위칭 오프 기능에 추가로 스위칭 온 기능까지 성취하는, 즉, 조합된 스위치 온 및 스위치 오프 셀을 나타낸다.
추가의 스위칭 온 기능은 게이트 전극(3) 아래의 p형 베이스층(7)과 n형 베이스층(8)을 캐쏘드측 기판 표면까지 끌어당김으로써 실현된다. p형 베이스층(7)의 표면 인접 영역들은 또한 채널 영역을 형성하며, 각 경우에 인접한 채널 영역(5)과 n형 베이스층(8)이 함께 n 채널 MOSFET을 형성한다.
게이트 전극이 충분히 포지티브로 바이어스 되자 마자, 이들 제2의 MOSFET의 n 채널은 도전 상태로 된다. 결국, 전자들은 n형 베이스층(8)으로 들어가며, 순차적으로 p형 에미터층(9)으로붙의 정공 주입이 야기된다. 채널 영역(5)의 제1MOSFET의 p채널들은 이 게이트 바이어스에서 비도전 상태로 된다. 이 단락 회로는 따라서 스위칭 오프되며, 개시된 플라즈마가 방해되지 않고 퍼질 수 있고, 사이리스터가 온 상태로 설정되도록, 사이리스터는 트리거링을 위한 최대 스탠바이 상태에 있게 된다.
이 설명으로부터 수집될 수 있는 것처럼, 트리거링 프로세스는 전자들이 n형 베이스층(8)으로 들어가는 n채널들의 특성에 임계적으로 의존한다. 따라서, 양호한 트리거링을 이루기 위해, n 채널은 가능한한 낮은 저항, 즉, 주어진 전도율에 대해 가능한한 짧은 길이를 가져야만 한다.
그러나, 이 조건은, 그의 n채널 길이가 독립적으로 최적화 될 수 없으나 p형 베이스층(8)의 비교적 큰 깊이에 의해 임계적으로 결정되기 때문에, 제2도에 도시된 구조로써 불완전하게 수행된다.
따라서, 본 발명에 따르면, 완전히 다른 경로가 추구된다:스위치 온 및 스위치 오프 기능은 조합된 단위 셀에 의해 더 이상 수행되지 않으나 비.제이.발리가(B.J.Baliga) 등의 논문으로부터 공지된 바와 같이 IGBT 구조를 가지는 다른 단위 셀은 제1도의 MCT 단위 셀과 병렬로 접속된다.
두개의 다른 단위 셀들을 가진 이러한 소자들의 바람직한 실시예는 제3도에 도시된다.
제3도에 도시된 구조의 좌측부에는 MOS 제어 단락 회로를 가지는 제1도로부터 공지된 MCT 단위 셀을 형성한다. 이 MCT 단위 셀은 필히 스위치 오프 프로세스를 수행한다.
이 구조의 우측부는 본래 공지된 IGBT 단위 셀을 형성한다. p형 에미터층(9)과 n형 베이스층(8)은 동시에 연속층으로서 구성된다.
p형 베이스층(7)은 MCT 단위 셀 외부의 표면으로 당겨지며, 이는 마스킹된 주입 및 후속의 확산에 의해 간단히 이루어질 수 있다.
p형 에미터층(9) 및 베이스층(8)에 추가로, IGBT 단위 셀은 또한 옆으로 인접한 p로 도우핑된 채널 영역(12) 및 함몰된 n+로 도우핑된 소오스 영역(11)을 갖는 p+형 영역(13)을 포함하며, 소오스 영역(11)은 상기 채널 영역(12) 및 n형 베이스층(8)과 함께 각 경우에 n채널 MOSFET을 형성한다.
사이리스터의 스위칭 온은 IGBT 단위 셀에 의해 확보된다. 이 경우, 게이트 전극(3)은 인접한 MCT 및 IGBT 단위 셀이 동일한 게이트 전극으로써 트리거링될 수 있도록(제3도에 도시됨) 모두 동일한 전위인 것이 바람직하다.
IGBT 단위 셀의 기능은 다음과 같다:IGBT 구조는 n채널형의 소자이다. 따라서 만일 인접한 게이트 전극(3)이 충분히 포지티브로 바이어스 된다면 n채널은 도전 상태로 되고, 원리적으로는 제2도의 구조의 트리거링 프로세스에 대해 설명된 것과 동일한 메카니즘이 일어난다.
네가티브 게이트 바이어스로 스위칭 오프된 경우, MCT 단위 셀에서의 단락 회로는 공지된 방법으로 스위칭 온 되고, IGBT 단위 셀의 n채널은 차단되어 전류는 확실하게 유지전류 이하가 된다.
제2도에 비해 제3도에서의 배열의 이점은 다음과 같다:제2도의 기본 구조는 p형 베이스층(7)에 국부적으로 함몰된 n형 에미터 영역(6)을 포함한다. n형 에미터 영역(6)은 단락 회로를 스위칭시키기 위한 p채널 MOSFET의 채널을 나타내는 채널 영역(5)과 소오스 영역(4)을 추가로 포함한다.
차례로, 채널 영역(5)은 사이리스터를 트리거링하기 위한 n채널 MOSFET에 대한 소오스 영역이다. 이 경우 채널은 표면까지 끌어올려진 p형 베이스층(7)에 의해 형성된다. 이미 주시된 바와 같이, 이 구조는 제3도에 따라 MCT 단위 셀과 IGBT 단위 셀의 조합과 같은 방법으로 기능한다.
전형적인 사이리스터들에 대해, p형 베이스층(7)의 깊이는 20마이크로미터 이상의 영역에 있어야 한다. 이 크기는 또한 n채널 MOSFET의 채널 길이에 근사하게 대응하는 것이 명백하다.
따라서, 채널 길이는 약 1마이크로미터인 전형적인 IGBT 채널 길이 보다 실질적으로 더 크다. 이와 관련하여, 이러한 환경의 결과로서, IGBT는 제2도에 다른 구조 보다 베이스 내로 더 많은 전자들을 주입시키는 것이 중요하다. 이러한 중대한 결과로 실질적으로 보다 효율적으로 플라즈마가 구축된다. 짧은 시간 후에도 충분한 플라즈마다 이용되어 짧은 IGBT의 스위칭 온 시간 때문에, 전체 소자를 신뢰성 있게 트리거링시킨다.
제안된 MCT-IGBT 조합은 두 소자들의 병렬 접속이다. 따라서 IGBT 단위 셀은 온 상태의 전류중 일부를 취할 수 있다.
IGBT가 스위칭 오프동안 실질적인 활성 역할을 수행할 수 있다는 사실은 훨씬 더 중요하다. 이것은 N형 베이스층(8)으로부터 정공을 유출시켜 MCT의 스위칭 오프 프로세스를 지지하는 것이다.
이 상황은 MCT에서 일어나는 문제점, 즉, 스위치 오프 동안 전류 필라멘트가 형성되는 문제점을 해결하는데 사용될 수 있다. 본 발명의 소자에 있어서, MCT와 IGBT 단위 셀은 서로 무관하게 다른 수와 분포로 제공될 수 있으므로, 2:1, 바람직하게는 약 3:1의 수치 비로 IGBT와 MCT 단위 셀을 합병시키는 것이 가능하며 또한 이롭다.
많은 IGBT 단위 셀 때문에, 이렇게 혼합된 소자들은 필라멘트 형성이 없으나(IGBT에서 일어나지 않는다), 한편, MCT 단위 셀 때문에 순수한 IGBT 보다 실질적으로 보다 낮은 온 상태 저항을 가진다.
결국, 이러한 소자는 n채널 MCT 및 p채널 IGBT의 조합으로서 제3도에 대한 상보적인 구조로 구성될 수 있다는 것이 지적되어야 한다.
명백히, 본 발명의 많은 변형 및 변조가 상기 기술에 비추어 있을 수 있다. 따라서 첨부된 청구의 범위 내에서, 본 발명은 특히 여기에 설명된 것과 같이 다르게 실시될 수도 있다는 것을 이해해야 한다.

Claims (7)

  1. (a) 복수개의 단위 셀이 서로 이웃하여 배열되고 애노드(A)와 캐쏘드(K) 사이의 반도체 기판(14)에 병렬로 접속되고; (b) 상기 단위 셀의 각각이 전계 효과로 제어되는 단락 회로에 의해 스위칭 오프될 수 있는 MOS 제어 사리이스터(MCT=MOS Controlled Thyristor)로서 구성되며; (c) 소자의 전계 효과로 제어되는 스위칭 온을 확보하는 추가 수단이 설치되는 스위치 오프가 용이한 전력 반도체 소자에 있어서, (d) 상기 추가 수단은, MCT 단위 셀들 사이에 배열되고 이 단위 셀들과 병렬로 접속되는 추가의 단위 셀들을 추가로 포함하며; (E) 상기 추가의 단위 셀들의 각각은 절연된 게이트를 가진 바이폴라 트랜지스터(IGBT=Insulated Gate Bipolar Transistor) 구조를 가지는 스위치 오프가 용이한 전력 반도체 소자.
  2. 제1항에 있어서, (a) 각 MCT 단위 셀은, 애노드(A)와 캐쏘드(K) 사이에서, p+로 도우핑된 p형 에미터층, n으로 도우핑된 n형 베이스층, p로 도우핑된 p형 베이스층(7) 및 옆으로 인접한 n으로 도우핑된 채널 영역(5)과 함몰된 p+로 도우핑된 소오스 영역(4)을 갖는 n+로 도우핑된 n형 에미터 영역(6)으로 구성된 층 시퀀스를 포함하고; (b) MCT 단위 셀에서, 소오스 영역(4), 채널 영역(5) 및 p형 베이스층(7)은 반도체 기판(14)의 캐쏘드측 표면에서 서로 이웃하여 나타나고 각 경우에 그 위에 위치된 절연 게이트 전극(3)과 p채널 MOSFET을 형성하며; (c) 각 IGBT 단위 셀은, 애노드(A)와 캐쏘드(K) 사이에, p+로 도우핑된 p형 에미터층, n으로 도우핑된 n형 베이스층 및 옆으로 인접한 p로 도우핑된 채널 영역(12)과 함몰된 n+로 도우핑된 소오스 영역(11)을 갖는 p+로 도우핑된 p+형 영역(13)으로 구성된 층 시퀀스를 포함하며; (d) IGBT 단위 셀에서, 소오스 영역(11), 채널 영역(12) 및 n형 베이스층은 반도체 기판(14)의 캐쏘드측 표면에서 서로 이웃하여 나타나고 각 경우에 그 위에 위치된 절연 게이트 전극(3)과 n채널 MOSFET을 형성하며; (e) 양쪽 기본 셀의 p형 에미터층 및 n형 베이스층은 각 경우에 반도체 기판(14) 위에 옆으로 각각 확장된 공통의 p형 에미터층(9) 또는 n형 베이스층(8)의 일부임을 특징으로 하는 스위치 오프가 용이한 전력 반도체 소자.
  3. 제2항에 있어서, 모든 단우 셀들의 층 시퀀스가 그들의 상보 층 시퀀스로 대체됨을 특징으로 하는 스위치 오프가 용이한 전력 반도체 소자.
  4. 제2항 또는 제3항에 있어서, 모든 단위 셀들의 게이트 전극(3)이 동일한 전위에 있음을 특징으로 하는 스위치 오프가 용이한 전력 반도체 소자.
  5. 제1항에 있어서, 소자당 MCT 단위 셀 및 IGBT 단위 셀의 수가 상이함을 특징으로 하는 스위치 오프가 용이한 전력 반도체 소자.
  6. 제5항에 있어서, IGBT 단위 셀의 수 대 MCT 단위 셀의 수의 비가 2:1보다 큼을 특징으로 하는 스위치 오프가 용이한 전력 반도체 소자.
  7. 제6항에 있어서, 이 비가 약 3:1임을 특징으로 하는 스위치 오프가 용이한 전력 반도체 소자.
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