CN107564959B - 一种mos栅控晶闸管及其制作方法 - Google Patents

一种mos栅控晶闸管及其制作方法 Download PDF

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Abstract

本发明涉及功率半导体技术，特别涉及一种MOS控制晶闸管及其制作方法。本发明对常规MCT的阴极以及栅极区进行改造，通过在栅下增加薄的P型半导体层，使得器件在栅上不加电压器件正向阻断时，P+阳极注入空穴形成的空穴漏电流能通过P型短路结构抽走，使器件实现耐压。正向导通时，在栅上加正电压时，P型半导体层反型形成电子沟道，N型半导体源区和中的电子进漂移区内，由P+阳极、漂移区、P型基区和N型源区构成的左侧PNPN晶闸管与右侧P+阳极、漂移区、P型基区和N型源区构成的右侧PNPN晶闸管接连发生闩锁，器件获得低的导通电阻，以及导通时不存在snapback现象。本发明的阴极PN结两层结构使用双重扩散工艺，与传统MGT三层扩散工艺相比制作简单。

Description

一种MOS栅控晶闸管及其制作方法
技术领域
本发明属于功率半导体技术领域，特别涉及一种MOS控制晶闸管及其制作方法
背景技术
随着军事装备的日益智能化，脉冲功率技术在国防军事等领域显得尤为重要。MOS栅控晶闸管是一种重要的脉冲功率器件。
MOS控制晶闸管(MOS Controlled Thyristor，简称MCT)是MOS栅控晶闸管中的典型代表，其由功率MOSFET与晶闸管组合成的复合器件，它用MOSFET来控制晶闸管的开启和关断，使之既具有晶闸管良好的通态特性及较高的抗dv/dt能力、又有功率MOSFET的输入阻抗高、开关速度快等优点，具有大电流密度、低导通损耗和开关速度快等优良性能，主要应用在电力电子和功率脉冲领域。然而MCT器件存在一些缺点，MCT为常开型器件，在器件关断以及正向阻断时，需要在栅上加负压，这会使系统变得复杂，也降低了系统的可靠性。常规MCT的三重扩散的制作工艺使得工艺复杂困难，降低了成品率，增加了产品的成本。常规MGT复杂的驱动系统以及复杂的制作工艺极大地限制了其商业化。常规的阴极短路MCT(Cathode Shorted-MCT，简称CS-MCT)解决了常规常开型MCT系统复杂的问题，但是在正向导通时存在snapback现象，导致其正向导通压降增大并且使器件工作不稳定。
发明内容
本发明的目的，就是针对目前常规常开型MGT系统复杂、制作工艺复杂以及CS-MCT存在snapback现象的问题，提出一种MOS栅控晶闸管及其制作方法。
本发明的技术方案：一种MOS栅控晶闸管，其元胞结构包括由阳极结构、漂移区结构、阴极结构和栅极结构；所述阳极结构包括P+阳极2和位于P+阳极2下表面的阳极金属1；所述漂移区结构包括位于P+阳极上表面的N-漂移区3；所述阴极结构包括第一阴极和第二阴极；所述第一阴极结构由第一阴极金属14、第一N型半导体源区13和第一P型半导体基区12构成；所述第一P型半导体基区12设置在漂移区3顶部的一侧；所述第一N型半导体13设置在第一P型半导体基区12上，其上表面与阴极金属14相连；所述第二阴极结构由第二阴极金属10、第二N型半导体源区5、P型短路区11、第二P型半导体基区4构成；所述第二P型半导体基区4设置在漂移区3顶部的另一侧；所述第二N型半导体源区5和P型短路区11设置在第二P型半导体基区4上；所述第二阴极金属10位于第二N型半导体源区5和P型短路区11的上表面；所述栅极结构位于漂移区3顶部以及第一、第二阴极之间，由栅氧化层8、位于栅氧化层8下方的薄P型半导体区15和位于栅氧化层8顶部的多晶硅栅极9构成；其特征在于，第一P型半导体基区12通过薄P型半导体区15与第二P型半导体基区4相连接。
附图说明
图1是常规MCT元胞结构示意图；
图2是阴极短路结构MCT元胞结构示意图；
图3是本发明的MOS栅控晶闸管元胞的结构示意图；
图4是本发明的MGT与常规MCT栅下掺杂浓度对比图；
图5是本发明的制作工艺流程中制备N-漂移区后的结构示意图；
图6是本发明的制作工艺流程中形成氧化层后的结构示意图；
图7是本发明的制作工艺流程中通过离子注入P型杂质推结形成P型半导体基区的结构示意图；
图8是本发明的制作工艺流程中通过离子注入N型杂质推结形成N型半导体源区的结构示意图；
图9是本发明的制作工艺流程中刻蚀氧化层，并且在原氧化层位置，进行离子注入P型杂质形成薄P型半导体区的结构示意图；
图10是本发明的制作工艺流程中通过热氧化形成栅氧层，并在栅氧层上淀积一层多晶硅/金属再刻蚀形成栅电极的结构示意图；
图11是本发明的制作工艺流程中正面金属化后的结构示意图；
图12是本发明的制作工艺流程中背面减薄后，进行P型杂质注入形成阳极区的结构示意图；
图13为本发明的制作工艺流程中背面金属化后的结构示意图；
图14是本发明MGT、常规MCT和CS-MCT的阻断特性曲线示意图；
图15是本发明MGT、CS-MCT导通特性曲线示意图；
图16是测试本发明MGT电容放电特性曲线的测试电路图；
图17是本发明MGT与常规MCT电容放电特性曲线示意图；
具体实施方式
下面结合附图对本发明进行详细的描述
如图3所示，一种MOS栅控晶闸管，其元胞结构包括由阳极结构、漂移区结构、阴极结构和栅极结构；所述阳极结构包括P+阳极2和位于P+阳极2下表面的阳极金属1；所述漂移区结构包括位于P+阳极上表面的N-漂移区3；所述阴极结构包括第一阴极和第二阴极；所述第一阴极结构包括第一阴极金属14、第一N型半导体源区13和第一P型半导体基区12；所述第一P型半导体基区12设置在漂移区3顶部的一侧；所述第一N型半导体13设置在第一P型半导体基区12上，其上表面与阴极金属14相连；所述第二阴极结构包括第二阴极金属10、第二N型半导体源区5、P型短路区11、第二P型半导体基区4；所述第二P型半导体基区4设置在漂移区3顶部的另一侧；所述第二N型半导体源区5和P型短路区11设置在第二P型半导体基区4上；所述第二阴极金属10位于第二N型半导体源区5和P型短路区11的上表面；所述栅极结构位于漂移区3顶部以及第一、第二阴极之间，由栅氧化层8、位于栅氧化层8下方的薄P型半导体区15和位于栅氧化层8顶部的多晶硅栅极9构成；其特征在于，第一P型半导体基区12通过薄P型半导体区15与第二P型半导体基区4相连接。
如图1所示，为常规的MOS控制晶闸管(MCT)。如图2所示，为阴极短路结构的MCT。本发明与常规MCT结构不同的地方在于，本发明对阴极区和栅极区进行了改造，第一阴极结构与现有晶闸管的阴极结构类似，第二阴极结构与阴极短路晶闸管的阴极区结构类似，阳极区域与晶闸管的阳极结构类似，与常规的结构相比，本发明在栅极区下面增加了一层薄P型半导体层15。图4为本发明MGT与常规MCT在栅氧下掺杂浓度的区别。常规MCT需要在栅上加一个负压使沟道反型才能使器件达到耐压的效果，而本发明由于薄P型半导体层15的存在，使得器件在不加栅压的情况下也能实现耐压。与CS-MCT相比较，由于左边PNPN晶闸管结构的存在，器件导通时，左边PNPN晶闸管先开启，进而驱动右边的PNPN晶闸管开启，使得器件不存在snapback现象。
本发明提供的MOS栅控晶闸管，其工作原理如下：
在图3所示的元胞结构中，当阳极加正电压，阴极和栅极接零电位时，P型基区12和P型基区4由于通过薄P层15相连在一起，因此构成一个统一的P基区，漂移区与统一P基区之间的P-N结反偏，产生的PN结反向漏电流流经P型基区4被P型短路结构11抽取，并在统一的P型基区上产生一个横向压降，此PN结反向漏电流很小，在P型基区12及P型基区4上产生的横向压降远小于N型源区和P型基区构成的PN结势垒电压，不足以开启PNPN晶闸管结构。此时器件耐压效果与常规阴极短路结构MCT相当。
在图3所示的元胞结构中，当栅极9加正电位，沟道发生反型，薄P层变成N型电子沟道，阴极加零电位，阳极加正压。此时N型源区13和N型源区5产生的电子通过栅下沟道流入漂移区3，为由P型基区12、漂移区3和P+阳极2构成的左侧PNP晶体管以及P型基区4、漂移区3和P+阳极2构成的右侧PNP晶体管提供基极驱动电流，左右两个PNP晶体管开启，左侧PNP晶体管的集电极电流(空穴电流)通过P型基区12流向N型源区13，为N型源区13和P型基区12和N漂移区3构成的左侧NPN晶体管提供基极驱动电流，左侧由P+阳极2、漂移区3、P型基区12和N型源区13构成的PNPN晶闸管迅速发生闩锁，而右侧PNP晶体管的集电极电流(空穴电流)流经P基区4被P型短路区域11抽走，空穴电流在P型基区4内形成电流通路并产生一个横向压降。随着阳极电压的上升以及左侧PNPN晶闸管发生闩锁导致的N漂移区3发生电导调制效应，P型基区4中的电流通路上产生的压降增大，当横向压降高于N型源区5和P型基区4的PN结势垒电压时，PN结部分开启，使得电流急剧增加，PN结区域逐渐被开启，右侧PNPN晶闸管进入PNPN晶闸管模式，器件获得大电流能力和高的电流上升率。
本发明提供的MGT，以图3所示的元胞结构为例，其制作步骤如下：
第一步：在硅片衬底上制作结终端，形成N型漂移区3，如图5所示；
第二步：在N型漂移区3上表面通过热氧化形成氧化层(16)，如图6所示；
第三步：在N型漂移区3上层两侧注入P型杂质并推结形成P型半导体基区12和4，如图7所示；
第四步：在N型漂移区3上层注入N型杂质形成N型半导体源区13和5；N型半导体源区5形成之后，留下P型半导体基区短路结构11，所述N型半导体源区13位于P型半导体基区12中；N型半导体源区5位于P型半导体基区4中，如图8所示；
第五步：刻蚀氧化层(16)，在原氧化层(16)下通过注入P型杂质形成薄的P型半导体层15，如图9所示；
第六步：薄的P型半导体层15上表面中间通过热氧化形成栅氧层8，并在栅氧层8上淀积一层多晶硅/金属再刻蚀形成栅电极9，如图10所示；
第七步：在器件上表面淀积BPSG绝缘介质层，刻蚀欧姆接触孔；
第八步：在N型半导体源区13和N型半导体源区5上表面淀积金属，分别形成阴极金属14和10；阴极金属14的底部与N型半导体源区13相连；阴极金属10的底部与N型半导体源区5和P型半导体基区短路结构11相连；如图11所示；
第九步：淀积钝化层；
第十步：对N型半导体漂移区3下表面进行减薄、抛光处理，注入P型杂质并进行离子激活，形成P+阳极区2，如图12所示；
第十一步：背金，在P+阳极区2底部形成阳极1，如图13所示。
以耐压1500V的CS-MCT、常规MCT与本发明的MOS栅控晶闸管进行仿真比较。如图14所示，在栅压等于0V时，本例MGT具有1500V以上的耐压，而常规MCT只有0.4V的耐压。只有当栅压为-10V时，常规MCT才能取得与本例MGT相同的耐压。在器件开启时，如图15所示，由于本发明MGT先开启左侧PNPN晶闸管结构，进而由左侧PNPN晶闸管驱动右侧PNPN晶闸管开启，所以在阳极电压较低时，本发明MGT导通压降大于常规MCT，而当两侧PNPN晶闸管均开启时，其导通压降明显低于CS-MCT。从图中可以看出，CS-MCT存在snapback现象，而本发明MGT不存在这一现象。
以耐压1500V的常规MCT与本发明的MOS栅控晶闸管为例进行仿真对比。测试电路如图16所示，电源电压为1000V，电容C为0.2μF,电感L为5nH,栅电阻Rg为4.7Ω。在器件有源区面积为1cm2时，从图17中可以看出，本发明MGT的电流峰值略微大于常规MCT，电流上升率与常规MCT的几乎相同。因此，本发明MGT适用于功率脉冲领域。

Claims (2)

1.一种MOS栅控晶闸管，其元胞结构包括阳极结构、漂移区结构、阴极结构和栅极结构；所述阳极结构包括P+阳极(2)和位于P+阳极(2)下表面的阳极金属(1)；所述漂移区结构包括位于P+阳极上表面的N型漂移区(3)；所述阴极结构包括第一阴极结构和第二阴极结构；所述第一阴极结构由第一阴极金属(14)、第一N型半导体源区(13)和第一P型半导体基区(12)构成；所述第一P型半导体基区(12)设置在N型漂移区(3)顶部的一侧；所述第一N型半导体源区(13)设置在第一P型半导体基区(12)上，其上表面与第一阴极金属(14)相连；所述第二阴极结构由第二阴极金属(10)、第二N型半导体源区(5)、P型短路区(11)、第二P型半导体基区(4)构成；所述第二P型半导体基区(4)设置在N型漂移区(3)顶部的另一侧；所述第二N型半导体源区(5)和P型短路区(11)设置在第二P型半导体基区(4)上；所述第二阴极金属(10)位于第二N型半导体源区(5)和P型短路区(11)的上表面；所述栅极结构位于N型漂移区(3)顶部以及第一、第二阴极结构之间，由栅氧化层(8)、位于栅氧化层(8)下方的薄P型半导体区(15)和位于栅氧化层(8)顶部的多晶硅栅极(9)构成，栅极结构的下表面覆盖第一P型半导体基区(12)的上表面、第二P型半导体基区(4)的上表面和部分第二N型半导体源区(5)的上表面；其特征在于，第一P型半导体基区(12)通过薄P型半导体区(15)与第二P型半导体基区(4)相连接。
2.一种用于如权利要求1所述的MOS栅控晶闸管的制作方法，其特征在于，包括以下步骤：
第一步：在硅片衬底上制作结终端，形成N型漂移区(3)；
第二步：在N型漂移区(3)上表面通过热氧化形成氧化层(16)；
第三步：在N型漂移区(3)上层两侧注入P型杂质并推结形成第一P型半导体基区(12)和第二P型半导体基区(4)；
第四步：在N型漂移区(3)上层注入N型杂质形成第一N型半导体源区(13)和第二N型半导体源区(5)；第二N型半导体源区(5)形成之后，留下P型短路区(11)，所述第一N型半导体源区(13)位于第一P型半导体基区(12)中；第二N型半导体源区(5)位于第二P型半导体基区(4)中；
第五步：刻蚀氧化层(16)，在刻蚀后的氧化层(16)下通过注入P型杂质形成薄P型半导体区(15)；
第六步：在薄P型半导体区(15)上表面中间通过热氧化形成栅氧层，并在栅氧层上淀积一层多晶硅/金属再刻蚀形成栅极(9)；
第七步：在器件上表面淀积BPSG绝缘介质层，刻蚀欧姆接触孔；
第八步：在第一N型半导体源区(13)和第二N型半导体源区(5)上表面淀积金属，分别形成第一阴极金属(14)和第二阴极金属(10)；第一阴极金属(14)的底部与第一N型半导体源区(13)相连；第二阴极金属(10)的底部与第二N型半导体源区(5)和P型短路区(11)相连；由第一阴极金属(14)、第一N型半导体源区(13)和第一P型半导体基区(12)构成第一阴极结构，由第二阴极金属(10)、第二N型半导体源区(5)、P型短路区(11)、第二P型半导体基区(4)构成第二阴极结构；
第九步：淀积钝化层；
第十步：对N型漂移区(3)下表面进行减薄、抛光处理，注入P型杂质并进行离子激活，形成P+阳极(2)；
第十一步：背金，在P+阳极(2)底部形成阳极金属(1)。
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