JPS63205954A - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JPS63205954A JPS63205954A JP3962787A JP3962787A JPS63205954A JP S63205954 A JPS63205954 A JP S63205954A JP 3962787 A JP3962787 A JP 3962787A JP 3962787 A JP3962787 A JP 3962787A JP S63205954 A JPS63205954 A JP S63205954A
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- JP
- Japan
- Prior art keywords
- layer
- sheet resistance
- deposition
- per unit
- unit square
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000008021 deposition Effects 0.000 claims abstract description 12
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 3
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 3
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- 229910052698 phosphorus Inorganic materials 0.000 abstract description 8
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7432—Asymmetrical thyristors
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ産業上の利用分野
本発明はサイリスタなどの半導体素子に関するものであ
る。
る。
Ｂ発明の柵要
本発明はｐ−ｂｆ−Ｎ−Ｐ−＾電型層の順に形成された
半導体素子において、Ｎ型不純物がデポジションによっ
て形成される？層のシート抵抗を９０〜３００Ω／□と
することによって高討圧で且つオン特性の優れた半導体
素子を得るものである。
半導体素子において、Ｎ型不純物がデポジションによっ
て形成される？層のシート抵抗を９０〜３００Ω／□と
することによって高討圧で且つオン特性の優れた半導体
素子を得るものである。
Ｃ従来の技術
逆導通サイリスタやゲート・ターンオフ・サイリスタ（
以下ＧＴＯと称呼）などの半導体素子は、Ｐ−Ｎ−−Ｐ
−Ｎの４層構造をもっていル、このような素子を順阻止
電圧に対する高耐圧化を実現するには、空間電荷層がＰ
エミッタ層に突き抜けるのを防ぐために、Ｎ−ペース層
を厚くする必要があるが、このＮ−ペース１を厚くする
と、順電圧降下が大きく、オン電圧が上昇する。この欠
点を除くために例えばＮ型基板を用いた場合には、この
基板にｐ−Ｎ”−Ｎ−Ｐ導電型の＋７＠テ半導体層を形
成し。
以下ＧＴＯと称呼）などの半導体素子は、Ｐ−Ｎ−−Ｐ
−Ｎの４層構造をもっていル、このような素子を順阻止
電圧に対する高耐圧化を実現するには、空間電荷層がＰ
エミッタ層に突き抜けるのを防ぐために、Ｎ−ペース層
を厚くする必要があるが、このＮ−ペース１を厚くする
と、順電圧降下が大きく、オン電圧が上昇する。この欠
点を除くために例えばＮ型基板を用いた場合には、この
基板にｐ−Ｎ”−Ｎ−Ｐ導電型の＋７＠テ半導体層を形
成し。
Ｎ、Ｎ層で高耐圧部を形成１ろ方法が採られている。
Ｄ発明が解決しようとする問題点
第５図はｐ −Ｎ”−Ｎ−−１）各層の不純物濃度分布
を示したもので、比較的不純物濃度の高い１層を１ｒペ
一ス層に形成すると１層で空間電荷層がＰエミッタ層に
突き抜けるのが防止できるためｒベース層の薄い、すな
わち順電圧降下の小さい高順明止電圧素子が得らｎる。
を示したもので、比較的不純物濃度の高い１層を１ｒペ
一ス層に形成すると１層で空間電荷層がＰエミッタ層に
突き抜けるのが防止できるためｒベース層の薄い、すな
わち順電圧降下の小さい高順明止電圧素子が得らｎる。
しかしながら、Ｎ″″″ベー２層＋Ｍを形成しても、必
ずしも高耐圧でターンオン特性のよい素子が得られるも
のではなく、１層の濃度と厚みが特性に大きな影響を与
える。すなわち１層の濃度がある値より低濃度であった
り、あるいは厚みが薄かった場合には設計耐圧に満たな
い電圧でパンチスルー現象を起してしまい高耐圧化の目
的を達することができない、−！た逆にある値より高濃
度であったり、厚かったりすると素子がターンオンしな
い不都合が生ずる。しかも。
ずしも高耐圧でターンオン特性のよい素子が得られるも
のではなく、１層の濃度と厚みが特性に大きな影響を与
える。すなわち１層の濃度がある値より低濃度であった
り、あるいは厚みが薄かった場合には設計耐圧に満たな
い電圧でパンチスルー現象を起してしまい高耐圧化の目
的を達することができない、−！た逆にある値より高濃
度であったり、厚かったりすると素子がターンオンしな
い不都合が生ずる。しかも。
この一層を通常の不純物拡散法のみで形成することは非
常に困難である問題点を有している。
常に困難である問題点を有している。
そこで本発明の目的とするところは、出願人が先に操業
しているエピタキシャル成長法を用い、そのシート抵抗
を適当に定めることによって高耐圧で、且つ良好なオン
特性をもつ半導体素子を提供せんとするものである。
しているエピタキシャル成長法を用い、そのシート抵抗
を適当に定めることによって高耐圧で、且つ良好なオン
特性をもつ半導体素子を提供せんとするものである。
Ｅ問題点を解決するための手段
本発明はシリコンウェハの一主面ＫＮ型不純物なデポジ
ションし、その上にエピタキシャル成長によってＮ型拡
散層を形成するとき、デポジション層のシート抵抗を９
０〜３００Ω／□にしたものである。
ションし、その上にエピタキシャル成長によってＮ型拡
散層を形成するとき、デポジション層のシート抵抗を９
０〜３００Ω／□にしたものである。
２作用
デポジション層のシート抵抗が９０Ω／□以上となると
ターンオン特性が良好となり、またシート抵抗が３００
Ω／Ｄ以下とすることによって高耐圧が得らｎた。
ターンオン特性が良好となり、またシート抵抗が３００
Ω／Ｄ以下とすることによって高耐圧が得らｎた。
Ｇ実施例
第１図は本発明の一実施例を示したもので、同図ｆａｌ
で示すように例えば濃度１．５ Ｘ １０−”ｍ−’ノ
Ｎ型シリコン基板１１の片面に例えば不純物総量１．３
９ ｘ １０’ ａ ｔｏＩｎｓ／ｉのリン１２をデポ
ジションする。この場合、このデポジション（リン）層
１２のシート抵抗は後述する理由により９０〜３００．
０層口の範囲となるようにするが、その上に第１図（ｂ
ｌで示すようにエピタキシャル成長層１３を形成する。
で示すように例えば濃度１．５ Ｘ １０−”ｍ−’ノ
Ｎ型シリコン基板１１の片面に例えば不純物総量１．３
９ ｘ １０’ ａ ｔｏＩｎｓ／ｉのリン１２をデポ
ジションする。この場合、このデポジション（リン）層
１２のシート抵抗は後述する理由により９０〜３００．
０層口の範囲となるようにするが、その上に第１図（ｂ
ｌで示すようにエピタキシャル成長層１３を形成する。
−エピタキシャル成長層１３は低ドーピングであｎばＮ
型、Ｐ型いずｎでもよいが、その後に１２００’Ｃ，１
６５時間程度の押し込み拡散を行うと、リンの拡散はＮ
型基板１１の内部方向とエピタキシャル成長層１３の両
方向に進行し、第１図１ｄ Ｔ示すようなｙ＋ｒｍ １
４が形成さｎる。その後Ｐベース層］６およびＰエミッ
タ一層１６が拡散されて第１図（ｄ）のようになる。
型、Ｐ型いずｎでもよいが、その後に１２００’Ｃ，１
６５時間程度の押し込み拡散を行うと、リンの拡散はＮ
型基板１１の内部方向とエピタキシャル成長層１３の両
方向に進行し、第１図１ｄ Ｔ示すようなｙ＋ｒｍ １
４が形成さｎる。その後Ｐベース層］６およびＰエミッ
タ一層１６が拡散されて第１図（ｄ）のようになる。
第２図はデポジション後のデポジション層のシート抵抗
を種々変化させた場合のターンオンの状態を示したもの
である。試験に供した素子は前述のようにして襲造さｎ
たＧＴＯで、このＧＴＯは第３図で示すようにカソード
には６０個のエレメントよりなり、それをＡ −Ｆの６
区分とし、且つ各区分の中心側のカソードに、を第１段
○印、カソードに、を第２段・段、以下順に外方に同っ
てカンードに０を第６段マ印とし、第２図はこｎら各エ
レメント６０個各々のゲート・トリガ電流Ｉｇ？、（第
２図縦軸）を測定したものである。第２図ｆａｌはシー
ト抵抗７０的の場合で、Ｉｇｔ １アンペア以上でオン
したエレメントは０区分の第４〜６段のみとなっている
のに対し、同図（ｂｌで示すシート抵抗９００／貞の場
合には区分り、Ｋを除き第３段以上でオンしている。こ
れが同図（ｃｌとなりシート抵抗１２０ Ｑ／ｆ３では
、１アンペア以下で全てオンしている。すなわち、デポ
ジション層のシート抵抗は９０Ω／迫以下ではターンオ
ンしにくいことがわかる。
を種々変化させた場合のターンオンの状態を示したもの
である。試験に供した素子は前述のようにして襲造さｎ
たＧＴＯで、このＧＴＯは第３図で示すようにカソード
には６０個のエレメントよりなり、それをＡ −Ｆの６
区分とし、且つ各区分の中心側のカソードに、を第１段
○印、カソードに、を第２段・段、以下順に外方に同っ
てカンードに０を第６段マ印とし、第２図はこｎら各エ
レメント６０個各々のゲート・トリガ電流Ｉｇ？、（第
２図縦軸）を測定したものである。第２図ｆａｌはシー
ト抵抗７０的の場合で、Ｉｇｔ １アンペア以上でオン
したエレメントは０区分の第４〜６段のみとなっている
のに対し、同図（ｂｌで示すシート抵抗９００／貞の場
合には区分り、Ｋを除き第３段以上でオンしている。こ
れが同図（ｃｌとなりシート抵抗１２０ Ｑ／ｆ３では
、１アンペア以下で全てオンしている。すなわち、デポ
ジション層のシート抵抗は９０Ω／迫以下ではターンオ
ンしにくいことがわかる。
第４図は設計耐圧４〜７ ｋＶ とし、第１図で示した
製造方法によって試作したＧＴＯの耐電圧ヒストグラム
を示したもので、ＧＴＯは端面を正ベベル加工し、化学
的エツチングにより加工歪を除去しり後にパシベーショ
ンゴムにて保獲したものを用い、而れ電流１ ｍＡにお
ける耐電圧を測定したものである。この結果シート抵抗
３００にンヨ以上では所望耐圧は得られていないが、３
００．Ｑ／□以下では設計耐圧が得らｎることがわかる
。
製造方法によって試作したＧＴＯの耐電圧ヒストグラム
を示したもので、ＧＴＯは端面を正ベベル加工し、化学
的エツチングにより加工歪を除去しり後にパシベーショ
ンゴムにて保獲したものを用い、而れ電流１ ｍＡにお
ける耐電圧を測定したものである。この結果シート抵抗
３００にンヨ以上では所望耐圧は得られていないが、３
００．Ｑ／□以下では設計耐圧が得らｎることがわかる
。
Ｈ発明の効果
以上本発明によれば、デポジション層のシート抵抗を９
０．０層白以上とすることによって、結果的にはｒｌを
低濃度でその厚みを薄くしたと同様に良好なオン特性の
ものが得られるものであり、まタシート抵抗を３００．
Ｑ／自以下とすることによって、結果的には１層を高濃
度とし、且つ厚みを厚くしたと同様の高耐圧のものとを
併せもった効果が得られる。
０．０層白以上とすることによって、結果的にはｒｌを
低濃度でその厚みを薄くしたと同様に良好なオン特性の
ものが得られるものであり、まタシート抵抗を３００．
Ｑ／自以下とすることによって、結果的には１層を高濃
度とし、且つ厚みを厚くしたと同様の高耐圧のものとを
併せもった効果が得られる。
第１図は本発明の一実施例を示す工程説明図、第２図は
ターンオンの実験結果図、第３図は実験用ＧＴＯのカン
ード部分図、第４図は耐電圧ヒストグラム、第５図は説
明のための不純物濃度分布図である。 １１・・・Ｎ型基板、１２・・・Ｎ型不純物のデポジシ
ョン層、１３・・・エピタキシャル成長層、１４・・・
低濃度の深（・Ｎ層。 （ａ） （ｂ） （ｃ）
（ｄ） 第１図 第５図
ターンオンの実験結果図、第３図は実験用ＧＴＯのカン
ード部分図、第４図は耐電圧ヒストグラム、第５図は説
明のための不純物濃度分布図である。 １１・・・Ｎ型基板、１２・・・Ｎ型不純物のデポジシ
ョン層、１３・・・エピタキシャル成長層、１４・・・
低濃度の深（・Ｎ層。 （ａ） （ｂ） （ｃ）
（ｄ） 第１図 第５図
Claims (1)
- シリコンウェハの一主面にＮ型不純物をデポジション
し、その上にエピタキシャル成長によつてＮ型拡散層が
形成されるものに於て、前記デポジション層のシート抵
抗を９０〜３００Ω／□にしたことを特徴とする半導体
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3962787A JPS63205954A (ja) | 1987-02-23 | 1987-02-23 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3962787A JPS63205954A (ja) | 1987-02-23 | 1987-02-23 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63205954A true JPS63205954A (ja) | 1988-08-25 |
Family
ID=12558341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3962787A Pending JPS63205954A (ja) | 1987-02-23 | 1987-02-23 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63205954A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02162767A (ja) * | 1988-12-15 | 1990-06-22 | Meidensha Corp | スイッチング半導体素子 |
| JPH0468573A (ja) * | 1990-07-10 | 1992-03-04 | Toshiba Corp | 半導体装置 |
| JPH04286163A (ja) * | 1991-03-14 | 1992-10-12 | Shin Etsu Handotai Co Ltd | 半導体基板の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538097A (en) * | 1978-09-07 | 1980-03-17 | Ibm | Method of doping silicon substrate by boron diffusion |
| JPS5784175A (en) * | 1980-11-13 | 1982-05-26 | Mitsubishi Electric Corp | Semiconductor device |
| JPS60138968A (ja) * | 1983-12-26 | 1985-07-23 | Meidensha Electric Mfg Co Ltd | 半導体素子の製造方法 |
-
1987
- 1987-02-23 JP JP3962787A patent/JPS63205954A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538097A (en) * | 1978-09-07 | 1980-03-17 | Ibm | Method of doping silicon substrate by boron diffusion |
| JPS5784175A (en) * | 1980-11-13 | 1982-05-26 | Mitsubishi Electric Corp | Semiconductor device |
| JPS60138968A (ja) * | 1983-12-26 | 1985-07-23 | Meidensha Electric Mfg Co Ltd | 半導体素子の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02162767A (ja) * | 1988-12-15 | 1990-06-22 | Meidensha Corp | スイッチング半導体素子 |
| JPH0468573A (ja) * | 1990-07-10 | 1992-03-04 | Toshiba Corp | 半導体装置 |
| JPH04286163A (ja) * | 1991-03-14 | 1992-10-12 | Shin Etsu Handotai Co Ltd | 半導体基板の製造方法 |
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