JP3557523B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、外来電磁波による電磁障害の対策を施した半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路を１チップ化した場合のレイアウト構成を第７図に示す（例えば、培風館、飯塚著、ＣＭＯＳ超ＬＳＩの設計、ｐｐ．２３７がある）。１チップ化された半導体集積回路１の周辺に電源線２と接地線３が引き回され、電源線２は電源パッド４に接続され、接地線３は接地パッド５に接続されている。６は信号パッドであり、半導体集積回路１の信号線７に接続されている。なお、以降では、電源線２と接地線３はまとめて内部電源系配線と呼び、電源パッド４と接地パッド５はまとめて電源系パッドと呼ぶことがある。図７において、ＶＤＤは外部電源電圧、ＧＮＤは外部接地電圧、ＣＫはクロック信号である。
【０００３】
このチップを組み立てパッケージ化して、実際チップを動作させる場合、パッケージピン（図示せず）とチップパッド（４，５，６等）との間には、ボンディングワイヤやリードフレームといった長い配線が接続されるため、等価的にインダクタＬ１，Ｌ２，Ｌ３が形成されることになる。図７において、Ｃ１，Ｃ２，Ｃ３は外部接続のキャパシタである。また、Ｃ４，Ｃ５は電源線２，接地線３の寄生容量である。
【０００４】
【発明が解決しようとする課題】
ところが、この半導体集積回路１の動作時に携帯電話等から外来電磁波が照射されると、それらのインダクタＬ１，Ｌ２，Ｌ３を介して各パッド４，５，６には外来電磁波と同じ周波数のＲＦノイズが重畳されることになる。
【０００５】
このとき、電源系では、チップ外で電源系の安定化のため大容量のキャパシタＣ１，Ｃ２をつけるため、チップ外のインピーダンスはインダクタＬ１，Ｌ２の成分が支配的となる。一方、信号系では、高速化のため容量系を極力小さくするために、チップ外のインピーダンスはキャパシタＣ３の成分が支配的となる。
【０００６】
このため、第８図に示すように、半導体集積回路１の内部でのＲＦノイズは、電源系（ＶＤＤ，ＧＮＤ）と信号系（ＣＫ）で位相が１８０度ずれ、信号系の入力レベルが半導体集積回路１の論理しきい値を超えてしまうため、回路が誤動作するという問題があった。
【０００７】
本発明はこのような点に鑑みてなされたもので、その目的は、電磁障害に強い半導体集積回路装置を実現することにある。
【０００８】
【課題を解決するための手段】
このために第１の発明の半導体集積回路装置は、半導体集積回路用の電源系パッドと該半導体集積回路内に配線される内部電源系配線との間にインピーダンス素子を接続した半導体集積回路装置であって、前記インピーダンス素子をトランジスタで構成し、且つ該トランジスタを制御するインバータを設け、前記インバータは、その応答周波数を外部ＲＦノイズの周波数より低く設定し、その入力端子を前記電源系パッドに接続し、出力端子を前記トランジスタのゲート又はベースに接続し、電源系端子の一方を前記電源系パッドに接続し、該電源系端子の他方を可変電源系パッドに接続したものである。
【０００９】
第２の発明は、半導体集積回路用の電源系パッドと該半導体集積回路内に配線される内部電源系配線との間にインピーダンス素子を接続した半導体集積回路装置であって、前記半導体集積回路を、入力バッファ回路とコア回路と出力バッファ回路とで構成し、前記内部電源系配線を該各回路に共通として、該共通の内部電源系配線と前記電源系パッドとの間に前記インピーダンス素子を接続し、前記インピーダンス素子をトランジスタで構成し、且つ該トランジスタを制御するインバータを設け、前記インバータは、その応答周波数を外部ＲＦノイズの周波数より低く設定し、その入力端子を前記電源系パッドに接続し、出力端子を前記トランジスタのゲート又はベースに接続し、電源系端子の一方を前記電源系パッドに接続し、該電源系端子の他方を可変電源系パッドに接続したものである。
【００１０】
第３の発明は、半導体集積回路用の電源系パッドと該半導体集積回路内に配線される内部電源系配線との間にインピーダンス素子を接続した半導体集積回路装置であって、前記半導体集積回路を、入力バッファ回路とコア回路と出力バッファ回路とで構成し、前記内部電源系配線を前記各回路毎に分離して配線する共に、前記電源系パッドを前記各回路毎に設け、前記各々の内部電源系配線と前記各々の電源系パッドとの間に前記インピーダンス素子を個々に接続し、前記インピーダンス素子をトランジスタで構成し、且つ該トランジスタを制御するインバータを設け、前記インバータは、その応答周波数を外部ＲＦノイズの周波数より低く設定し、その入力端子を前記電源系パッドに接続し、出力端子を前記トランジスタのゲート又はベースに接続し、電源系端子の一方を前記電源系パッドに接続し、該電源系端子の他方を可変電源系パッドに接続したものである。
【００１１】
第４の発明は、第１，２又は３の発明において、前記インバータの前記入力端子を前記電源系パッドへの接続に代えて制御信号が印加する制御パッドに接続したものである。
【００１４】
【発明の実施の形態】
［第１の実施形態］
図１は本発明の第１の実施形態を示す半導体集積回路装置の説明図であって、１チップ化した半導体集積回路１の電源線２と電源パッド４との間にインピーダンス素子Ｚ１を接続し、接地線３と接地パッド５との間にはインピーダンス素子Ｚ２を接続している。
【００１５】
本実施形態の構成では、インピーダンス素子Ｚ１，Ｚ２と電源線２や接地線３に生じる寄生容量Ｃ４，Ｃ５とにより、ローパスフィルタが形成されるので、第２図に示すように、内部電源系配線でのＲＦノイズを抑制でき、内部回路の誤動作を回避できる。図２において、ＶＤＤ１は電源線２の電圧（内部電源電圧）、ＧＮＤ１は接地線３の電圧（内部接地電圧）、ＣＫは信号線７のクロック信号である。
【００１６】
なお、図１では電源系パッドである電源パッド４と接地パッド５の各々にインピーダンス素子Ｚ１，Ｚ２を接続したが、電源パッド４又は接地パッド５にのみインピーダンス素子を接続してもよい。また、インピーダンス素子は図１に示すように集中的に配置してもよいし、電源線２や接地線３の周辺に分散的に配置してもよい。このときは電源パッドや接地パッドも分散させてもよい。さらに、インピーダンス素子Ｚ１，Ｚ２としては、抵抗、ダイオード、パイポーラトランジスタ、ＭＯＳＦＥＴ等、いずれの素子を用いてもよい。さらに、半導体集積回路１としては、ディジタル回路、メモリ、アナログ回路等、どんな回路であってもよい。
【００１７】
また、ローパスフィルタの機能を強化するため、電源線２や接地線３を空パッドに接続して寄生容量値を増やしたり、ＭＩＭ容量等を積極的に付加してもよい。ＭＩＭとは、Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌの略で、ＬＳＩの配線系に使用され、容量部の層間膜厚を薄くすることで大容量値を実現できる。
【００１８】
［第２の実施形態］
第３図は本発明の第２の実施形態の半導体集積回路装置の説明図であって、半導体集積回路１を集積回路のコア回路１０１，入力バッファ回路１０２，出力バッファ回路１０３の回路ブロックに分割した場合において、インピーダンス素子の接続法を示したものである。
【００１９】
（ａ）に示すように、各回路１０１，１０２，１０３に共通の電源線２と接地線３を接続して、それらに各々インピーダンス素子Ｚ１，Ｚ２を接続してもよいし、（ｂ）に示すように、各回路１０１，１０２，１０３の各電源線２にインピーダンス素子Ｚ１Ａ，Ｚ１Ｂ，Ｚ１Ｃを個別に接続し、各接地線３にインピーダンス素子Ｚ２Ａ，Ｚ２Ｂ，Ｚ２Ｃを個別に接続してもよい。（ｂ）におけるＶＤＤ２，ＶＤＤ３，ＶＤＤ４は内部電源電圧、ＧＮＤ２，ＧＮＤ３，ＧＮＤ４は内部接地電圧である。
【００２０】
［第３の実施形態］
第４図は本発明の第３の実施形態の半導体集積回路装置の要部の説明図であって、インピーダンス素子としてＭＯＳＦＥＴを用いたものである。（ａ）はインピーダンス素子Ｚ１としてｐ型ＭＯＳＦＥＴ８を使用し、このＭＯＳＦＥＴ８が導通するように、ソース端子に接続する電源パッド４と極性が反対の接地パッド５をゲート端子に接続したものである。（ｂ）はインピーダンス素子Ｚ２としてｎ型ＭＯＳＦＥＴ９を使用し、このＭＯＳＦＥＴ９が導通するように、ソース端子に接続する接地パッド５と極性が反対の電源パッド４をゲート端子に接続したものである。
【００２１】
本構成では、内部の半導体集積回路１を構成するトランジスタと同じ工程でＭＯＳＦＥＴを造り込むことになるため、集積回路を構成するトランジスタ特性がばらついても、インピーダンス素子も同方向にばらつくため、内部電源電圧ＶＤＤ１や内部接地電圧ＧＤＮ１のレベルの変動を抑えることができる。なお、ＭＯＳＦＥＴ８はＰＮＰトランジスタに、ＭＯＳＦＥＴ９はＮＰＮトランジスタに置換でき、そのベースはＭＯＳＦＥＴのゲートに対応する。
【００２２】
［第４の実施形態］
第５図は本発明の第４の実施形態の半導体集積回路装置の要部の説明図であって、インピーダンス素子としてＭＯＳＦＥＴとＣＭＯＳインバータを用いて、電源線２と接地線３の間の電圧、つまり内部電源電圧を制御できるようにしたものである。
【００２３】
まず、(a)はインピーダンス素子Ｚ１として、ｐ型ＭＯＳＦＥＴ８とこのＭＯＳＦＥＴ８のゲートに出力端子を接続したＣＭＯＳインバータ１０（その応答周波数が外来ＲＦノイズの周波数より低く設定されている）を使用し、そのインバータ１０の入力端子と電源端子（電源系端子の一方）を電源パッド４に接続し、さらにこのインバータ１０の接地端子（電源系端子の他方）を可変接地パッド１１（可変電源系パッド）に接続して、この可変接地パッド１１に印加する可変外部接地電圧ＧＮＤ’によって、インバータ１０の出力電圧レベルを変化させ、ＭＯＳＦＥＴ８の内部インピーダンスを制御できるようにし、内部電源電圧ＶＤＤ１を細かく制御できるようにしたものである。
【００２４】
(b)はインピーダンス素子Ｚ２として、ｎ型ＭＯＳＦＥＴ９とこのＭＯＳＦＥＴ９のゲートに出力端子を接続したＣＭＯＳインバータ１２（その応答周波数が外来ＲＦノイズの周波数より低く設定されている）を使用し、そのインバータ１２の入力端子と接地端子（電源系端子の一方）を接地パッド５に接続し、さらに、このインバータ１２の電源端子（電源系端子の他方）を可変電源パッド１３（可変電源系パッド）に接続して、この可変電源パッド１３に印加する可変外部電源電圧ＶＤＤ’によって、インバータ１２の出力電圧レベルを変化させ、ＭＯＳＦＥＴ９の内部インピーダンスを制御できるようにし、内部接地電圧ＧＮＤ１を細かく制御できるようにしたものである。
【００２５】
（ｃ）は（ａ）の構成において、インバータ１０の入力端子を制御パッド１４に接続した構成に変更したもので、この制御パッド１４に印加する制御電圧ＶＣと可変接地パッド１１に印加する可変外部接地電圧ＧＮＤ’の組み合わせによってインバータ１０の出力電圧レベルを変化させ、ＭＯＳＦＥＴ８の内部インピーダンスを制御できるようにしたものである。この（ｃ）の構成では、ＭＯＳＦＥＴ８の内部インピーダンス値をより細かく制御でき、内部電源電圧ＶＤＤ１をより細かく制御できる。
【００２６】
（ｄ）は（ｂ）の構成において、インバータ１２の入力端子を制御パッド１４に接続した構成に変更したもので、この制御パッド１４に印加する制御電圧ＶＣと可変電源パッド１３に印加する可変外部電源電圧ＶＤＤ’の組み合わせによってインバータ１２の出力電圧レベルを変化させ、ＭＯＳＦＥＴ９の内部インピーダンスを制御できるようにしたものである。この（ｄ）の構成では、ＭＯＳＦＥＴ９の内部インピーダンス値をより細かく制御でき、内部接地電圧ＧＮＤ１をより細かく制御できる。
【００２７】
なお、以上の図５の（ａ）〜（ｄ）のいずれにおいても、ＭＯＳＦＥＴ８はＰＮＰトランジスタに、ＭＯＳＦＥＴ９はＮＰＮトランジスタに置換でき、そのベースはＭＯＳＦＥＴのゲートに対応する。
【００２８】
［実験例］
第６図は本発明の実験例を示すものであって、第５図に示すようにＭＯＳＦＥＴとインバータからインピーダンス素子を構成した場合に、外部電磁波として、８００ＭＨｚ帯の正弦波成分をもつ電磁波を、分周回路として構成した半導体集積回路１に照射した場合、該半導体集積回路１が誤動作する外部電磁波の臨界電界と電源電圧との関係を調べたものである。本発明の構成（○印）をとることにより、従来例（図７）の構成（●印）に比べて、外来電磁波に対して耐性を２倍向上できることが分かる。
【００２９】
【発明の効果】
以上説明したように、本発明の半導体集積回路装置によれば、電源系パッドと内部電源系配線と間にインピーダンス素子を接続したので、このインピーダンス素子と寄生容量により形成されるローパスフィルタにより外来電磁波による電磁障害の影響を抑えられる利点がある。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置の説明図である。
【図２】図１の装置において、外来電磁波照射時の半導体集積回路内部での電源線、接地線、信号線の電圧波形図である。
【図３】（ａ）は半導体集積回路の電源線と接地線を共通化した例の説明図、（ｂ）は個別化した例の説明図である。
【図４】（ａ）は電源線側のインピーダンス素子をＭＯＳＦＥＴで構成した例の説明図、（ｂ）は接地線側のインピーダンス素子をＭＯＳＦＥＴで構成した例の説明図である。
【図５】（ａ）は電源線側のインピーダンス素子をＭＯＳＦＥＴとインバータで構成した例の説明図、（ｂ）は接地線側のインピーダンス素子をＭＯＳＦＥＴとインバータで構成した例の説明図、（ｃ）は電源線側のインピーダンス素子をＭＯＳＦＥＴとインバータで構成した別の例の説明図、（ｄ）は接地線側のインピーダンス素子をＭＯＳＦＥＴとインバータで構成した別の例の説明図である。
【図６】インピーダンス素子をＭＯＳＦＥＴとインバータで構成した本発明とインピーダンス素子を使用しない従来例の場合の電源電圧に対する臨界電界の特性図である。
【図７】従来の半導体集積回路装置の説明図である。
【図８】図７の装置において、外来電磁波照射時の半導体集積回路内部での電源線、接地線、信号線の電圧波形図である。
【符号の説明】
１：半導体集積回路、１０１：コア回路、１０２：入力バッファ回路、１０３：出力バッファ回路、２：電源線、３：接地線、４：電源パッド、５：接地パッド、６：信号パッド、７：信号線、８：ｐ型ＭＯＳＦＥＴ、９：ｎ型ＭＯＳＦＥＴ、１０：ＣＭＯＳインバータ、１１：可変接地パッド、１２：インバータ、１３：可変電源パッド、１４，１５：制御パッド
Ｃ１，Ｃ２，Ｃ３：外部接続キャパシタ、Ｃ４，Ｃ５：寄生容量
ＶＤＤ：外部電源電圧、ＶＤＤ１，ＶＤＤ２，ＶＤＤ３，ＶＤＤ４：内部電源電圧、ＶＤＤ’：可変外部電源電圧
ＧＮＤ：外部接地電圧、ＧＮＤ１，ＧＮＤ２，ＧＮＤ３，ＧＮＤ４：内部接地電圧、ＧＮＤ’：可変外部接地電圧
【発明の属する技術分野】
本発明は、外来電磁波による電磁障害の対策を施した半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路を１チップ化した場合のレイアウト構成を第７図に示す（例えば、培風館、飯塚著、ＣＭＯＳ超ＬＳＩの設計、ｐｐ．２３７がある）。１チップ化された半導体集積回路１の周辺に電源線２と接地線３が引き回され、電源線２は電源パッド４に接続され、接地線３は接地パッド５に接続されている。６は信号パッドであり、半導体集積回路１の信号線７に接続されている。なお、以降では、電源線２と接地線３はまとめて内部電源系配線と呼び、電源パッド４と接地パッド５はまとめて電源系パッドと呼ぶことがある。図７において、ＶＤＤは外部電源電圧、ＧＮＤは外部接地電圧、ＣＫはクロック信号である。
【０００３】
このチップを組み立てパッケージ化して、実際チップを動作させる場合、パッケージピン（図示せず）とチップパッド（４，５，６等）との間には、ボンディングワイヤやリードフレームといった長い配線が接続されるため、等価的にインダクタＬ１，Ｌ２，Ｌ３が形成されることになる。図７において、Ｃ１，Ｃ２，Ｃ３は外部接続のキャパシタである。また、Ｃ４，Ｃ５は電源線２，接地線３の寄生容量である。
【０００４】
【発明が解決しようとする課題】
ところが、この半導体集積回路１の動作時に携帯電話等から外来電磁波が照射されると、それらのインダクタＬ１，Ｌ２，Ｌ３を介して各パッド４，５，６には外来電磁波と同じ周波数のＲＦノイズが重畳されることになる。
【０００５】
このとき、電源系では、チップ外で電源系の安定化のため大容量のキャパシタＣ１，Ｃ２をつけるため、チップ外のインピーダンスはインダクタＬ１，Ｌ２の成分が支配的となる。一方、信号系では、高速化のため容量系を極力小さくするために、チップ外のインピーダンスはキャパシタＣ３の成分が支配的となる。
【０００６】
このため、第８図に示すように、半導体集積回路１の内部でのＲＦノイズは、電源系（ＶＤＤ，ＧＮＤ）と信号系（ＣＫ）で位相が１８０度ずれ、信号系の入力レベルが半導体集積回路１の論理しきい値を超えてしまうため、回路が誤動作するという問題があった。
【０００７】
本発明はこのような点に鑑みてなされたもので、その目的は、電磁障害に強い半導体集積回路装置を実現することにある。
【０００８】
【課題を解決するための手段】
このために第１の発明の半導体集積回路装置は、半導体集積回路用の電源系パッドと該半導体集積回路内に配線される内部電源系配線との間にインピーダンス素子を接続した半導体集積回路装置であって、前記インピーダンス素子をトランジスタで構成し、且つ該トランジスタを制御するインバータを設け、前記インバータは、その応答周波数を外部ＲＦノイズの周波数より低く設定し、その入力端子を前記電源系パッドに接続し、出力端子を前記トランジスタのゲート又はベースに接続し、電源系端子の一方を前記電源系パッドに接続し、該電源系端子の他方を可変電源系パッドに接続したものである。
【０００９】
第２の発明は、半導体集積回路用の電源系パッドと該半導体集積回路内に配線される内部電源系配線との間にインピーダンス素子を接続した半導体集積回路装置であって、前記半導体集積回路を、入力バッファ回路とコア回路と出力バッファ回路とで構成し、前記内部電源系配線を該各回路に共通として、該共通の内部電源系配線と前記電源系パッドとの間に前記インピーダンス素子を接続し、前記インピーダンス素子をトランジスタで構成し、且つ該トランジスタを制御するインバータを設け、前記インバータは、その応答周波数を外部ＲＦノイズの周波数より低く設定し、その入力端子を前記電源系パッドに接続し、出力端子を前記トランジスタのゲート又はベースに接続し、電源系端子の一方を前記電源系パッドに接続し、該電源系端子の他方を可変電源系パッドに接続したものである。
【００１０】
第３の発明は、半導体集積回路用の電源系パッドと該半導体集積回路内に配線される内部電源系配線との間にインピーダンス素子を接続した半導体集積回路装置であって、前記半導体集積回路を、入力バッファ回路とコア回路と出力バッファ回路とで構成し、前記内部電源系配線を前記各回路毎に分離して配線する共に、前記電源系パッドを前記各回路毎に設け、前記各々の内部電源系配線と前記各々の電源系パッドとの間に前記インピーダンス素子を個々に接続し、前記インピーダンス素子をトランジスタで構成し、且つ該トランジスタを制御するインバータを設け、前記インバータは、その応答周波数を外部ＲＦノイズの周波数より低く設定し、その入力端子を前記電源系パッドに接続し、出力端子を前記トランジスタのゲート又はベースに接続し、電源系端子の一方を前記電源系パッドに接続し、該電源系端子の他方を可変電源系パッドに接続したものである。
【００１１】
第４の発明は、第１，２又は３の発明において、前記インバータの前記入力端子を前記電源系パッドへの接続に代えて制御信号が印加する制御パッドに接続したものである。
【００１４】
【発明の実施の形態】
［第１の実施形態］
図１は本発明の第１の実施形態を示す半導体集積回路装置の説明図であって、１チップ化した半導体集積回路１の電源線２と電源パッド４との間にインピーダンス素子Ｚ１を接続し、接地線３と接地パッド５との間にはインピーダンス素子Ｚ２を接続している。
【００１５】
本実施形態の構成では、インピーダンス素子Ｚ１，Ｚ２と電源線２や接地線３に生じる寄生容量Ｃ４，Ｃ５とにより、ローパスフィルタが形成されるので、第２図に示すように、内部電源系配線でのＲＦノイズを抑制でき、内部回路の誤動作を回避できる。図２において、ＶＤＤ１は電源線２の電圧（内部電源電圧）、ＧＮＤ１は接地線３の電圧（内部接地電圧）、ＣＫは信号線７のクロック信号である。
【００１６】
なお、図１では電源系パッドである電源パッド４と接地パッド５の各々にインピーダンス素子Ｚ１，Ｚ２を接続したが、電源パッド４又は接地パッド５にのみインピーダンス素子を接続してもよい。また、インピーダンス素子は図１に示すように集中的に配置してもよいし、電源線２や接地線３の周辺に分散的に配置してもよい。このときは電源パッドや接地パッドも分散させてもよい。さらに、インピーダンス素子Ｚ１，Ｚ２としては、抵抗、ダイオード、パイポーラトランジスタ、ＭＯＳＦＥＴ等、いずれの素子を用いてもよい。さらに、半導体集積回路１としては、ディジタル回路、メモリ、アナログ回路等、どんな回路であってもよい。
【００１７】
また、ローパスフィルタの機能を強化するため、電源線２や接地線３を空パッドに接続して寄生容量値を増やしたり、ＭＩＭ容量等を積極的に付加してもよい。ＭＩＭとは、Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌの略で、ＬＳＩの配線系に使用され、容量部の層間膜厚を薄くすることで大容量値を実現できる。
【００１８】
［第２の実施形態］
第３図は本発明の第２の実施形態の半導体集積回路装置の説明図であって、半導体集積回路１を集積回路のコア回路１０１，入力バッファ回路１０２，出力バッファ回路１０３の回路ブロックに分割した場合において、インピーダンス素子の接続法を示したものである。
【００１９】
（ａ）に示すように、各回路１０１，１０２，１０３に共通の電源線２と接地線３を接続して、それらに各々インピーダンス素子Ｚ１，Ｚ２を接続してもよいし、（ｂ）に示すように、各回路１０１，１０２，１０３の各電源線２にインピーダンス素子Ｚ１Ａ，Ｚ１Ｂ，Ｚ１Ｃを個別に接続し、各接地線３にインピーダンス素子Ｚ２Ａ，Ｚ２Ｂ，Ｚ２Ｃを個別に接続してもよい。（ｂ）におけるＶＤＤ２，ＶＤＤ３，ＶＤＤ４は内部電源電圧、ＧＮＤ２，ＧＮＤ３，ＧＮＤ４は内部接地電圧である。
【００２０】
［第３の実施形態］
第４図は本発明の第３の実施形態の半導体集積回路装置の要部の説明図であって、インピーダンス素子としてＭＯＳＦＥＴを用いたものである。（ａ）はインピーダンス素子Ｚ１としてｐ型ＭＯＳＦＥＴ８を使用し、このＭＯＳＦＥＴ８が導通するように、ソース端子に接続する電源パッド４と極性が反対の接地パッド５をゲート端子に接続したものである。（ｂ）はインピーダンス素子Ｚ２としてｎ型ＭＯＳＦＥＴ９を使用し、このＭＯＳＦＥＴ９が導通するように、ソース端子に接続する接地パッド５と極性が反対の電源パッド４をゲート端子に接続したものである。
【００２１】
本構成では、内部の半導体集積回路１を構成するトランジスタと同じ工程でＭＯＳＦＥＴを造り込むことになるため、集積回路を構成するトランジスタ特性がばらついても、インピーダンス素子も同方向にばらつくため、内部電源電圧ＶＤＤ１や内部接地電圧ＧＤＮ１のレベルの変動を抑えることができる。なお、ＭＯＳＦＥＴ８はＰＮＰトランジスタに、ＭＯＳＦＥＴ９はＮＰＮトランジスタに置換でき、そのベースはＭＯＳＦＥＴのゲートに対応する。
【００２２】
［第４の実施形態］
第５図は本発明の第４の実施形態の半導体集積回路装置の要部の説明図であって、インピーダンス素子としてＭＯＳＦＥＴとＣＭＯＳインバータを用いて、電源線２と接地線３の間の電圧、つまり内部電源電圧を制御できるようにしたものである。
【００２３】
まず、(a)はインピーダンス素子Ｚ１として、ｐ型ＭＯＳＦＥＴ８とこのＭＯＳＦＥＴ８のゲートに出力端子を接続したＣＭＯＳインバータ１０（その応答周波数が外来ＲＦノイズの周波数より低く設定されている）を使用し、そのインバータ１０の入力端子と電源端子（電源系端子の一方）を電源パッド４に接続し、さらにこのインバータ１０の接地端子（電源系端子の他方）を可変接地パッド１１（可変電源系パッド）に接続して、この可変接地パッド１１に印加する可変外部接地電圧ＧＮＤ’によって、インバータ１０の出力電圧レベルを変化させ、ＭＯＳＦＥＴ８の内部インピーダンスを制御できるようにし、内部電源電圧ＶＤＤ１を細かく制御できるようにしたものである。
【００２４】
(b)はインピーダンス素子Ｚ２として、ｎ型ＭＯＳＦＥＴ９とこのＭＯＳＦＥＴ９のゲートに出力端子を接続したＣＭＯＳインバータ１２（その応答周波数が外来ＲＦノイズの周波数より低く設定されている）を使用し、そのインバータ１２の入力端子と接地端子（電源系端子の一方）を接地パッド５に接続し、さらに、このインバータ１２の電源端子（電源系端子の他方）を可変電源パッド１３（可変電源系パッド）に接続して、この可変電源パッド１３に印加する可変外部電源電圧ＶＤＤ’によって、インバータ１２の出力電圧レベルを変化させ、ＭＯＳＦＥＴ９の内部インピーダンスを制御できるようにし、内部接地電圧ＧＮＤ１を細かく制御できるようにしたものである。
【００２５】
（ｃ）は（ａ）の構成において、インバータ１０の入力端子を制御パッド１４に接続した構成に変更したもので、この制御パッド１４に印加する制御電圧ＶＣと可変接地パッド１１に印加する可変外部接地電圧ＧＮＤ’の組み合わせによってインバータ１０の出力電圧レベルを変化させ、ＭＯＳＦＥＴ８の内部インピーダンスを制御できるようにしたものである。この（ｃ）の構成では、ＭＯＳＦＥＴ８の内部インピーダンス値をより細かく制御でき、内部電源電圧ＶＤＤ１をより細かく制御できる。
【００２６】
（ｄ）は（ｂ）の構成において、インバータ１２の入力端子を制御パッド１４に接続した構成に変更したもので、この制御パッド１４に印加する制御電圧ＶＣと可変電源パッド１３に印加する可変外部電源電圧ＶＤＤ’の組み合わせによってインバータ１２の出力電圧レベルを変化させ、ＭＯＳＦＥＴ９の内部インピーダンスを制御できるようにしたものである。この（ｄ）の構成では、ＭＯＳＦＥＴ９の内部インピーダンス値をより細かく制御でき、内部接地電圧ＧＮＤ１をより細かく制御できる。
【００２７】
なお、以上の図５の（ａ）〜（ｄ）のいずれにおいても、ＭＯＳＦＥＴ８はＰＮＰトランジスタに、ＭＯＳＦＥＴ９はＮＰＮトランジスタに置換でき、そのベースはＭＯＳＦＥＴのゲートに対応する。
【００２８】
［実験例］
第６図は本発明の実験例を示すものであって、第５図に示すようにＭＯＳＦＥＴとインバータからインピーダンス素子を構成した場合に、外部電磁波として、８００ＭＨｚ帯の正弦波成分をもつ電磁波を、分周回路として構成した半導体集積回路１に照射した場合、該半導体集積回路１が誤動作する外部電磁波の臨界電界と電源電圧との関係を調べたものである。本発明の構成（○印）をとることにより、従来例（図７）の構成（●印）に比べて、外来電磁波に対して耐性を２倍向上できることが分かる。
【００２９】
【発明の効果】
以上説明したように、本発明の半導体集積回路装置によれば、電源系パッドと内部電源系配線と間にインピーダンス素子を接続したので、このインピーダンス素子と寄生容量により形成されるローパスフィルタにより外来電磁波による電磁障害の影響を抑えられる利点がある。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置の説明図である。
【図２】図１の装置において、外来電磁波照射時の半導体集積回路内部での電源線、接地線、信号線の電圧波形図である。
【図３】（ａ）は半導体集積回路の電源線と接地線を共通化した例の説明図、（ｂ）は個別化した例の説明図である。
【図４】（ａ）は電源線側のインピーダンス素子をＭＯＳＦＥＴで構成した例の説明図、（ｂ）は接地線側のインピーダンス素子をＭＯＳＦＥＴで構成した例の説明図である。
【図５】（ａ）は電源線側のインピーダンス素子をＭＯＳＦＥＴとインバータで構成した例の説明図、（ｂ）は接地線側のインピーダンス素子をＭＯＳＦＥＴとインバータで構成した例の説明図、（ｃ）は電源線側のインピーダンス素子をＭＯＳＦＥＴとインバータで構成した別の例の説明図、（ｄ）は接地線側のインピーダンス素子をＭＯＳＦＥＴとインバータで構成した別の例の説明図である。
【図６】インピーダンス素子をＭＯＳＦＥＴとインバータで構成した本発明とインピーダンス素子を使用しない従来例の場合の電源電圧に対する臨界電界の特性図である。
【図７】従来の半導体集積回路装置の説明図である。
【図８】図７の装置において、外来電磁波照射時の半導体集積回路内部での電源線、接地線、信号線の電圧波形図である。
【符号の説明】
１：半導体集積回路、１０１：コア回路、１０２：入力バッファ回路、１０３：出力バッファ回路、２：電源線、３：接地線、４：電源パッド、５：接地パッド、６：信号パッド、７：信号線、８：ｐ型ＭＯＳＦＥＴ、９：ｎ型ＭＯＳＦＥＴ、１０：ＣＭＯＳインバータ、１１：可変接地パッド、１２：インバータ、１３：可変電源パッド、１４，１５：制御パッド
Ｃ１，Ｃ２，Ｃ３：外部接続キャパシタ、Ｃ４，Ｃ５：寄生容量
ＶＤＤ：外部電源電圧、ＶＤＤ１，ＶＤＤ２，ＶＤＤ３，ＶＤＤ４：内部電源電圧、ＶＤＤ’：可変外部電源電圧
ＧＮＤ：外部接地電圧、ＧＮＤ１，ＧＮＤ２，ＧＮＤ３，ＧＮＤ４：内部接地電圧、ＧＮＤ’：可変外部接地電圧
Claims (4)
- 半導体集積回路用の電源系パッドと該半導体集積回路内に配線される内部電源系配線との間にインピーダンス素子を接続した半導体集積回路装置であって、
前記インピーダンス素子をトランジスタで構成し、且つ該トランジスタを制御するインバータを設け、
前記インバータは、その応答周波数を外部ＲＦノイズの周波数より低く設定し、その入力端子を前記電源系パッドに接続し、出力端子を前記トランジスタのゲート又はベースに接続し、電源系端子の一方を前記電源系パッドに接続し、該電源系端子の他方を可変電源系パッドに接続したことを特徴とする半導体集積回路装置。 - 半導体集積回路用の電源系パッドと該半導体集積回路内に配線される内部電源系配線との間にインピーダンス素子を接続した半導体集積回路装置であって、
前記半導体集積回路を、入力バッファ回路とコア回路と出力バッファ回路とで構成し、前記内部電源系配線を該各回路に共通として、該共通の内部電源系配線と前記電源系パッドとの間に前記インピーダンス素子を接続し、
前記インピーダンス素子をトランジスタで構成し、且つ該トランジスタを制御するインバータを設け、
前記インバータは、その応答周波数を外部ＲＦノイズの周波数より低く設定し、その入力端子を前記電源系パッドに接続し、出力端子を前記トランジスタのゲート又はベースに接続し、電源系端子の一方を前記電源系パッドに接続し、該電源系端子の他方を可変電源系パッドに接続したことを特徴とする半導体集積回路装置。 - 半導体集積回路用の電源系パッドと該半導体集積回路内に配線される内部電源系配線との間にインピーダンス素子を接続した半導体集積回路装置であって、
前記半導体集積回路を、入力バッファ回路とコア回路と出力バッファ回路とで構成し、前記内部電源系配線を前記各回路毎に分離して配線する共に、前記電源系パッドを前記各回路毎に設け、前記各々の内部電源系配線と前記各々の電源系パッドとの間に前記インピーダンス素子を個々に接続し、
前記インピーダンス素子をトランジスタで構成し、且つ該トランジスタを制御するインバータを設け、
前記インバータは、その応答周波数を外部ＲＦノイズの周波数より低く設定し、その入力端子を前記電源系パッドに接続し、出力端子を前記トランジスタのゲート又はベースに接続し、電源系端子の一方を前記電源系パッドに接続し、該電源系端子の他方を可変電源系パッドに接続したことを特徴とする半導体集積回路装置。 - 請求項１、２又は３に記載の半導体集積回路装置において、
前記インバータの前記入力端子を前記電源系パッドへの接続に代えて制御信号が印加する制御パッドに接続したことを特徴とする半導体集積回路装置。
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