JP2008107548A - 表示装置 - Google Patents
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Abstract
【解決手段】表示パネルと、前記表示パネルの各画素を駆動する駆動回路とを具備し、前記駆動回路は、前記電源回路を備え、前記電源回路は、スイッチングレギュレータ方式の昇圧回路と、制御回路とを有し、前記昇圧回路は、コイルと、オンのときに前記コイルに電流を流し、オフのときに前記コイルに流れる電流を遮断するスイッチング素子とを有し、前記制御回路は、前記スイッチング素子がオンとなる期間を制御する表示装置であって、前記制御回路は、前記昇圧回路の出力電圧と、基準電圧とを比較し、前記昇圧回路の出力電圧が所定値以上となったときに、前記スイッチング素子をオフとする保護回路を有する。
【選択図】図2
Description
この小型の液晶表示モジュールでは、内部に電源回路を有し、この電源回路において、外部から入力されるVCCの電圧から、チャージポンプ方式の昇圧回路により、液晶表示パネルを駆動するときに必要となる高電位の電圧を生成している。
この駆動能力の不足に対処するために、昇圧回路として、スイッチングレギュレータ方式の昇圧回路を採用することが想定される。
一方、小型の液晶表示モジュールでは、低コスト化、小型化が要求される。そのため、昇圧回路として、スイッチングレギュレータ方式の昇圧回路を採用する場合にも、低コスト化、小型化が強く要求される。
本発明は、前記従来技術の問題点を解決するためになされたものである。本発明の目的は、表示装置において、昇圧回路としてスイッチングレギュレータ方式の昇圧回路を採用する場合に、低コスト化、小型化を図ることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
(1)表示パネルと、前記表示パネルの各画素を駆動する駆動回路とを具備し、前記駆動回路は、前記電源回路を備え、前記電源回路は、スイッチングレギュレータ方式の昇圧回路と、制御回路とを有し、前記昇圧回路は、コイルと、オンのときに前記コイルに電流を流し、オフのときに前記コイルに流れる電流を遮断するスイッチング素子とを有し、前記制御回路は、前記スイッチング素子がオンとなる期間を制御する表示装置であって、前記制御回路は、前記昇圧回路の出力電圧と、基準電圧とを比較し、前記昇圧回路の出力電圧が所定値以上となったときに、前記スイッチング素子をオフとする保護回路を有する。
(2)(1)において、前記基準電圧を生成する基準電圧生成回路を有し、前記基準電圧生成回路には、外部から専用の配線を介して接地電圧が入力される。
(3)(2)において、前記専用の配線は、前記表示パネルを構成する基板上に形成される。
(5)(4)において、前記表示装置は、液晶表示装置であり、前記表示パネルは、液晶表示パネルであり、前記負荷回路は、バックライトの光源である。
(7)(6)において、前記表示装置は、液晶表示装置であり、前記表示パネルは、液晶表示パネルであり、前記スイッチングレギュレータ方式の昇圧回路の出力電圧は、前記液晶表示パネルに供給する階調電圧生成用の電圧である。
(8)(1)ないし(7)の何れかにおいて、前記制御回路には、ドットクロックが入力され、前記スイッチング素子をオン、あるいは、オフとする時点は、前記ドットクロックの立ち上がり、あるいは立ち下がり時点と一致する。
(9)(1)ないし(8)の何れかにおいて、前記制御回路には、水平同期信号が入力され、前記制御回路は、前記水平同期信号によりリセットされる。
本発明の表示装置によれば、昇圧回路としてスイッチングレギュレータ方式の昇圧回路を採用する場合に、低コスト化、小型化を図ることが可能となる。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
[実施例1]
図1は、本発明の実施例1の液晶表示モジュールの概略構成を示すブロック図であり、同図において、100はコントローラ回路、120は電源回路、130はソースドライバ、140はゲートドライバ、PNLは液晶表示パネル、DLは映像線(ソース線またはドレイン線)、GLは走査線(またはゲート線)、TFTは薄膜トランジスタ、PXは画素電極、CTは対向電極(共通電極、または、コモン電極ともいう)、LCは液晶容量、Caddは保持容量、SUB1は第1のガラス基板、DRVは駆動回路、FPCはフレキシブル配線基板である。
液晶表示パネル(PNL)には、複数の走査線(GL)と、映像線(DL)とが各々並列して設けられる。走査線(GL)と映像線(DL)との交差する部分に対応して、サブピクセルが設けられる。
複数のサブピクセルはマトリックス状に配置され、各サブピクセルには、画素電極(PX)と薄膜トランジスタ(TFT)が設けられる。図1では、液晶表示パネル(PNL)のサブピクセル数は、240×320×3である。
各画素電極(PX)に対向するように、対向電極(CT)が設けられる。そのため、各画素電極(PX)と対向電極(CT)との間には液晶容量(LC)と、保持容量(Cadd)が形成される。
また、液晶表示パネル(PNL)の観察者から見て後ろ側にはバックライトが配置される。このバックライトは、良く知られているように、光源として発光ダイオード(以下、LEDという)を有する。
なお、本発明は、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。例えば、縦電界方式の場合、対向電極(CT)は第2のガラス基板に形成される。横電界方式の場合、対向電極(CT)は、第1のガラス基板(SUB1)に形成される。
駆動回路(DRV)は、コントローラ回路100と、液晶表示パネル(PNL)の映像線(DL)を駆動するソースドライバ130と、液晶表示パネル(PNL)の走査線(GL)を駆動するゲートドライバ140と、液晶表示パネル(PNL)に画像を表示するために必要な電源電圧などを生成する電源回路120とを有する。
なお、図1では、駆動回路(DRV)は、1個の半導体チップで構成される場合を図示しているが、駆動回路(DRV)を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、第1のガラス基板(SUB1)上に直接形成するようにしてもよい。
同様に、駆動回路(DRV)の一部の回路を分割し、駆動回路(DRV)を複数個の半導体チップで構成してもよく、駆動回路(DRV)の一部の回路を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、第1のガラス基板(SUB1)上に直接形成するようにしてもよい。
さらに、駆動回路(DRV)あるいは駆動回路(DRV)の一部の回路を、第1のガラス基板(SUB1)上に搭載する代わりに、フレキシブル配線基板上に形成するようにしてもよい。
図1において、SIは、システムインターフェースのことであり、MCU等から各種コントロール信号が入力される系である。
DIは、表示データインターフェース(RGBインターフェース)のことであり、外部のグラフィックコントローラで形成された画像データと、データ取り込み用のクロックが連続的に入力される系(外部データ)である。
この表示データインターフェース(DI)では、従来のパーソナルコンピュータに使用されるドレインドライバと同様に取り込み用クロックに合わせて画像データを順次取り込む。
コントローラ回路100は、表示データインターフェース(DI)から受け取った画像データをソースドライバ130に送り表示を制御する。
図2において、1がスイッチングレギュレータコントロール回路、2がスイッチングレギュレータ方式の昇圧回路である。なお、図2では、スイッチングレギュレータコントロール回路1を、半導体チップで構成した場合を図示している。なお、どの部分を集積化する/しないによって、本願発明の本質が変わることはない。
スイッチングレギュレータコントロール回路1は、LED20に流れる電流を一定に保つのが目的である。このために、LED電流検出用の端子(FB)が設けられる。
端子(FB)の電圧は抵抗素子3の電圧であるので、端子(FB)の電圧を一定に保つこと、即ち、抵抗素子3を流れる電流を一定にすることにより、LED20に流れる電流を一定に保つことが可能となる。なお、図2では、LED20が4個の場合を図示している。
端子(FB)の電圧を一定に保つために、基準電圧(Vref)(あるいは、基準電圧(Vref)を分圧した電圧)と、端子(FB)の電圧を比較するコンパレータ回路(4〜6)が設けられる。
トランジスタ(8a)は、クロック(RGCLK)のHighレベルの期間にONし、Lowレベルの期間にOFFする。トランジスタ(8a)がオンしている間に、コイル9に電流が流れ、コイル9にエネルギーが蓄えられる。そして、トランジスタ(8a)がオフすると、コイル9はエネルギーを放出して、逆起電力を発生する。この逆起電力は、ダイオード10を介してコンデンサ11に印加され、コンデンサの電圧(即ち、図2のLED Anodeの電圧)が上昇する。この繰り返しによって、図2のLED Anodeの電圧が上昇する。
図2のLED Anodeと、接地電圧(GND)との間に、4個のLED20と抵抗素子3とを直列に接続し、抵抗素子3の電圧が端子(FB)から入力される。
端子(FB)の電圧を0.5Vに制御するためには、基準電圧(Vref)から0.5Vの電圧を生成する。基準電圧(Vref)を1Vとした場合、ラダー抵抗7で分圧(図2の1(V)×15/30)された0.5Vの電圧をコンパレータ4の反転端子(−)に入力し、また、端子(FB)の電圧をコンパレータ4の非反転端子(+)に入力する。
コンパレータ4は、0.5Vと、端子(FB)の電圧とを比較し、端子(FB)の電圧が、0.5Vより低い場合は、UP命令となる信号(例えば、Low)を、端子(FB)の電圧が、0.5Vより高い場合は、DOWN命令となる信号(例えば、High)を出力する。
このUP/DOWN信号は、PWM制御クロック生成部13に入力される。PWM制御クロック生成部13は、UP命令が入力されたら、出力するクロック(RGCLK)のパルス幅(Highレベル期間)を大きく、DOWN命令が入力されたら、出力するクロック(RGCLK)のパルス幅を小さくする。なお、クロック(RGCLK)自体は、外部から入力されるドットクロック(DCLK)等から生成する。また、クロック(RGCLK)は、発振器を内蔵していればそれを使うこともできるし、外部からの基準クロックの入力があればそれでも良い。
このパルス幅がコントロールされたクロック(RGCLK)により、トランジスタ(8a)のON時間を制御する。これにより、端子(FB)の電圧は0.5Vに保たれ、LED20へ流れる電流を20mAに保つことが出来る。なお、LEDの閾値を3.6Vとすると、LED Anodeは、0.5+3.6×4=14.9Vとなる。
一般的には、LED Anode電圧を、半導体チップ(IC)に入力することで、何らかの原因で過電圧となる場合には、クロック(RGCLK)を停止(Lowレベル一定)し、昇圧動作を止めることができる。
しかし、LED Anodeは、前述の例で示したような電圧(14.9V)になる。また、LED20を6ヶ使う場合を考えると、LED Anodeは、0.5+3、6×6=22.1Vまでになる。
この電圧を、半導体チップ(IC)に入力するときには、その電圧に耐えられる耐圧のプロセスが必要になる。そのため、回路も高耐圧プロセスで組む必要があり、回路面積が大きくなり、低コスト、小型化に対応できなくなる。
このため、端子(FB)の電圧からのフィードバックのみで、保護動作(クロック(RGCLK)の停止)が可能であることが望ましい。
LED Anodeが異常な高電圧になる第1の理由は、LED20と抵抗素子3との接続点より、接地電圧(GND)側のノード(例えば、点B)が接続されていない時である。この時は、端子(FB)の電圧は上昇する。
LED20に電流が流れず、スイッチングレギュレータ方式の昇圧回路2の負荷が軽いため、クロック(RGCLK)の最小クロック幅でも昇圧動作を続けるので、端子(FB)の電圧がある一定値になった時に、クロック(RGCLK)を停止する必要がある。
この停止は、コンパレータ5で行う。例えば、端子(FB)の電圧が、0.8Vに達した時に、クロック(RGCLK)を停止する場合は、ラダー抵抗7で分圧(図2の1(V)×24/30)された0.8Vの電圧と、端子(FB)の電圧とをコンパレータ5に入力する。
コンパレータ5は、0.8Vと、端子(FB)の電圧とを比較し、コンパレータ5は、出力端子(FB)の電圧が、0.8Vの電圧を超えた時に、出力を変化(例えば、Highレベル)に変化させる。
コンパレータ5の出力(Highレベル)は、インバータ(INV)を介して、アンド回路(AND1)に入力され、アンド回路(AND1)の出力はLowレベルとなる。このアンド回路(AND1)の出力は、オア回路(OR1)とオア回路(OR2)を介して、アンド回路(AND2)に入力され、アンド回路(AND2)の出力がLowレベルとなるので、クロック(RGCLK)をLowレベル、即ち、クロック(RGCLK)を停止させることができる。
なお、後述するが、この状態では、オア回路(OR1)とオア回路(OR2)の一方の端子には、Lowレベルの電圧が入力されている。
この時、端子(FB)の電圧は0Vとなる。この場合の停止は、コンパレータ6で行う。例えば、ラダー抵抗7で分圧(図2の1(V)×6/30)された0.2Vの電圧と、端子(FB)の電圧とをコンパレータ6に入力する。
コンパレータ6は、0.2Vと、端子(FB)の電圧とを比較し、コンパレータ6は、出力端子(FB)の電圧が、0.2Vの電圧以下になった時に、出力を変化(例えば、Lowレベル)に変化させる。
コンパレータ6の出力(Lowレベル)は、アンド回路(AND1)に入力され、アンド回路(AND1)の出力はLowレベルとなる。このアンド回路(AND1)の出力は、オア回路(OR1)とオア回路(OR2)を介して、アンド回路(AND2)に入力され、アンド回路(AND2)の出力がLowレベルとなるので、クロック(RGCLK)をLowレベル、即ち、クロック(RGCLK)を停止させることができる。
なお、後述するが、この状態では、オア回路(OR1)とオア回路(OR2)の一方の端子には、Lowレベルの電圧が入力されている。
以上説明したように、本実施例では、回路面積の小さい保護回路で過電圧を防止することが可能となる。
このため、起動からある一定時間のウェイト時間を設け、その後から、保護動作を開始するようにする。即ち、コンパレータ5の反転出力と、コンパレータ6の出力とを、アンド回路(AND1)に入力し、コンパレータ5の反転出力と、コンパレータ6の出力とのアンド論理を取ったのち、それを、オア回路(OR1)で、マスクするようにしている。
セレクタ回路14は、制御信号(PROTI)に応じて、制御信号(timingA)、あるいは、制御信号(timingB)を選択する。例えば、図2に示す制御信号(PROTI)をHレベルとすると、セレクタ回路14において、制御信号(timingA)が選択される。
そして、制御信号(timingA)は、例えば、起動から4ms後にHレベルとなる信号とすれば、起動から4ms以内は、セレクタ回路14のノア回路(NOR)の出力がHighレベルとなり、起動から4ms後は、セレクタ回路14のノア回路(NOR)の出力がLowレベルとなる。したがって、起動から4ms以内は、コンパレータ5とコンパレータ6の出力はマスクされ、起動から4ms後に、コンパレータ5とコンパレータ6の出力が、クロック(RGCLK)に反映される。
また、制御信号(timingA)の4ms以内、あるいは、制御信号(timingB)の8ms以内の期間中は、保護回路が働かないことになるが、なるべく短時間にすること、および、後述するソフトスタート(RGCLKのパルス幅に制限をかけ、Vccの突入電流を削減する)に割り当てることで、LED Anodeの上昇を最小限に抑えることができる。
また、端子(FB)の電圧と比較する電圧は、プログラマブルにすることも可能で、例えば、図2に示すように、デコーダ回路15を配置することで、4の電圧値を選択することが可能である。
また、制御信号(PROFF)は、Highレベルときに、保護回路を常時オフとするための信号であり、通常は、Lowレベルとなっている。
図3は、本発明の実施例2の電源回路120の内部構成を示すブロック図である。
図3において、1はスイッチングレギュレータコントロール回路で、2はスイッチングレギュレータ方式の昇圧回路2である。
また、図3に示す基準電源生成回路(12F)は、外部から入力されるVCCの電圧から、昇圧用電圧(VDCDC2,VciOUT)や階調用電圧(VDH)を生成する基準電圧を生成する。
VDCDC2出力回路(12C)は、基準電源生成回路(12F)で生成された基準電圧から、VDCDC2の昇圧用電圧を生成し、VciOUT出力回路(12A)は、基準電源生成回路(12F)で生成された基準電圧から、VciOUTの昇圧用電圧を生成する。
昇圧回路3(12B)は、VciOUTの昇圧用電圧から、薄膜トランジスタのゲートに印加するゲートオフ電圧(VGL)を生成する。
昇圧回路2(12D)は、VDCDC2の昇圧用電圧とVciOUTの昇圧用電圧から、薄膜トランジスタのゲートに印加する高電位のゲートオン電圧(VGH)を生成する。
VDH出力回路(12E)は、基準電源生成回路(12F)で生成された基準電圧と、DDVDHの電圧とから、液晶に印加する階調電圧の高電位側の電圧(VDH)を生成して出力する。
VcomH出力回路(12G)は、対向電極(CT)に供給するHighレベルのコモン電圧(VcomH)を生成して出力する。
VcomL出力回路(12H)は、VCLの電圧から、対向電極(CT)に供給するLowレベルのコモン電圧(VcomL)を生成して出力する。また、Vcomレベル調整回路(12I)は、VcomHと、VcomLの電圧を調整する。
Vdd生成回路(12J)は、外部から入力されるVCCの電圧から、ロジック回路用の電源電圧(Vdd)を生成する。
液晶駆動用の電圧は、コンデンサを用いたチャージポンプ方式の昇圧回路で生成されることがある。このチャージポンプ方式の昇圧回路は、電磁放射が小さく、消費電流も少ないことが特徴で、特にモバイル用途で用いられる製品の液晶表示パネルの駆動に使用されている。
しかし、このチャージポンプ方式の昇圧回路は、動作用のスイッチが多いため、小型化のために半導体チップ(IC)内にスイッチ素子を集積化することが多い。このため、通常のCMOSプロセスを用いた場合は、スイッチ素子の低インピーダンス化に限界があり、本実施例のスイッチングレギュレータ方式の昇圧回路に比べ、駆動能力が小さくなってしまうデメリットがある。
特に、駆動能力に不足が考えられるのは、DDVDH(5〜6V程度)の電圧であり、液晶の交流動作を駆動する電源のため最も消費電流が多い。
本実施例では、モニタするのはDDVDH(5〜6V)の電圧であり、前述の実施例1よりも電圧が高いことから、DDVDHの電圧を、ラダー抵抗7で分割して、低電圧に変換した後、それを基準電圧(Vref)と、コンパレータ(4〜6)で比較することによって、前述の実施例1と同様の制御を行う。
もちろん高電圧の基準電圧(Vref)があれば、前述の実施例1のように、基準電圧(Vref)をラダー抵抗7で分圧し、DDVDHの電圧と比較するようにしても良い。なお、図4では、スイッチング素子として、トランジスタ(8a)に代えて、N型MOSトランジスタ(8b)が使用されている。
前述の各実施例では、コンパレータ(4〜6)で、基準電圧(Vref)と、モニタする電圧とを比較して所望の電圧を生成するものであるため、基準電圧(Vref)の安定化は非常に重要となる。
基準電圧(Vref)自体は、液晶表示モジュールの外部から入力されるか(Vccを用いる等)、内部で生成するかのどちらかである。どちらの場合でも、接地電圧(GND)が重要となる。
まず、基準電圧(Vref)が外部から入力の場合であるが、例えば、実施例1で、端子(FB)の電圧と比較するような時は、ラダー抵抗7によって分圧しているが、この構成では、基準電圧(Vref)だけでなく、接地電圧(GND)を基準に電圧を生成していることになる。内部で生成する場合でも、どのような回路にせよ基準値に対して電圧を生成することになり、通常基準値は、接地電圧(GND)である。
つまり、どちらの場合も表示装置内の接地電圧(GND)を基準として、基準電圧(Vref)を生成することになり、接地電圧(GND)が変動する要因があると、基準電圧(Vref)自体の安定性が損なわれることになる。
これを避けるため、図5(b)に示すように、基準電圧(Vref)を生成する回路31には専用の端子(REFGND)を設けて、消費電流の影響を避けるようにする。これにより、安定した基準電圧(Vref)を得ることが可能となり、基準電圧(Vref)の変動を抑えることが可能となる。
本実施例は、ガラス基板(SUB1)上で配線30を分離するのが特徴で、端子(GND)の方には電流が多く流れるが、端子(REFGND)の方には、液晶駆動などの大きな電流は流れないため、変動要素が非常に小さくなる。なお、図5(a)において、DISは表示部、FPCはフレキシブル回路基板である。
例えば、TFT方式の液晶表示モジュールでは、静止画であってもある一定の周期でパネルに印加される電圧をリフレッシュのために書き換えている。このため、液晶駆動用電源にノイズがあると、表示画面にちらつきが発生する等の問題が発生する場合がある。
チャージポンプ方式の昇圧回路、およびスイッチングレギュレータ方式の昇圧回路どちらでも、クロックを用いて昇圧をしているのは同じで、クロック周期に応じたリップルが重畳される恐れがある。
このリップルの対策としては、図3のコンデンサ11の容量を大きくすればある程度低減できるが、本質的な改善ではなく、また容量拡大による部品面積の増加も伴う。このため、このリップル低減のための制御が必要になる。
実施例4として、リップルを低減するための、本実施例のクロック(RGCLK)の生成方法を説明する。
図6(a)に、その回路構成の一例を示す。回路構成は、High幅Limit値用カウンタ出力(1)と、クロック(RGCLK)の周期及びカウント刻み精度を決めるカウンタ値(2)と、カウンタ値(2)の1/2倍化、および、1/4倍化したカウンタ値を選択するセレクタ50と、それらを比較する比較回路51と、基準クロック(ドットクロック(DCLK))に同期して、クロック(RGCLK)を出力する同期回路52から構成される。
カウンタ値(2)の1/2倍化は、MSB1ビットに「0」を追加し、LSB1ビットを切り落とすことで実現され、カウンタ値(2)の1/4倍化は、MSB2ビットに「00」を追加し、LSB2ビットを切り落とすことで実現される。
また、セレクタ50は、レジスタ(RGDIV)に設定された値により、カウンタ値(2)を1/2倍化したカウンタ値、および、1/4倍化したカウンタ値の一方を選択する。
クロック(RGCLK)の1周期毎に、スイッチングレギュレータ方式の昇圧回路2の出力電圧の電圧レベルを検知(サンプリング)して、High幅Limit値用カウンタを、アップまたはダウンカウントする。これが、High幅Limit値用カウンタ出力(1)となる。
カウンタ値(2)は、クロック(RGCLK)の1周期内で、所望の周期でカウントを繰り返すカウンタ出力であるが、スイッチングレギュレータ方式の昇圧回路2の出力電圧のリップルを低減するために、水平方向同期信号(HSYNC)の周期にあわせて、クロック(RGCLK)の1周期内で、カウントを途中であっても、強制リセットされる。
カウンタ値(2)は、刻み精度を決定するために、基準周期は損ねず、カウンタ値を、1/2倍化、あるいは、1/4倍化と粗くされる。
1/2倍化されたカウンタ値(2)、あるいは、1/4倍化されたカウンタ値(2)のどちらか一方を、レジスタ(RGDIV)に記述された値に応じて、セレクタ50で選択した後、カウンタ値(1)と比較する。
そして、カウンタ値A<変換後カウンタ値Bならば、基準クロックに同期して、クロック(RGCLK)の出力レベルとして、Hレベルを出力する。また、カウンタ値A≧変換後カウンタ値Bならば、基準クロックに同期して、クロック(RGCLK)の出力レベルとして、Lレベルを出力する。
これにより、スイッチングレギュレータ方式の昇圧回路2から出力される電圧状態をフィードバックし、かつ、基準クロックに同期したクロック(RGCLK)の生成が可能となり、表示画面に、ちらつきが発生するのを防止することが可能となる。
次に、実施例5として、前述したソフトスタートについて説明する。
図7は、本実施例のスイッチングレギュレータ方式の昇圧回路2のソフトスタートについて説明する。
図7に示すように、起動信号が「0」から「1」になった時点から、制御信号(timingA)に基づいて、起動から4ms以内、あるいは、制御信号(timingB)に基づいて、起動から8ms以内は保護回路がOFFとされる。その期間内に、昇圧回路2は、ソフトスタートにより駆動される。
例えば、図4の昇圧回路2の起動時には、コンデンサ11の電圧(0V)が低いため、コンデンサ11へ充電するためのピーク電流が発生し、Vccの電圧からの突入電流が流れる。そのため、ピーク電流を低減するために昇圧速度を制限しながら起動するソフトスタートを行う。
このソフトスタートは、クロック(RGCLK)のHighレベル期間に制限を加え、0Vから昇圧を開始する昇圧回路2の起動開始時に、Vccの電圧からの突入電流を削減するものである。
このソフトスタート時には、図2のLED Anodeの電圧、または、図4のDDVDHの電圧の上昇を最小限に抑えることが可能となる。
以下、前述の各実施例のレジスタ設定について、図8を用いて説明する。
図8に示すレジスタ(RGCYC)は、クロック(RGCLK)の周波数を設定する。 図8に示すレジスタ(RGDIV)は、クロック(RGCLK)の1周期中のHighレベル期間を変更するときの1単位ステップを設定する。
レジスタ(RGCYC)により、クロック(RGCLK)の周波数が調整可能とされ、また、レジスタ(RGDIV)により、クロック(RGCLK)のHighレベル期間が調整可能とされる。
クロック(RGCLK)のHighレベル期間は、レジスタ(RGDIV)の設定値を1単位とし、1ステップずつ増減すため、この2つの機能を用いることにより製品特性にあわせて、昇圧回路2から出力される電圧のリップルと、昇圧回路2の消費電流を調整することができる。
昇圧回路2から出力される電圧が所望の電圧以上になると、昇圧動作が不要になり、クロック(RGCLK)のHighレベル期間は最小になるが、レジスタ(RGMIN)により、Highレベル期間の最小値を、レジスタ(RGDIV)で設定される1単位ステップか、1周期に対して「0%」かを選択することができる。なお、図8のレジスタ(RGMIN)の「0%」は、クロック(RGCLK)が停止する場合である。
図8に示すレジスタ(RGSFT)は、前述のソフトスタートの有り/無しを設定し、図8に示すレジスタ(RGSFS)は、ソフトスタート時のクロック(RGCLK)のHighレベル期間の最大ステップ数を設定する。
なお、前述までの説明では、本発明を液晶表示モジュールに適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、電源回路を内蔵するその他の表示装置にも適用可能であることは言うまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
2 スイッチングレギュレータ方式の昇圧回路
3 抵抗素子
4〜6 コンパレータ回路
7 ラダー抵抗
8a NPN型バイポーラトランジスタ
8b N型MOSトランジスタ
9 コイル
10 ダイオード
11 コンデンサ
12A VciOUT出力回路
12B 昇圧回路3
12C VDCDC2出力回路
12D 昇圧回路2
12E VDH出力回路
12F 基準電源生成回路
12G VcomH出力回路
12H VcomL出力回路
12I Vcomレベル調整回路
12J Vdd生成回路
13 PWM制御クロック生成部
14 セレクタ回路
15 デコーダ回路
20 発光ダイオード(LED)
30 配線
31 基準電圧(Vref)を生成する回路
50 セレクタ
51 比較回路
52 同期回路
100 コントローラ回路
120 電源回路
130 ソースドライバ
140 ゲートドライバ
PNL 液晶表示パネル
DL 映像線(ソース線またはドレイン線)
GL 走査線(またはゲート線)
TFT 薄膜トランジスタ
PX 画素電極
CT 対向電極
LC 液晶容量
Cadd 保持容量
SUB1 ガラス基板
DRV 駆動回路
FPC フレキシブル配線基板
DIS 表示部
INV インバータ
AND1,AND2 アンド回路
OR1,OR2 オア回路
NOR ノア回路
C2,C5,C7,C8 昇圧用のコンデンサ
Claims (9)
- 表示パネルと、
前記表示パネルの各画素を駆動する駆動回路とを具備し、
前記駆動回路は、前記電源回路を備え、
前記電源回路は、スイッチングレギュレータ方式の昇圧回路と、制御回路とを有し、
前記昇圧回路は、コイルと、オンのときに前記コイルに電流を流し、オフのときに前記コイルに流れる電流を遮断するスイッチング素子とを有し、
前記制御回路は、前記スイッチング素子がオンとなる期間を制御する表示装置であって、
前記制御回路は、前記昇圧回路の出力電圧と、基準電圧とを比較し、前記昇圧回路の出力電圧が所定値以上となったときに、前記スイッチング素子をオフとする保護回路を有することを特徴とする表示装置。 - 前記基準電圧を生成する基準電圧生成回路を有し、
前記基準電圧生成回路には、外部から専用の配線を介して接地電圧が入力されることを特徴とする請求項1に記載の表示装置。 - 前記専用の配線は、前記表示パネルを構成する基板上に形成されることを特徴とする請求項2に記載の表示装置。
- 前記保護回路は、前記スイッチングレギュレータ方式の昇圧回路の負荷回路を流れる電流を検出する抵抗素子と、
前記基準電圧を分圧する基準電圧分圧回路と、
前記抵抗素子の電圧と、前記基準電圧分圧回路で分圧された第1基準電圧とを比較する第1比較回路と、
前記抵抗素子の電圧と、前記基準電圧分圧回路で分圧され、前記第1基準電圧よりも低電圧の第2基準電圧とを比較する第2比較回路と、
前記第1比較回路において、前記抵抗素子の電圧が前記第1基準電圧以上となったことを検出したとき、あるいは、前記第2比較回路において、前記抵抗素子の電圧が前記第2基準電圧以下となったことを検出したときに、前記スイッチング素子を停止させる手段とを有することを特徴とする請求項1ないし請求項3のいずれか1項に記載の表示装置。 - 前記表示装置は、液晶表示装置であり、
前記表示パネルは、液晶表示パネルであり、
前記負荷回路は、バックライトの光源であることを特徴とする請求項4に記載の表示装置。 - 前記保護回路は、前記スイッチングレギュレータ方式の昇圧回路の出力電圧を分圧する分圧回路と、
前記分圧回路で分圧された第1分圧電圧と、基準電圧とを比較する第1比較回路と、
前記分圧回路で分圧された第2分圧電圧と、前記基準電圧とを比較する第2比較回路と、
前記第1比較回路において、前記第1分圧電圧が前記基準電圧以上となったことを検出したとき、あるいは、前記第2比較回路において、前記第2分圧電圧が前記基準電圧以下となったことを検出したときに、前記スイッチング素子を停止させる手段とを有することを特徴とする請求項1ないし請求項3のいずれか1項に記載の表示装置。 - 前記表示装置は、液晶表示装置であり、
前記表示パネルは、液晶表示パネルであり、
前記スイッチングレギュレータ方式の昇圧回路の出力電圧は、前記液晶表示パネルに供給する階調電圧生成用の電圧であることを特徴とする請求項6に記載の表示装置。 - 前記制御回路には、ドットクロックが入力され、
前記スイッチング素子をオン、あるいは、オフとする時点は、前記ドットクロックの立ち上がり、あるいは立ち下がり時点と一致することを特徴とする請求項1ないし請求項7のいずれか1項に記載の表示装置。 - 前記制御回路には、水平同期信号が入力され、
前記制御回路は、前記水平同期信号によりリセットされることを特徴とする請求項1ないし請求項8のいずれか1項に記載の表示装置。
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