JP4837525B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に係り、特に、小型の表示装置の電源回路に適用して有効な技術に関する。

小型の液晶表示パネルを有するＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールは、携帯電話機、デジタルカメラ等の表示部として広く使用されている。
この小型の液晶表示モジュールでは、内部に電源回路を有し、この電源回路において、外部から入力されるＶＣＣの電圧から、チャージポンプ方式の昇圧回路により、液晶表示パネルを駆動するときに必要となる高電位の電圧を生成している。

しかしながら、液晶表示パネルの解像度の増加などにより、チャージポンプ方式の昇圧回路では駆動能力が不足する場合が想定される。
この駆動能力の不足に対処するために、昇圧回路として、スイッチングレギュレータ方式の昇圧回路を採用することが想定される。
一方、小型の液晶表示モジュールでは、低コスト化、小型化が要求される。そのため、昇圧回路として、スイッチングレギュレータ方式の昇圧回路を採用する場合にも、低コスト化、小型化が強く要求される。
本発明は、前記従来技術の問題点を解決するためになされたものである。本発明の目的は、表示装置において、昇圧回路としてスイッチングレギュレータ方式の昇圧回路を採用する場合に、低コスト化、小型化を図ることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）表示パネルと、前記表示パネルの各画素を駆動する駆動回路とを具備し、前記駆動回路は、前記電源回路を備え、前記電源回路は、スイッチングレギュレータ方式の昇圧回路と、制御回路とを有し、前記昇圧回路は、コイルと、オンのときに前記コイルに電流を流し、オフのときに前記コイルに流れる電流を遮断するスイッチング素子とを有し、前記制御回路は、前記スイッチング素子がオンとなる期間を制御する表示装置であって、前記制御回路は、前記昇圧回路の出力電圧と、基準電圧とを比較し、前記昇圧回路の出力電圧が所定値以上となったときに、前記スイッチング素子をオフとする保護回路を有する。
（２）（１）において、前記基準電圧を生成する基準電圧生成回路を有し、前記基準電圧生成回路には、外部から専用の配線を介して接地電圧が入力される。
（３）（２）において、前記専用の配線は、前記表示パネルを構成する基板上に形成される。

（４）（１）ないし（３）の何れかにおいて、前記保護回路は、前記スイッチングレギュレータ方式の昇圧回路の負荷回路を流れる電流を検出する抵抗素子と、前記基準電圧を分圧する基準電圧分圧回路と、前記抵抗素子の電圧と、前記基準電圧分圧回路で分圧された第１基準電圧とを比較する第１比較回路と、前記抵抗素子の電圧と、前記基準電圧分圧回路で分圧され、前記第１基準電圧よりも低電圧の第２基準電圧とを比較する第２比較回路と、前記第１比較回路において、前記抵抗素子の電圧が前記第１基準電圧以上となったことを検出したとき、あるいは、前記第２比較回路において、前記抵抗素子の電圧が前記第２基準電圧以下となったことを検出したときに、前記スイッチング素子を停止させる手段とを有する。
（５）（４）において、前記表示装置は、液晶表示装置であり、前記表示パネルは、液晶表示パネルであり、前記負荷回路は、バックライトの光源である。

（６）（１）ないし（３）の何れかにおいて、前記保護回路は、前記スイッチングレギュレータ方式の昇圧回路の出力電圧を分圧する分圧回路と、前記分圧回路で分圧された第１分圧電圧と、基準電圧とを比較する第１比較回路と、前記分圧回路で分圧された第２分圧電圧と、前記基準電圧とを比較する第２比較回路と、前記第１比較回路において、前記第１分圧電圧が前記基準電圧以上となったことを検出したとき、あるいは、前記第２比較回路において、前記第２分圧電圧が前記基準電圧以下となったことを検出したときに、前記スイッチング素子を停止させる手段とを有する。
（７）（６）において、前記表示装置は、液晶表示装置であり、前記表示パネルは、液晶表示パネルであり、前記スイッチングレギュレータ方式の昇圧回路の出力電圧は、前記液晶表示パネルに供給する階調電圧生成用の電圧である。
（８）（１）ないし（７）の何れかにおいて、前記制御回路には、ドットクロックが入力され、前記スイッチング素子をオン、あるいは、オフとする時点は、前記ドットクロックの立ち上がり、あるいは立ち下がり時点と一致する。
（９）（１）ないし（８）の何れかにおいて、前記制御回路には、水平同期信号が入力され、前記制御回路は、前記水平同期信号によりリセットされる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、昇圧回路としてスイッチングレギュレータ方式の昇圧回路を採用する場合に、低コスト化、小型化を図ることが可能となる。

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
図１は、本発明の実施例１の液晶表示モジュールの概略構成を示すブロック図であり、同図において、１００はコントローラ回路、１２０は電源回路、１３０はソースドライバ、１４０はゲートドライバ、ＰＮＬは液晶表示パネル、ＤＬは映像線（ソース線またはドレイン線）、ＧＬは走査線（またはゲート線）、ＴＦＴは薄膜トランジスタ、ＰＸは画素電極、ＣＴは対向電極（共通電極、または、コモン電極ともいう）、ＬＣは液晶容量、Ｃａｄｄは保持容量、ＳＵＢ１は第１のガラス基板、ＤＲＶは駆動回路、ＦＰＣはフレキシブル配線基板である。
液晶表示パネル（ＰＮＬ）には、複数の走査線（ＧＬ）と、映像線（ＤＬ）とが各々並列して設けられる。走査線（ＧＬ）と映像線（ＤＬ）との交差する部分に対応して、サブピクセルが設けられる。
複数のサブピクセルはマトリックス状に配置され、各サブピクセルには、画素電極（ＰＸ）と薄膜トランジスタ（ＴＦＴ）が設けられる。図１では、液晶表示パネル（ＰＮＬ）のサブピクセル数は、２４０×３２０×３である。
各画素電極（ＰＸ）に対向するように、対向電極（ＣＴ）が設けられる。そのため、各画素電極（ＰＸ）と対向電極（ＣＴ）との間には液晶容量（ＬＣ）と、保持容量（Ｃａｄｄ）が形成される。

液晶表示パネル（ＰＮＬ）は、画素電極（ＰＸ）、薄膜トランジスタ（ＴＦＴ）等が設けられた第１のガラス基板（ＳＵＢ１）と、カラーフィルタ等が形成される第２のガラス基板（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両ガラス基板間の周縁部近傍に枠状に設けたシール材により、両ガラス基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両ガラス基板の外側に偏光板を貼り付けて構成される。
また、液晶表示パネル（ＰＮＬ）の観察者から見て後ろ側にはバックライトが配置される。このバックライトは、良く知られているように、光源として発光ダイオード（以下、ＬＥＤという）を有する。
なお、本発明は、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。例えば、縦電界方式の場合、対向電極（ＣＴ）は第２のガラス基板に形成される。横電界方式の場合、対向電極（ＣＴ）は、第１のガラス基板（ＳＵＢ１）に形成される。

図１に示す液晶表示モジュールにおいて、第１のガラス基板（ＳＵＢ１）上には、駆動回路（ＤＲＶ）が搭載される。
駆動回路（ＤＲＶ）は、コントローラ回路１００と、液晶表示パネル（ＰＮＬ）の映像線（ＤＬ）を駆動するソースドライバ１３０と、液晶表示パネル（ＰＮＬ）の走査線（ＧＬ）を駆動するゲートドライバ１４０と、液晶表示パネル（ＰＮＬ）に画像を表示するために必要な電源電圧などを生成する電源回路１２０とを有する。
なお、図１では、駆動回路（ＤＲＶ）は、１個の半導体チップで構成される場合を図示しているが、駆動回路（ＤＲＶ）を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、第１のガラス基板（ＳＵＢ１）上に直接形成するようにしてもよい。
同様に、駆動回路（ＤＲＶ）の一部の回路を分割し、駆動回路（ＤＲＶ）を複数個の半導体チップで構成してもよく、駆動回路（ＤＲＶ）の一部の回路を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、第１のガラス基板（ＳＵＢ１）上に直接形成するようにしてもよい。
さらに、駆動回路（ＤＲＶ）あるいは駆動回路（ＤＲＶ）の一部の回路を、第１のガラス基板（ＳＵＢ１）上に搭載する代わりに、フレキシブル配線基板上に形成するようにしてもよい。

コントローラ回路１００には、本体側のマイコン（Micro controller Unit；以下、ＭＣＵという）から、または、グラフィックコントローラなどから、表示データと表示コントロール信号が入力される。
図１において、ＳＩは、システムインターフェースのことであり、ＭＣＵ等から各種コントロール信号が入力される系である。
ＤＩは、表示データインターフェース（ＲＧＢインターフェース）のことであり、外部のグラフィックコントローラで形成された画像データと、データ取り込み用のクロックが連続的に入力される系（外部データ）である。
この表示データインターフェース（ＤＩ）では、従来のパーソナルコンピュータに使用されるドレインドライバと同様に取り込み用クロックに合わせて画像データを順次取り込む。
コントローラ回路１００は、表示データインターフェース（ＤＩ）から受け取った画像データをソースドライバ１３０に送り表示を制御する。

本実施例において、図１に示す電源回路１２０内に、バックライト内のＬＥＤを駆動するためのＬＥＤ駆動回路が設けられる。図２は、図１に示す電源回路１２０内のＬＥＤ駆動回路の基本回路構成を示す回路図である。
図２において、１がスイッチングレギュレータコントロール回路、２がスイッチングレギュレータ方式の昇圧回路である。なお、図２では、スイッチングレギュレータコントロール回路１を、半導体チップで構成した場合を図示している。なお、どの部分を集積化する／しないによって、本願発明の本質が変わることはない。
スイッチングレギュレータコントロール回路１は、ＬＥＤ２０に流れる電流を一定に保つのが目的である。このために、ＬＥＤ電流検出用の端子（ＦＢ）が設けられる。
端子（ＦＢ）の電圧は抵抗素子３の電圧であるので、端子（ＦＢ）の電圧を一定に保つこと、即ち、抵抗素子３を流れる電流を一定にすることにより、ＬＥＤ２０に流れる電流を一定に保つことが可能となる。なお、図２では、ＬＥＤ２０が４個の場合を図示している。
端子（ＦＢ）の電圧を一定に保つために、基準電圧（Ｖｒｅｆ）（あるいは、基準電圧（Ｖｒｅｆ）を分圧した電圧）と、端子（ＦＢ）の電圧を比較するコンパレータ回路（４〜６）が設けられる。

基準電圧（Ｖｒｅｆ）をラダー抵抗７で分圧することにより、所望の基準電圧を生成し、この電圧と、端子（ＦＢ）の電圧とを比較して、スイッチングレギュレータ方式の昇圧回路２内のＮＰＮ型バイポーラトランジスタ（以下、単に、トランジスタという）（８ａ）を駆動するクロック（ＲＧＣＬＫ）のＨｉｇｈレベル期間（パルス幅）をコントロールする。スイッチングレギュレータ方式の昇圧回路２は、スイッチング素子として、トランジスタ（８ａ）を使用しているが、トランジスタ（８ａ）に代えて、Ｎ型ＭＯＳトランジスタなどの使用可能である。
トランジスタ（８ａ）は、クロック（ＲＧＣＬＫ）のＨｉｇｈレベルの期間にＯＮし、Ｌｏｗレベルの期間にＯＦＦする。トランジスタ（８ａ）がオンしている間に、コイル９に電流が流れ、コイル９にエネルギーが蓄えられる。そして、トランジスタ（８ａ）がオフすると、コイル９はエネルギーを放出して、逆起電力を発生する。この逆起電力は、ダイオード１０を介してコンデンサ１１に印加され、コンデンサの電圧（即ち、図２のＬＥＤ Ａｎｏｄｅの電圧）が上昇する。この繰り返しによって、図２のＬＥＤ Ａｎｏｄｅの電圧が上昇する。
図２のＬＥＤ Ａｎｏｄｅと、接地電圧（ＧＮＤ）との間に、４個のＬＥＤ２０と抵抗素子３とを直列に接続し、抵抗素子３の電圧が端子（ＦＢ）から入力される。

図１に示した数値は一例である。例えば、抵抗素子３の抵抗値を２５Ω、端子（ＦＢ）の電圧が、０．５Ｖになるように制御し、ＬＥＤ２０に２０ｍＡ（＝０．５Ｖ／２５Ω）の電流を流す場合について説明する。
端子（ＦＢ）の電圧を０．５Ｖに制御するためには、基準電圧（Ｖｒｅｆ）から０．５Ｖの電圧を生成する。基準電圧（Ｖｒｅｆ）を１Ｖとした場合、ラダー抵抗７で分圧（図２の１（Ｖ）×１５／３０）された０．５Ｖの電圧をコンパレータ４の反転端子（−）に入力し、また、端子（ＦＢ）の電圧をコンパレータ４の非反転端子（＋）に入力する。
コンパレータ４は、０．５Ｖと、端子（ＦＢ）の電圧とを比較し、端子（ＦＢ）の電圧が、０．５Ｖより低い場合は、ＵＰ命令となる信号（例えば、Ｌｏｗ）を、端子（ＦＢ）の電圧が、０．５Ｖより高い場合は、ＤＯＷＮ命令となる信号（例えば、Ｈｉｇｈ）を出力する。
このＵＰ／ＤＯＷＮ信号は、ＰＷＭ制御クロック生成部１３に入力される。ＰＷＭ制御クロック生成部１３は、ＵＰ命令が入力されたら、出力するクロック（ＲＧＣＬＫ）のパルス幅（Ｈｉｇｈレベル期間）を大きく、ＤＯＷＮ命令が入力されたら、出力するクロック（ＲＧＣＬＫ）のパルス幅を小さくする。なお、クロック（ＲＧＣＬＫ）自体は、外部から入力されるドットクロック（ＤＣＬＫ）等から生成する。また、クロック（ＲＧＣＬＫ）は、発振器を内蔵していればそれを使うこともできるし、外部からの基準クロックの入力があればそれでも良い。
このパルス幅がコントロールされたクロック（ＲＧＣＬＫ）により、トランジスタ（８ａ）のＯＮ時間を制御する。これにより、端子（ＦＢ）の電圧は０．５Ｖに保たれ、ＬＥＤ２０へ流れる電流を２０ｍＡに保つことが出来る。なお、ＬＥＤの閾値を３．６Ｖとすると、ＬＥＤ Ａｎｏｄｅは、０．５＋３．６×４＝１４．９Ｖとなる。

以上が、スイッチングレギュレータコントロール回路１と、スイッチングレギュレータ方式の昇圧回路２の基本動作であるが、ＬＥＤ Ａｎｏｄｅ自体の電圧をモニタしていないため、このままだとスイッチングレギュレータ方式の昇圧回路２の保護に問題が生じる。
一般的には、ＬＥＤ Ａｎｏｄｅ電圧を、半導体チップ（ＩＣ）に入力することで、何らかの原因で過電圧となる場合には、クロック（ＲＧＣＬＫ）を停止（Ｌｏｗレベル一定）し、昇圧動作を止めることができる。
しかし、ＬＥＤ Ａｎｏｄｅは、前述の例で示したような電圧（１４．９Ｖ）になる。また、ＬＥＤ２０を６ヶ使う場合を考えると、ＬＥＤ Ａｎｏｄｅは、０．５＋３、６×６＝２２．１Ｖまでになる。
この電圧を、半導体チップ（ＩＣ）に入力するときには、その電圧に耐えられる耐圧のプロセスが必要になる。そのため、回路も高耐圧プロセスで組む必要があり、回路面積が大きくなり、低コスト、小型化に対応できなくなる。
このため、端子（ＦＢ）の電圧からのフィードバックのみで、保護動作（クロック（ＲＧＣＬＫ）の停止）が可能であることが望ましい。

図２のレギュレータコントロール回路１は、端子（ＦＢ）の電圧からのフィードバックのみで、保護動作（クロック（ＲＧＣＬＫ）の停止）が可能である。
ＬＥＤ Ａｎｏｄｅが異常な高電圧になる第１の理由は、ＬＥＤ２０と抵抗素子３との接続点より、接地電圧（ＧＮＤ）側のノード（例えば、点Ｂ）が接続されていない時である。この時は、端子（ＦＢ）の電圧は上昇する。
ＬＥＤ２０に電流が流れず、スイッチングレギュレータ方式の昇圧回路２の負荷が軽いため、クロック（ＲＧＣＬＫ）の最小クロック幅でも昇圧動作を続けるので、端子（ＦＢ）の電圧がある一定値になった時に、クロック（ＲＧＣＬＫ）を停止する必要がある。
この停止は、コンパレータ５で行う。例えば、端子（ＦＢ）の電圧が、０．８Ｖに達した時に、クロック（ＲＧＣＬＫ）を停止する場合は、ラダー抵抗７で分圧（図２の１（Ｖ）×２４／３０）された０．８Ｖの電圧と、端子（ＦＢ）の電圧とをコンパレータ５に入力する。
コンパレータ５は、０．８Ｖと、端子（ＦＢ）の電圧とを比較し、コンパレータ５は、出力端子（ＦＢ）の電圧が、０．８Ｖの電圧を超えた時に、出力を変化（例えば、Ｈｉｇｈレベル）に変化させる。
コンパレータ５の出力（Ｈｉｇｈレベル）は、インバータ（ＩＮＶ）を介して、アンド回路（ＡＮＤ１）に入力され、アンド回路（ＡＮＤ１）の出力はＬｏｗレベルとなる。このアンド回路（ＡＮＤ１）の出力は、オア回路（ＯＲ１）とオア回路（ＯＲ２）を介して、アンド回路（ＡＮＤ２）に入力され、アンド回路（ＡＮＤ２）の出力がＬｏｗレベルとなるので、クロック（ＲＧＣＬＫ）をＬｏｗレベル、即ち、クロック（ＲＧＣＬＫ）を停止させることができる。
なお、後述するが、この状態では、オア回路（ＯＲ１）とオア回路（ＯＲ２）の一方の端子には、Ｌｏｗレベルの電圧が入力されている。

ＬＥＤ Ａｎｏｄｅが異常な高電圧になる第２の理由は、ＬＥＤ２０を接続しない時、あるいは、ＬＥＤ２０と抵抗素子３との接続点より、上のノード（例えば、点Ａ）が接続されていない時である。
この時、端子（ＦＢ）の電圧は０Ｖとなる。この場合の停止は、コンパレータ６で行う。例えば、ラダー抵抗７で分圧（図２の１（Ｖ）×６／３０）された０．２Ｖの電圧と、端子（ＦＢ）の電圧とをコンパレータ６に入力する。
コンパレータ６は、０．２Ｖと、端子（ＦＢ）の電圧とを比較し、コンパレータ６は、出力端子（ＦＢ）の電圧が、０．２Ｖの電圧以下になった時に、出力を変化（例えば、Ｌｏｗレベル）に変化させる。
コンパレータ６の出力（Ｌｏｗレベル）は、アンド回路（ＡＮＤ１）に入力され、アンド回路（ＡＮＤ１）の出力はＬｏｗレベルとなる。このアンド回路（ＡＮＤ１）の出力は、オア回路（ＯＲ１）とオア回路（ＯＲ２）を介して、アンド回路（ＡＮＤ２）に入力され、アンド回路（ＡＮＤ２）の出力がＬｏｗレベルとなるので、クロック（ＲＧＣＬＫ）をＬｏｗレベル、即ち、クロック（ＲＧＣＬＫ）を停止させることができる。
なお、後述するが、この状態では、オア回路（ＯＲ１）とオア回路（ＯＲ２）の一方の端子には、Ｌｏｗレベルの電圧が入力されている。
以上説明したように、本実施例では、回路面積の小さい保護回路で過電圧を防止することが可能となる。

しかし、ここで１つ問題がある。昇圧動作をする前は、端子（ＦＢ）の電圧は０Ｖである。これは、コンパレータ６の反転端子に入力される０．２Ｖ以下の電圧であるので、クロック（ＲＧＣＬＫ）が停止（Ｌｏｗレベル一定）するので、起動ができないことになる。
このため、起動からある一定時間のウェイト時間を設け、その後から、保護動作を開始するようにする。即ち、コンパレータ５の反転出力と、コンパレータ６の出力とを、アンド回路（ＡＮＤ１）に入力し、コンパレータ５の反転出力と、コンパレータ６の出力とのアンド論理を取ったのち、それを、オア回路（ＯＲ１）で、マスクするようにしている。
セレクタ回路１４は、制御信号（ＰＲＯＴＩ）に応じて、制御信号（ｔｉｍｉｎｇＡ）、あるいは、制御信号（ｔｉｍｉｎｇＢ）を選択する。例えば、図２に示す制御信号（ＰＲＯＴＩ）をＨレベルとすると、セレクタ回路１４において、制御信号（ｔｉｍｉｎｇＡ）が選択される。
そして、制御信号（ｔｉｍｉｎｇＡ）は、例えば、起動から４ｍｓ後にＨレベルとなる信号とすれば、起動から４ｍｓ以内は、セレクタ回路１４のノア回路（ＮＯＲ）の出力がＨｉｇｈレベルとなり、起動から４ｍｓ後は、セレクタ回路１４のノア回路（ＮＯＲ）の出力がＬｏｗレベルとなる。したがって、起動から４ｍｓ以内は、コンパレータ５とコンパレータ６の出力はマスクされ、起動から４ｍｓ後に、コンパレータ５とコンパレータ６の出力が、クロック（ＲＧＣＬＫ）に反映される。

よって、起動から４ｍｓ以内に、端子（ＦＢ）の電圧が０．２Ｖを超えるようにスイッチングレギュレータ方式の昇圧回路２を構成することで、起動時のみ保護回路をＯＦＦ、起動から４ｍｓ後に保護回路をＯＮとすることができる。
また、制御信号（ｔｉｍｉｎｇＡ）の４ｍｓ以内、あるいは、制御信号（ｔｉｍｉｎｇＢ）の８ｍｓ以内の期間中は、保護回路が働かないことになるが、なるべく短時間にすること、および、後述するソフトスタート（ＲＧＣＬＫのパルス幅に制限をかけ、Ｖｃｃの突入電流を削減する）に割り当てることで、ＬＥＤ Ａｎｏｄｅの上昇を最小限に抑えることができる。
また、端子（ＦＢ）の電圧と比較する電圧は、プログラマブルにすることも可能で、例えば、図２に示すように、デコーダ回路１５を配置することで、４の電圧値を選択することが可能である。
また、制御信号（ＰＲＯＦＦ）は、Ｈｉｇｈレベルときに、保護回路を常時オフとするための信号であり、通常は、Ｌｏｗレベルとなっている。

［実施例２］
図３は、本発明の実施例２の電源回路１２０の内部構成を示すブロック図である。
図３において、１はスイッチングレギュレータコントロール回路で、２はスイッチングレギュレータ方式の昇圧回路２である。
また、図３に示す基準電源生成回路（１２Ｆ）は、外部から入力されるＶＣＣの電圧から、昇圧用電圧（ＶＤＣＤＣ２，ＶｃｉＯＵＴ）や階調用電圧（ＶＤＨ）を生成する基準電圧を生成する。
ＶＤＣＤＣ２出力回路（１２Ｃ）は、基準電源生成回路（１２Ｆ）で生成された基準電圧から、ＶＤＣＤＣ２の昇圧用電圧を生成し、ＶｃｉＯＵＴ出力回路（１２Ａ）は、基準電源生成回路（１２Ｆ）で生成された基準電圧から、ＶｃｉＯＵＴの昇圧用電圧を生成する。
昇圧回路３（１２Ｂ）は、ＶｃｉＯＵＴの昇圧用電圧から、薄膜トランジスタのゲートに印加するゲートオフ電圧（ＶＧＬ）を生成する。
昇圧回路２（１２Ｄ）は、ＶＤＣＤＣ２の昇圧用電圧とＶｃｉＯＵＴの昇圧用電圧から、薄膜トランジスタのゲートに印加する高電位のゲートオン電圧（ＶＧＨ）を生成する。

昇圧回路３（１２Ｂ）および昇圧回路２（１２Ｄ）は、チャージポンプ方式の昇圧回路で構成され、コンデンサ（Ｃ２，Ｃ５，Ｃ７，Ｃ８）は昇圧用のコンデンサである。
ＶＤＨ出力回路（１２Ｅ）は、基準電源生成回路（１２Ｆ）で生成された基準電圧と、ＤＤＶＤＨの電圧とから、液晶に印加する階調電圧の高電位側の電圧（ＶＤＨ）を生成して出力する。
ＶｃｏｍＨ出力回路（１２Ｇ）は、対向電極（ＣＴ）に供給するＨｉｇｈレベルのコモン電圧（ＶｃｏｍＨ）を生成して出力する。
ＶｃｏｍＬ出力回路（１２Ｈ）は、ＶＣＬの電圧から、対向電極（ＣＴ）に供給するＬｏｗレベルのコモン電圧（ＶｃｏｍＬ）を生成して出力する。また、Ｖｃｏｍレベル調整回路（１２Ｉ）は、ＶｃｏｍＨと、ＶｃｏｍＬの電圧を調整する。
Ｖｄｄ生成回路（１２Ｊ）は、外部から入力されるＶＣＣの電圧から、ロジック回路用の電源電圧（Ｖｄｄ）を生成する。

図４は、図３に示すスイッチングレギュレータコントロール回路１と、スイッチングレギュレータ方式の昇圧回路２の回路構成を示す回路図である。
液晶駆動用の電圧は、コンデンサを用いたチャージポンプ方式の昇圧回路で生成されることがある。このチャージポンプ方式の昇圧回路は、電磁放射が小さく、消費電流も少ないことが特徴で、特にモバイル用途で用いられる製品の液晶表示パネルの駆動に使用されている。
しかし、このチャージポンプ方式の昇圧回路は、動作用のスイッチが多いため、小型化のために半導体チップ（ＩＣ）内にスイッチ素子を集積化することが多い。このため、通常のＣＭＯＳプロセスを用いた場合は、スイッチ素子の低インピーダンス化に限界があり、本実施例のスイッチングレギュレータ方式の昇圧回路に比べ、駆動能力が小さくなってしまうデメリットがある。
特に、駆動能力に不足が考えられるのは、ＤＤＶＤＨ（５〜６Ｖ程度）の電圧であり、液晶の交流動作を駆動する電源のため最も消費電流が多い。

本実施例は、スイッチングレギュレータ方式の昇圧回路２で、階調電圧用の高電位の電圧（ＤＤＶＤＨ）を生成するものである。なお、スイッチングレギュレータ方式の昇圧回路を、電圧に適用するかは、液晶の負荷や精細度に依存した消費電流による決定され、どこに適用しても本願発明の本質が変わることはない。
本実施例では、モニタするのはＤＤＶＤＨ（５〜６Ｖ）の電圧であり、前述の実施例１よりも電圧が高いことから、ＤＤＶＤＨの電圧を、ラダー抵抗７で分割して、低電圧に変換した後、それを基準電圧（Ｖｒｅｆ）と、コンパレータ（４〜６）で比較することによって、前述の実施例１と同様の制御を行う。
もちろん高電圧の基準電圧（Ｖｒｅｆ）があれば、前述の実施例１のように、基準電圧（Ｖｒｅｆ）をラダー抵抗７で分圧し、ＤＤＶＤＨの電圧と比較するようにしても良い。なお、図４では、スイッチング素子として、トランジスタ（８ａ）に代えて、Ｎ型ＭＯＳトランジスタ（８ｂ）が使用されている。

［実施例３］
前述の各実施例では、コンパレータ（４〜６）で、基準電圧（Ｖｒｅｆ）と、モニタする電圧とを比較して所望の電圧を生成するものであるため、基準電圧（Ｖｒｅｆ）の安定化は非常に重要となる。
基準電圧（Ｖｒｅｆ）自体は、液晶表示モジュールの外部から入力されるか（Ｖｃｃを用いる等）、内部で生成するかのどちらかである。どちらの場合でも、接地電圧（ＧＮＤ）が重要となる。
まず、基準電圧（Ｖｒｅｆ）が外部から入力の場合であるが、例えば、実施例１で、端子（ＦＢ）の電圧と比較するような時は、ラダー抵抗７によって分圧しているが、この構成では、基準電圧（Ｖｒｅｆ）だけでなく、接地電圧（ＧＮＤ）を基準に電圧を生成していることになる。内部で生成する場合でも、どのような回路にせよ基準値に対して電圧を生成することになり、通常基準値は、接地電圧（ＧＮＤ）である。
つまり、どちらの場合も表示装置内の接地電圧（ＧＮＤ）を基準として、基準電圧（Ｖｒｅｆ）を生成することになり、接地電圧（ＧＮＤ）が変動する要因があると、基準電圧（Ｖｒｅｆ）自体の安定性が損なわれることになる。

前述の各実施例の駆動回路（ＤＲＶ）は、図５（ａ）に示すように、第１のガラス基板（ＳＵＢ１）上に形成されるが、一般的に、第１のガラス基板（ＳＵＢ１）上の配線３０の抵抗値は高いため、駆動回路（ＤＲＶ）に接地電圧（ＧＮＤ）を供給する配線３０の、駆動回路（ＤＲＶ）までの間に抵抗が入ることになる。この時、消費する電流により、接地電圧（ＧＮＤ）の変動、つまり基準電圧（Ｖｒｅｆ）の変動が起こることになる。
これを避けるため、図５（ｂ）に示すように、基準電圧（Ｖｒｅｆ）を生成する回路３１には専用の端子（ＲＥＦＧＮＤ）を設けて、消費電流の影響を避けるようにする。これにより、安定した基準電圧（Ｖｒｅｆ）を得ることが可能となり、基準電圧（Ｖｒｅｆ）の変動を抑えることが可能となる。
本実施例は、ガラス基板（ＳＵＢ１）上で配線３０を分離するのが特徴で、端子（ＧＮＤ）の方には電流が多く流れるが、端子（ＲＥＦＧＮＤ）の方には、液晶駆動などの大きな電流は流れないため、変動要素が非常に小さくなる。なお、図５（ａ）において、ＤＩＳは表示部、ＦＰＣはフレキシブル回路基板である。

［実施例４］
例えば、ＴＦＴ方式の液晶表示モジュールでは、静止画であってもある一定の周期でパネルに印加される電圧をリフレッシュのために書き換えている。このため、液晶駆動用電源にノイズがあると、表示画面にちらつきが発生する等の問題が発生する場合がある。
チャージポンプ方式の昇圧回路、およびスイッチングレギュレータ方式の昇圧回路どちらでも、クロックを用いて昇圧をしているのは同じで、クロック周期に応じたリップルが重畳される恐れがある。
このリップルの対策としては、図３のコンデンサ１１の容量を大きくすればある程度低減できるが、本質的な改善ではなく、また容量拡大による部品面積の増加も伴う。このため、このリップル低減のための制御が必要になる。
実施例４として、リップルを低減するための、本実施例のクロック（ＲＧＣＬＫ）の生成方法を説明する。
図６（ａ）に、その回路構成の一例を示す。回路構成は、Ｈｉｇｈ幅Ｌｉｍｉｔ値用カウンタ出力（１）と、クロック（ＲＧＣＬＫ）の周期及びカウント刻み精度を決めるカウンタ値（２）と、カウンタ値（２）の１／２倍化、および、１／４倍化したカウンタ値を選択するセレクタ５０と、それらを比較する比較回路５１と、基準クロック（ドットクロック（ＤＣＬＫ））に同期して、クロック（ＲＧＣＬＫ）を出力する同期回路５２から構成される。
カウンタ値（２）の１／２倍化は、ＭＳＢ１ビットに「０」を追加し、ＬＳＢ１ビットを切り落とすことで実現され、カウンタ値（２）の１／４倍化は、ＭＳＢ２ビットに「００」を追加し、ＬＳＢ２ビットを切り落とすことで実現される。
また、セレクタ５０は、レジスタ（ＲＧＤＩＶ）に設定された値により、カウンタ値（２）を１／２倍化したカウンタ値、および、１／４倍化したカウンタ値の一方を選択する。

以下、図６（ｂ）に示す タイミング図を用いて、図６（ａ）に示す回路の動作を説明する。
クロック（ＲＧＣＬＫ）の１周期毎に、スイッチングレギュレータ方式の昇圧回路２の出力電圧の電圧レベルを検知（サンプリング）して、Ｈｉｇｈ幅Ｌｉｍｉｔ値用カウンタを、アップまたはダウンカウントする。これが、Ｈｉｇｈ幅Ｌｉｍｉｔ値用カウンタ出力（１）となる。
カウンタ値（２）は、クロック（ＲＧＣＬＫ）の１周期内で、所望の周期でカウントを繰り返すカウンタ出力であるが、スイッチングレギュレータ方式の昇圧回路２の出力電圧のリップルを低減するために、水平方向同期信号（ＨＳＹＮＣ）の周期にあわせて、クロック（ＲＧＣＬＫ）の１周期内で、カウントを途中であっても、強制リセットされる。
カウンタ値（２）は、刻み精度を決定するために、基準周期は損ねず、カウンタ値を、１／２倍化、あるいは、１／４倍化と粗くされる。
１／２倍化されたカウンタ値（２）、あるいは、１／４倍化されたカウンタ値（２）のどちらか一方を、レジスタ（ＲＧＤＩＶ）に記述された値に応じて、セレクタ５０で選択した後、カウンタ値（１）と比較する。
そして、カウンタ値Ａ＜変換後カウンタ値Ｂならば、基準クロックに同期して、クロック（ＲＧＣＬＫ）の出力レベルとして、Ｈレベルを出力する。また、カウンタ値Ａ≧変換後カウンタ値Ｂならば、基準クロックに同期して、クロック（ＲＧＣＬＫ）の出力レベルとして、Ｌレベルを出力する。
これにより、スイッチングレギュレータ方式の昇圧回路２から出力される電圧状態をフィードバックし、かつ、基準クロックに同期したクロック（ＲＧＣＬＫ）の生成が可能となり、表示画面に、ちらつきが発生するのを防止することが可能となる。

［実施例５］
次に、実施例５として、前述したソフトスタートについて説明する。
図７は、本実施例のスイッチングレギュレータ方式の昇圧回路２のソフトスタートについて説明する。
図７に示すように、起動信号が「０」から「１」になった時点から、制御信号（ｔｉｍｉｎｇＡ）に基づいて、起動から４ｍｓ以内、あるいは、制御信号（ｔｉｍｉｎｇＢ）に基づいて、起動から８ｍｓ以内は保護回路がＯＦＦとされる。その期間内に、昇圧回路２は、ソフトスタートにより駆動される。
例えば、図４の昇圧回路２の起動時には、コンデンサ１１の電圧（０Ｖ）が低いため、コンデンサ１１へ充電するためのピーク電流が発生し、Ｖｃｃの電圧からの突入電流が流れる。そのため、ピーク電流を低減するために昇圧速度を制限しながら起動するソフトスタートを行う。
このソフトスタートは、クロック（ＲＧＣＬＫ）のＨｉｇｈレベル期間に制限を加え、０Ｖから昇圧を開始する昇圧回路２の起動開始時に、Ｖｃｃの電圧からの突入電流を削減するものである。
このソフトスタート時には、図２のＬＥＤ Ａｎｏｄｅの電圧、または、図４のＤＤＶＤＨの電圧の上昇を最小限に抑えることが可能となる。

前述の各実施例では、レジスタ設定により、スイッチングレギュレータ方式の昇圧回路２のクロック（ＲＧＣＬＫ）の周波数などを変更することができる。
以下、前述の各実施例のレジスタ設定について、図８を用いて説明する。
図８に示すレジスタ（ＲＧＣＹＣ）は、クロック（ＲＧＣＬＫ）の周波数を設定する。 図８に示すレジスタ（ＲＧＤＩＶ）は、クロック（ＲＧＣＬＫ）の１周期中のＨｉｇｈレベル期間を変更するときの１単位ステップを設定する。
レジスタ（ＲＧＣＹＣ）により、クロック（ＲＧＣＬＫ）の周波数が調整可能とされ、また、レジスタ（ＲＧＤＩＶ）により、クロック（ＲＧＣＬＫ）のＨｉｇｈレベル期間が調整可能とされる。
クロック（ＲＧＣＬＫ）のＨｉｇｈレベル期間は、レジスタ（ＲＧＤＩＶ）の設定値を１単位とし、１ステップずつ増減すため、この２つの機能を用いることにより製品特性にあわせて、昇圧回路２から出力される電圧のリップルと、昇圧回路２の消費電流を調整することができる。

図８に示すレジスタ（ＲＧＭＩＮ）は、クロック（ＲＧＣＬＫ）のＨｉｇｈレベル期間の最小ステップを設定する。
昇圧回路２から出力される電圧が所望の電圧以上になると、昇圧動作が不要になり、クロック（ＲＧＣＬＫ）のＨｉｇｈレベル期間は最小になるが、レジスタ（ＲＧＭＩＮ）により、Ｈｉｇｈレベル期間の最小値を、レジスタ（ＲＧＤＩＶ）で設定される１単位ステップか、１周期に対して「０％」かを選択することができる。なお、図８のレジスタ（ＲＧＭＩＮ）の「０％」は、クロック（ＲＧＣＬＫ）が停止する場合である。
図８に示すレジスタ（ＲＧＳＦＴ）は、前述のソフトスタートの有り／無しを設定し、図８に示すレジスタ（ＲＧＳＦＳ）は、ソフトスタート時のクロック（ＲＧＣＬＫ）のＨｉｇｈレベル期間の最大ステップ数を設定する。
なお、前述までの説明では、本発明を液晶表示モジュールに適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、電源回路を内蔵するその他の表示装置にも適用可能であることは言うまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。 図１に示す電源回路内のＬＥＤ駆動回路の基本回路構成を示す回路図である。 本発明の実施例２の電源回路の内部構成を示すブロック図である。 図３に示すスイッチングレギュレータコントロール回路と、スイッチングレギュレータ方式の昇圧回路の回路構成を示す回路図である。 本発明の実施例３の液晶表示モジュールの概略構造を示す図である。 本発明の実施例３の液晶表示モジュールにおいて、基準電圧（Ｖｒｅｆ）を生成する回路に、専用の端子を設けることを説明するための図である。 本発明の実施例４の液晶表示モジュールにおける、リップルを低減するためのクロック（ＲＧＣＬＫ）を生成する回路構成を示す図である。 図６（ａ）に示す回路のタイミングチャートである。 本発明の実施例５のスイッチングレギュレータ方式の昇圧回路２のソフトスタートについて説明する図である。 本発明の各実施例の液晶表示モジュールのレジスタ設定を説明するための図である。

符号の説明

１ スイッチングレギュレータコントロール回路
２ スイッチングレギュレータ方式の昇圧回路
３ 抵抗素子
４〜６ コンパレータ回路
７ ラダー抵抗
８ａ ＮＰＮ型バイポーラトランジスタ
８ｂ Ｎ型ＭＯＳトランジスタ
９ コイル
１０ ダイオード
１１ コンデンサ
１２Ａ ＶｃｉＯＵＴ出力回路
１２Ｂ 昇圧回路３
１２Ｃ ＶＤＣＤＣ２出力回路
１２Ｄ 昇圧回路２
１２Ｅ ＶＤＨ出力回路
１２Ｆ 基準電源生成回路
１２Ｇ ＶｃｏｍＨ出力回路
１２Ｈ ＶｃｏｍＬ出力回路
１２Ｉ Ｖｃｏｍレベル調整回路
１２Ｊ Ｖｄｄ生成回路
１３ ＰＷＭ制御クロック生成部
１４ セレクタ回路
１５ デコーダ回路
２０ 発光ダイオード（ＬＥＤ）
３０ 配線
３１ 基準電圧（Ｖｒｅｆ）を生成する回路
５０ セレクタ
５１ 比較回路
５２ 同期回路
１００ コントローラ回路
１２０ 電源回路
１３０ ソースドライバ
１４０ ゲートドライバ
ＰＮＬ 液晶表示パネル
ＤＬ 映像線（ソース線またはドレイン線）
ＧＬ 走査線（またはゲート線）
ＴＦＴ 薄膜トランジスタ
ＰＸ 画素電極
ＣＴ 対向電極
ＬＣ 液晶容量
Ｃａｄｄ 保持容量
ＳＵＢ１ ガラス基板
ＤＲＶ 駆動回路
ＦＰＣ フレキシブル配線基板
ＤＩＳ 表示部
ＩＮＶ インバータ
ＡＮＤ１，ＡＮＤ２ アンド回路
ＯＲ１，ＯＲ２ オア回路
ＮＯＲ ノア回路
Ｃ２，Ｃ５，Ｃ７，Ｃ８ 昇圧用のコンデンサ

Claims (8)

1. 表示パネルと、
   前記表示パネルの各画素を駆動する駆動回路とを具備し、
   前記駆動回路は、電源回路を備え、
   前記電源回路は、スイッチングレギュレータ方式の昇圧回路と、制御回路とを有し、
   前記昇圧回路は、コイルと、前記コイルに直列に接続されるスイッチング素子とを有し、
   前記スイッチング素子は、オンのときに前記コイルに電流を流し、オフのときに前記コイルに流れる電流を遮断し、
   前記制御回路は、前記スイッチング素子がオンとなる期間を制御する表示装置であって、
   前記制御回路は、前記昇圧回路の出力電圧と、基準電圧とを比較し、前記昇圧回路の出力電圧が所定値以上となったときに、前記スイッチング素子をオフとする保護回路を有し、
   前記保護回路は、前記スイッチングレギュレータ方式の昇圧回路の負荷回路を流れる電流を検出する抵抗素子と、
   前記基準電圧を分圧する基準電圧分圧回路と、
   前記抵抗素子の電圧と、前記基準電圧分圧回路で分圧された第１基準電圧とを比較する第１比較回路と、
   前記抵抗素子の電圧と、前記基準電圧分圧回路で分圧され、前記第１基準電圧よりも低電圧の第２基準電圧とを比較する第２比較回路と、
   前記第１比較回路において、前記抵抗素子の電圧が前記第１基準電圧以上となったことを検出したとき、あるいは、前記第２比較回路において、前記抵抗素子の電圧が前記第２基準電圧以下となったことを検出したときに、前記スイッチング素子を停止させる手段とを有することを特徴とする表示装置。
2. 前記表示装置は、液晶表示装置であり、
   前記表示パネルは、液晶表示パネルであり、
   前記負荷回路は、バックライトの光源であることを特徴とする請求項１に記載の表示装置。
3. 表示パネルと、
   前記表示パネルの各画素を駆動する駆動回路とを具備し、
   前記駆動回路は、電源回路を備え、
   前記電源回路は、スイッチングレギュレータ方式の昇圧回路と、制御回路とを有し、
   前記昇圧回路は、コイルと、前記コイルに直列に接続されるスイッチング素子とを有し、
   前記スイッチング素子は、オンのときに前記コイルに電流を流し、オフのときに前記コイルに流れる電流を遮断し、
   前記制御回路は、前記スイッチング素子がオンとなる期間を制御する表示装置であって、
   前記制御回路は、前記昇圧回路の出力電圧と、基準電圧とを比較し、前記昇圧回路の出力電圧が所定値以上となったときに、前記スイッチング素子をオフとする保護回路を有し、
   前記保護回路は、前記スイッチングレギュレータ方式の昇圧回路の出力電圧を分圧する分圧回路と、
   前記分圧回路で分圧された第１分圧電圧と、前記基準電圧とを比較する第１比較回路と、
   前記分圧回路で分圧された第２分圧電圧と、前記基準電圧とを比較する第２比較回路と、
   前記第１比較回路において、前記第１分圧電圧が前記基準電圧以上となったことを検出したとき、あるいは、前記第２比較回路において、前記第２分圧電圧が前記基準電圧以下となったことを検出したときに、前記スイッチング素子を停止させる手段とを有することを特徴とする表示装置。
4. 前記スイッチングレギュレータ方式の昇圧回路の出力電圧は、前記表示装置の階調電圧生成用の電圧であることを特徴とする請求項３に記載の表示装置。
5. 前記基準電圧を生成する基準電圧生成回路を有し、
   前記基準電圧生成回路には、外部から専用の配線を介して接地電圧が入力されることを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示装置。
6. 前記専用の配線は、前記表示パネルを構成する基板上に形成されることを特徴とする請求項５に記載の表示装置。
7. 前記制御回路には、ドットクロックが入力され、
   前記スイッチング素子をオン、あるいは、オフとする時点は、前記ドットクロックの立ち上がり、あるいは立ち下がり時点と一致することを特徴とする請求項１ないし請求項６のいずれか１項に記載の表示装置。
8. 前記制御回路には、水平同期信号が入力され、
   前記制御回路は、前記水平同期信号によりリセットされることを特徴とする請求項７に記載の表示装置。

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