JPH0465877A - 半導体装置 - Google Patents

半導体装置

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JPH0465877A
JPH0465877A JP2177467A JP17746790A JPH0465877A JP H0465877 A JPH0465877 A JP H0465877A JP 2177467 A JP2177467 A JP 2177467A JP 17746790 A JP17746790 A JP 17746790A JP H0465877 A JPH0465877 A JP H0465877A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、静電破壊耐圧を向上させた入力保護回路を
備えた半導体装置に関する。
（従来の技術） 同一の半導体チップ上に、それぞれ異なる電圧か印加さ
れる２種類の電界効果トランジスタ（ＦＥＴ）が形成さ
れる半導体装置がある。
このような半導体装置としては、例えば不揮発性メモリ
におけるＥ　Ｅ　Ｆ　ＲＯＭがある。このＥＥＰＲＯＭ
のうちフローティングゲート形は、通常動作用の電源（
例えば５Ｖ）系で駆動されるＦＥＴと、高電圧（例えば
２０Ｖ程度）によって書込み及び消去動作がなされるＦ
ＥＴとの２種類のＦＥＴを備えて構成されているのが一
般的である。
通常動作用の電源系で駆動されるＦＥＴは、第７図（ｂ
）に示すように、半導体基板１にソース領域２ｂ及びド
レイン領域２ｂが形成され、これらの領域２ｂに狭まれ
た基板１上にケート絶縁膜４ｂを介してゲート電極とな
る半導体多結晶層５ｂが形成されており、ソース領域２
ｂ及びドレイン領域２ｂ上には、それぞれソース電極６
ｂ、　　ドレイン電極６ｂが形成されている。
このようなＦＥＴにあって、ゲート絶縁膜４ｂの膜厚Ｘ
か、素子の微細化とともに例えば２５０人程度量下に薄
膜化されると、ソース領域２ｂとドレイン領域２ｂ間の
電界か強まり、ホットキャリアの発生か顕著となる。こ
れにより、ホットエレクトロンがゲート絶縁膜４ｂに蓄
積されて、しきい値電圧が上昇し、電流か減少する。そ
こで、これを抑制するために、低濃度の拡散層領域８ｂ
をドレイン領域２ｂに隣接して形成し、高電界を緩和す
るＬＤＤ　（Ｌｉｇｈｔ　ｌｙ　　ＤｏｐｅｄＤｒａｉ
ｎ）構造か採られている。
一方、メモリセルとなる高耐圧用のＦＥＴは、第７図（
Ｃ）に示すように、同図（ｂ）に示したＦＥＴに比して
、第１のゲート電極となる第１の半導体多結晶層９ｃが
ゲート絶縁膜１０ｃに被覆されて形成され、第２のゲー
ト電極となる第２の半導体多結晶層１１ｃかゲート絶縁
膜１０ｃ上に形成されている。また、第１の半導体多結
晶層９Ｃと基板１との間のゲート絶縁膜１０ｃの膜厚ｙ
は、高電圧がゲート電極に印加された場合であってもブ
レークダウンを引き起さないように、第７図（ｂ）に示
したＦＥＴのゲート絶縁膜４ｂの膜厚Ｘよりも厚く形成
されている。
このような半導体装置にあっては、装置を静電破壊から
守るために、入力端子あるいは出力端子も兼用する入出
力端子と入力回路間に入力保護回路が設けられている。
このような人力保護回路は、第７図（ａ）に示すように
、通常動作用の電源系て駆動゛されるＦＥＴと同一のケ
ート絶縁膜厚を有し、かつＬＤＤＩ造のＦＥＴが用いら
れ、ゲート電極５ａとソース電極６ａ又はドレイン電極
６ａがともに電源１２に接続され、電源１２に接続され
ていないソース電極６ａ又はドレイン電極６ａが入力端
子１３に接続されて構成されていた。
（発明が解決しようとする課題） しかしながら、入力保護回路にＬＤＤ構造のＦＥＴを用
いた場合には、過電圧が入力端子１３に印加されると、
低濃度の拡散領域８ａが高抵抗であるため、この拡散領
域８ａに熱が発生することになる。このため、発生した
熱により拡散領域８ａと基板１との接合部が破壊され易
くなり、静電破壊耐圧の低下を招いていた。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、静電破壊耐圧を向上させ、
かつ信頼性の高い入出力保護回路を備えた半導体装置を
提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、請求項１記載の発明は、第
１のゲート絶縁膜厚を有するＦＥＴ（電界効果トランジ
スタ）と、第１のゲート絶縁膜厚よりも厚い第２のケー
ト絶縁膜厚を有し、ソス領域又はドレイン領域のいずれ
か一方が外部端子に接続され、他方が電源に接続されて
なるＦＥＴを備えた入出力保護回路とから構成される。
一方、請求項２記載の発明は、第１のゲート絶縁膜厚を
有するＦＥＴと、第１のゲート絶縁膜厚よりも厚い第２
のゲート絶縁膜厚を有するＦＥＴと、第１のゲート絶縁
膜厚よりも厚い第２のゲート絶縁膜厚を有し、ソース領
域又はドレイン領域のいずれか一方が外部端子に接続さ
れ、他方が電源に接続されてなるＦＥＴを備えた入出力
保護回路とから構成される。
（作用） 上記構成において、発明は、通常動作用の電源系で駆動
されるＦＥＴのゲート絶縁膜厚よりも厚いゲート絶縁膜
厚を有するＦＥＴを使用して入出力保護回路を形成する
ようにしている。
（実施例） 以下、図面を用いて発明の詳細な説明する。
第１図乃至第６図は発明の実施例に係わる構造を示す斜
視図であり、第１図乃至第６図の（ａ）は人力保護回路
に用いられるＦＥＴの構造を示し、（ｂ）は通常動作用
の電源系で駆動されるＦＥＴの構造を示し、（Ｃ）は高
耐圧用のＦＥＴの構造を示している。なお、第１図乃至
第６図において、第７図と同符号のものは同一物であり
、その説明は省略する。
第１図において、この実施例では、入力保護回路に用い
られるＦＥＴは、同図（ａ）に示すように、同図（ｃ）
に示す高耐圧用のＦＥＴのゲート構造と同様に、第１の
ゲート電極となる第１の半導体多結晶層１４ａか厚いゲ
ート絶縁膜１５ａで被覆され、ケート絶縁膜１５ａ上に
第２のゲート電極となる第２の半導体多結晶層１６ａか
形成されている。第２の半導体多結晶層１６ａは、ソス
領域２ａ又はトレイン領域２ａのいずれか一方の対応す
るソース電極６ａ又はドレイン電極６ａとともに電源１
２に接続され、ソース領域２ａ又はドレイン領域２ａの
いずれか他方か対応する電極６ａを介して入力端子１３
に接続されている。
このような人力保護回路用のＦＥＴにあって、第１の半
導体多結晶層１４ａと基板１との間のケト絶縁膜１５ａ
の膜厚ｙは、高耐圧用のＦＥＴと同様に、例えば４５０
Ａ、程度と従来と比して厚く形成されている。このため
、通常動作時の電源電圧の範囲内にあっては、ＬＤＤ構
造を採用しなくとも、しきい値電圧か上昇して電流が減
少するといった信頼性の低下を抑制することができる。
また、ＦＥＴのソース領域２ａ、　　ドレイン領域２ａ
は、その不純物濃度が例えばｌＸｌ０”ｃｍ３程度と高
濃度に形成されている。このため、両頭域２ａはともに
低抵抗となり、過電圧が入力端子１３に印加されたとし
ても両頭域２ａて接合破壊を誘発するような熱が発生す
ることはない。さらに、ドレイン領域２ａをコレクタ領
域、基板１をベース領域、ソース領域２ａをエミッタ領
域とするバイポーラトランジスタの動作により、入力端
子１３に印加された過電圧を吸収することが可能となる
。
また、入力保護回路のＦＥＴは、装置内に用いられてい
る高耐圧用のＦＥＴと同様のゲート構造であるため、入
力保護回路のＦＥＴを第１図（ａ）に示したような構造
にしても、プロセス工数を増加させることなく装置全体
を製造することが可能となるため、生産性の低下を招く
ことはない。
第２図は発明の一実施例の構造を示す斜視図であり、こ
の実施例の特徴とするところは、第２図（ａ）に示す人
力保護回路のＦＥＴにおいて、第１の実施例に示した第
１の半導体多結晶層１４ａと第２の半導体多結晶層１６
ａを接合して同電位の半導体多結晶層１７ａとしたこと
にあり、その他の構造は第１の実施例と同様である。こ
のような構造にあっても、前記実施例と同様の効果か得
られる。
第３図は発明の一実施例の構造を示す斜視図であり、こ
の実施例の特徴とするところは、第３図（ａ）に示す入
力保護回路のＦＥＴにおいて、第１の実施例の構造に比
して、ゲート電極となる半導体多結晶層１８ａを１層に
して、ケート絶縁膜１９ａの膜厚ｙを第１の実施例と同
様の厚さに形成したこ止にあり、他の構造は第１の実施
例と同様である。このような構造にあっても、前記実施
例と同様の効果を得ることかできる。
第４図は発明の一実施例の構造を示す斜視図であり、こ
の実施例の特徴とするところは、第４図（ａ）に示す入
力保護回路のＦＥＴにおいて、第１の実施例に示した構
造に比して、第３のゲート電極となる第３の半導体多結
晶層２０ａを、第１の半導体多結晶層１４ａ上にこの半
導体多結晶層１４ａを被覆していると同一のゲート絶縁
膜２１ａを介して積層形成したことにあり、他の構造は
第１の実施例と同様である。このような構造にあっても
、前記実施例と同様の効果を得ることか可能である。
第５図は発明の一実施例の構造を示す斜視図であり、こ
の実施例の特徴とするところは、第５図（ａ）に示す入
力保護回路のＦＥＴにおいて、第４の実施例に示した構
造に比して、第１の半導体多結晶層１４ａと第３の半導
体多結晶層２０ａとを接合して、同電位の半導体多結晶
層２２ａとしたことにあり、他の構造は第４の実施例と
同様である。このような構造にあっても、前記実施例と
同様の効果を得ることができる。
第６図は発明の一実施例の構造を示す斜視図であり、こ
の実施例の特徴とするところは、第６図（ａ）に示す入
力保護回路のＦＥＴにおいて、第１の実施例に示した構
造に比して、低濃度の拡散領域２３ａをソース領域２ａ
及びドレイン領域２ａに隣接して形成し、ＬＤＤ構造と
したことにある。このような構造においても、前記実施
例と同様の効果を得ることができる。
［発明の効果］ 以上説明したように、発明によれば、通常動作用の電源
系で駆動されるＦＥＴのゲート絶縁膜厚よりも厚いゲー
ト絶縁膜厚を有するＦＥＴを使用して、入出力保護回路
を形成するようにしたので、静電破壊耐圧を向上させて
、かつ信頼性の高い入出力保護回路を備えた半導体装置
を提供することができる。
【図面の簡単な説明】
第１図乃至第６図は発明の実施例に係わる構造を示す斜
視図、 第７図は従来の入出力保護回路を備えた半導体装置の構
造を示す斜視図である。 １・・・半導体基板、 ２ａ、２ｂ、２ｃ・・・ソース領域、ドレイン領域、４
！ｌ　４ｂ＋　１０ｃ＋　１５ｇ、　１５ｃ１１９１．
１９ＣＩ　２１！　・・・ゲート絶縁膜 ５ｂ　５ｂ、９ｃ＋　１４．１．１４ＣＩ　１７ｄ＋　
　１７ｃｌ　１８１，１８ｃ、２０ａ、２０ｃ２２ｇ、
　２２ｃ・・・半導体多結晶層。

Claims (7)

    【特許請求の範囲】
  1. （１）第１のゲート絶縁膜厚を有するＦＥＴ（電界効果
    トランジスタ）と、 第１のゲート絶縁膜厚よりも厚い第２のゲート絶縁膜厚
    を有し、ソース領域又はドレイン領域のいずれか一方が
    外部端子に接続され、他方が電源に接続されてなるＦＥ
    Ｔを備えた入出力保護回路を有することを特徴とする半
    導体装置。
  2. （２）第１のゲート絶縁膜厚を有する第１のＦＥＴと、 第１のゲート絶縁膜厚よりも厚い第２のゲート絶縁膜厚
    を有する第２のＦＥＴと、 第２のゲート絶縁膜厚を有し、ソース領域又はドレイン
    領域のいずれか一方が外部端子に接続され、他方が電源
    に接続されてなる第３のＦＥＴを備えた入出力保護回路
    と を有することを特徴とする半導体装置。
  3. （３）前記第２のゲート絶縁膜を有するＦＥＴは、その
    ゲートが１層以上の半導体多結晶層からなることを特徴
    とする請求項１あるいは請求項２記載の半導体装置。
  4. （４）請求項３記載の半導体装置において、すべての半
    導体多結晶層又は一部の半導体多結晶層が短絡されてな
    ることを特徴とする半導体装置。
  5. （５）請求項２記載の半導体装置において、第３のＦＥ
    Ｔのソース領域及びドレイン領域がＬＤＤ構造からなる
    ことを特徴とする半導体装置。
  6. （６）請求項２記載の半導体装置において、第３のＦＥ
    Ｔのソース領域及びドレイン領域が高濃度拡散層のみて
    形成されてなることを特徴とする半導体装置。
  7. （７）請求項６記載の半導体装置において、高濃度拡散
    層の濃度が、１×１０＾２＾０ｃｍ＾−＾３以上である
    ことを特徴とする半導体装置。
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