DE69132732T2 - Eingangsschutzschaltung mit einer hohen Spannungsfestigkeit für ein Halbleiterbauelement - Google Patents

Eingangsschutzschaltung mit einer hohen Spannungsfestigkeit für ein Halbleiterbauelement

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Description

    HINTERGRUND DER ERFINDUNG Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung gemäß dem Oberbegriff des Anspruchs 1. Eine solche Halbleitervorrichtung, die mit einer Eingangsschutzschaltung mit einer hohen Spannungsfestigkeit ausgestattet ist, ist aus JP-A-215 10 73 bekannt. Eine EPROM-Zelle und eine E²PROM- Zelle sind jeweils mit schwebenden Gates durch jeweilige Gate-Isolierfilme versehen. Die Gate-Isolierfilme beider nichtflüchtiger Speicher und der Gate-Isolierfilm eines Transistors mit hoher Durchbruchfestigkeit werden gleichzeitig bis zur selben Dicke ausgebildet.
    • Beschreibung des Standes der Technik
  • Eine Halbleitervorrichtung, wie beispielsweise ein EEPROM in einem nichtflüchtigen Speicher ist aus zwei Typen von Feldeffekttransistoren (FET) aufgebaut, die auf einem gemeinsamen Halbleiterchip vorgesehen sind, an welchen unterschiedliche Spannungen angelegt werden.
  • Beispielsweise ist ein EEPROM vom Typ mit schwebendem Gate für gewöhnlich aus einem Normalspannungs-FET, der durch eine normale Leistungsversorgung (beispielsweise 5 V) für gewöhnliche Operationen zu betreiben ist, und einem FET hoher Spannungsfestigkeit, bei welchem Schreib- und Löschoperationen durch Verwenden einer hohen Spannung (von beispielsweise etwa 20 V) ausgeführt werden, aufgebaut.
  • Der Normalspannungs-FET, der durch die normale Leistungsversorgung zu betreiben ist, hat eine Konfiguration, die im Abschnitt (b) der Fig. 1 gezeigt ist, welcher folgendes aufweist: ein Halbleitersubstrat 1; einen Source- Bereich 2b und einen Drain-Bereich 2b, die im Halbleitersubstrat 1 ausgebildet sind; einen Gate-Isolierfilm 4b, der auf dem Halbleitersubstrat 1 bei einem Teil ausgebildet ist, der zwischen dem Source-Bereich 2b und dem Drain-Bereich 2b in Sandwichbauweise angeordnet ist; eine polykristalline Halbleiterschicht 5b als Gate-Elektrode, die auf dem Gate-Isolierfilm 4b vorgesehen ist; und eine Source- Elektrode 6b und eine Drain-Elektrode 6b, die auf dem Source- Bereich 2b und dem Drain-Bereich 2b ausgebildet sind.
  • In diesem Normalspannungs-FET wird die elektrische Feldstärke zwischen dem Source-Bereich 2b und dem Drain-Bereich 2b erhöht, wenn eine Filmdicke x des Gate-Isolierfilms 4b so dünn wie 25 nm (250 A) oder kleiner ausgebildet wird, so daß die Erzeugung der heißen Träger vorherrschend wird. Als Ergebnis werden die heißen Elektronen im Gate-Isolierfilm 4b akkumuliert, so daß die Schwellenspannung erhöht wird, während der Strom verkleinert wird. Zum Unterdrücken eines solchen Erhöhens der Schwellenspannung und des Verkleinerns des Stroms weist der in einem Abschnitt (b) der Fig. 1 gezeigte FET weiterhin Diffusionsschichtbereiche 8b niedriger Konzentration auf, die benachbart zum Source-Bereich 2b und zum Drain-Bereich 2b bei Teilen unterhalb des Gate- Isolierfilms 4b entsprechend den Intervallen zwischen der polykristallinen Halbleiterschicht 5b und jeder der Source- Elektrode 6b und der Drain-Elektrode 6b vorgesehen sind. Diese Struktur wird LDD-(leichtdotierte Drain-)Struktur genannt, die die hohe elektrische Feldstärke abschwächen kann.
  • Andererseits hat der FET hoher Spannungsfestigkeit eine Konfiguration, die in einem Abschnitt (c) der Fig. 1 gezeigt ist, welche folgendes aufweist: ein Halbleitersubstrat 1; einen Source-Bereich 2c und einen Drain-Bereich 2c, die im Halbleitersubstrat 1 ausgebildet sind; einen dicken Gate- Isolierfilm 10c, der auf dem Halbleitersubstrat 1 bei einem Teil ausgebildet ist, der zwischen dem Source-Bereich 2c und dem Drain-Bereich 2c in Sandwichbauweise angeordnet ist; eine erste polykristalline Halbleiterschicht 9c als erste Gate- Elektrode, die innerhalb des dicken Gate-Isolierfilms 10c ausgebildet ist; eine zweite polykristalline Halbleiterschicht 11c als zweite Gate-Elektrode, die auf dem dicken Gate-Isolierfilm 10c vorgesehen ist; und eine Source- Elektrode 6c und eine Drain-Elektrode 6c, die auf dem Source- Bereich 2c und dem Drain-Bereich 2c ausgebildet sind.
  • In diesem FET hoher Spannungsfestigkeit ist die Filmdicke y für einen Teil des dicken Gate-Isolierfilms 10c, der zwischen der ersten polykristallinen Halbleiterschicht 9c und dem Halbleitersubstrat 1 angeordnet ist, derart ausgebildet, daß sie dicker als die Filmdicke x des Gate-Isolierfilms 4b des in einem Abschnitt (b) der Fig. 1 gezeigten Normalspannungs- FET ist, um die elektrostatische Zerstörung der Isolierung des dicken Gate-Isolierfilms 10c selbst dann zu verhindern, wenn eine hohe Spannung an die Gate-Elektroden angelegt wird. Nun wird dieser Typ von Halbleitervorrichtung mit einer Eingangsschutzschaltung ausgestattet, die zwischen einer Eingangsschaltung und einem Eingangs-(oder einem Eingangs- und Ausgangs-)Anschluß vorgesehen ist, um die Vorrichtung vor der elektrostatischen Zerstörung der Isolierung zu schützen.
  • Eine solche Eingangsschutzschaltung hat eine Konfiguration, die in einem Abschnitt (a) der Fig. 1 gezeigt ist, welche folgendes aufweist: ein Halbleitersubstrat 1; einen Source- Bereich 2a und einen Drain-Bereich 2a, die im Halbleitersubstrat 1 ausgebildet sind; einen Gate-Isolierfilm 4a, der auf dem Halbleitersubstrat 1 bei einem Teil ausgebildet ist, der zwischen dem Source-Bereich 2a und dem Drain-Bereich 2a in Sandwichbauweise angeordnet ist, welcher Film identisch zum Gate-Isolierfilm 4b des Normalspannungs- FET ist; eine polykristalline Halbleiterschicht 5a als Gate- Elektrode, die auf dem Gate-Isolierfilm 4a vorgesehen ist; eine Source-Elektrode 6a und eine Drain-Elektrode 6a, die auf dem Source-Bereich 2a und dem Drain-Bereich 2a ausgebildet sind; und eine LDD-Struktur, die durch Diffusionsschichtbereiche 8a niedriger Konzentration ausgebildet ist, die benachbart zum Source-Bereich 2a und zum Drain-Bereich 2a bei Teilen unterhalb des Gate-Isolierfilms 4a entsprechend den Intervallen zwischen der polykristallinen Halbleiterschicht 5a und jeder der Source-Elektrode 6a und der Drain-Elektrode 6a vorgesehen sind, wo die Gate-Elektrode 5a und eine der Source-Elektrode 6a und der Drain-Elektrode 6a mit einer Leistungsversorgung 12 verbunden sind, während die andere der Source-Elektrode 6a und der Drain-Elektrode 6a mit dem Eingangsanschluß 13 verbunden ist.
  • Jedoch dann, wenn der FET mit der LDD-Struktur für die Eingangsschutzschaltung verwendet wird, wie sie oben beschrieben ist, erzeugen die Diffusionsschichtbereiche 8a niedriger Konzentration Wärme, wenn die zu große Spannung an den Eingangsanschluß 13 angelegt wird, weil die Diffusionsschichtbereiche 8a einen hohen Widerstand haben. Als Ergebnis wird ein Übergang zwischen den Diffusionsschichtbereichen 8a und dem Halbleitersubstrat 1 aufgrund dieser Wärme verletzbar, und dies verursachte wiederum das Absenken der Spannungsfestigkeit.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zu schaffen, die mit einer Eingangsschaltung mit einer hohen Spannungsfestigkeit und einer verbesserten Zuverlässigkeit ausgestattet ist. Diese Aufgabe wird durch den Anspruch 1 gelöst. Weitere vorteilhafte Ausführungsbeispiele und Verbesserungen der Erfindung können aus den abhängigen Ansprüchen entnommen werden.
    • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Fig. 1 ist ein perspektivisches Diagramm, das eine Querschnittskonfiguration einer herkömmlichen Halbleitervorrichtung mit einer Eingangsschutzschaltung zeigt.
  • Fig. 2 ist ein perspektivisches Diagramm, das eine Querschnittskonfiguration eines Beispiels einer Halbleitervorrichtung mit einer Eingangsschutzschaltung nicht gemäß der vorliegenden Erfindung zeigt.
  • Fig. 3 ist ein perspektivisches Diagramm, das eine Querschnittskonfiguration des Ausführungsbeispiels einer Halbleitervorrichtung mit einer Eingangsschutzschaltung gemäß der vorliegenden Erfindung zeigt.
  • Fig. 4 ist ein perspektivisches Diagramm, das eine Querschnittskonfiguration eines Beispiels einer Halbleitervorrichtung mit einer Eingangsschutzschaltung nicht gemäß der vorliegenden Erfindung zeigt.
  • Fig. 5 ist ein perspektivisches Diagramm, das eine Querschnittskonfiguration eines weiteren Beispiels einer Halbleitervorrichtung mit einer Eingangsschutzschaltung nicht gemäß der vorliegenden Erfindung zeigt.
  • Fig. 6 ist ein perspektivisches Diagramm, das eine Querschnittskonfiguration eines weiteren Beispiels einer Halbleitervorrichtung mit einer Eingangsschutzschaltung nicht gemäß der vorliegenden Erfindung zeigt.
  • Fig. 7 ist ein perspektivisches Diagramm, das eine Querschnittskonfiguration eines weiteren Beispiels einer Halbleitervorrichtung mit einer Eingangsschutzschaltung außerhalb der vorliegenden Erfindung zeigt.
    • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
  • Nun werden das Ausführungsbeispiel einer Halbleitervorrichtung, die mit einer Eingangsschutzschaltung ausgestattet ist, gemäß der vorliegenden Erfindung und einige andere Beispiele von Halbleitervorrichtungen unter Bezugnahme auf die Zeichnungen beschrieben werden. In der folgenden Beschreibung ist das Ausführungsbeispiel in einer Form einer Halbleitervorrichtung beschrieben, die aus einem Normalspannungs-FET, der durch eine normale Leistungsversorgung (von beispielsweise 5 V) für gewöhnliche Operationen zu betreiben ist, und einem FET hoher Spannungsfestigkeit, in welchem Schreib- und Löschoperationen durch Verwenden einer hohen Spannung (von beispielsweise etwa 20 V) ausgeführt werden, aufgebaut, welche mit einer Eingangsschutzschaltung ausgestattet ist, die zwischen einer Eingangsschaltung und einem Eingangs-(oder einem Eingangs- und Ausgangs-)Anschluß vorgesehen ist, um die Vorrichtung vor der elektrostatischen Zerstörung der Isolierung zu schützen.
  • Nimmt man nun Bezug auf Fig. 2, wird ein Beispiel einer Halbleitervorrichtung mit einer Eingangsschutzschaltung nicht gemäß der vorliegenden Erfindung detailliert beschrieben werden.
  • Eine Eingangsschutzschaltung hat eine Konfiguration, die in einem Abschnitt (a) der Fig. 2 gezeigt ist, welche folgendes aufweist: ein Halbleitersubstrat 1; einen Source-Bereich 2a und einen Drain-Bereich 2a, die im Halbleitersubstrat 1 ausgebildet sind; einen dicken Gate-Isolierfilm 15a, der auf dem Halbleitersubstrat 1 bei einem Teil ausgebildet ist, der zwischen dem Source-Bereich 2a und dem Drain-Bereich 2a in Sandwichbauweise angeordnet ist; eine erste polykristalline Halbleiterschicht 14a als erste Gate-Elektrode, die innerhalb des dicken Gate-Isolierfilms 15a ausgebildet ist; eine zweite polykristalline Halbleiterschicht 16a als zweite Gate- Elektrode, die auf dem dicken Gate-Isolierfilm 15a vorgesehen ist; und eine Source-Elektrode 6a und eine Drain-Elektrode 6a, die auf dem Source-Bereich 2a und dem Drain-Bereich 2a ausgebildet sind, wobei die zweite polykristalline Halbleiterschicht 14a und eine der Source-Elektrode 6a und der Drain-Elektrode 6a mit einer Leistungsversorgung 12 verbunden sind, während die andere der Source-Elektrode 6a und der Drain-Elektrode 6a mit dem Eingangsanschluß 13 verbunden ist.
  • Bei dieser Eingangsschutzschaltung ist die Filmdicke y für einen Teil des dicken Gate-Isolierfilms 15a, der zwischen der ersten polykristallinen Halbleiterschicht 14a und dem Halbleitersubstrat 1 angeordnet ist, derart ausgebildet, daß sie etwa 45 nm (450 Å) ist, was dicker als die Dicke des Gate-Isolierfilms bei einer herkömmlichen Eingangsschutzschaltung ist. Als Ergebnis ist es innerhalb des Bereichs der Spannungen, die für die gewöhnlichen Operationen verwendet werden, bei dieser Eingangsschutzschaltung möglich, das Absenken der Zuverlässigkeit aufgrund des Absenkens des Stroms zu verhindern, was durch das Erhöhen der Schwellenspannung verursacht wird, ohne die LDD-Struktur zu verwenden.
  • Zusätzlich sind der Source-Bereich 2a und der Drain-Bereich 2a derart ausgebildet, daß sie eine hohe Störstellenkonzentration haben, wie beispielsweise 1 · 10²&sup0; cm&supmin;³, so daß der Source-Bereich 2a und der Drain-Bereich 2a einen niedrigen spezifischen elektrischen Widerstand haben. Als Ergebnis kann selbst dann, wenn die äußerst große Spannung an den Eingangsanschluß 13 angelegt wird, die Beschädigung des Übergangs zwischen dem Halbleitersubstrat 1 und jedem des Source-Bereichs 2a und des Drain-Bereichs 2a aufgrund der Erzeugung von Wärme beim Source-Bereich 2a und beim Drain-Bereich 2a verhindert werden.
  • Darüber hinaus kann die an den Eingangsanschluß 13 angelegte sehr große Spannung durch die Operation bzw. den Betrieb eines Bipolartransistors absorbiert werden, der durch den Drain-Bereich 2a als Kollektor-Bereich, das Halbleitersubstrat 1 als Basis-Bereich und den Source-Bereich 2a als Emitter-Bereich ausgebildet ist.
  • Der Normalspannungs-FET, der durch die normale Leistungsversorgung zu betreiben ist, hat eine in einem Abschnitt (b) der Fig. 2 gezeigte Konfiguration, während der FET hoher Spannungsfestigkeit eine in einem Abschnitt (c) der Fig. 2 gezeigte Konfiguration hat, welche identisch zu denjenigen einer herkömmlichen Halbleitervorrichtung sind, die in den Abschnitten (b) und (c) der Fig. 1 gezeigt sind, so daß ihre Beschreibung weggelassen werden wird.
  • Es ist zu beachten, daß die Eingangsschutzschaltung der Fig. 2 die Gate-Struktur hat, die ähnlich derjenigen des FET hoher Spannungsfestigkeit ist, so daß diese Halbleitervorrichtung ohne ein Ändern von Typen eines Herstellungsprozesses gegenüber denjenigen hergestellt werden kann, die zum Herstellen einer herkömmlichen Halbleitervorrichtung verwendet werden, und daher kann sie mit derselben Produktionsrate wie die herkömmliche Halbleitervorrichtung hergestellt werden, auch wenn die Struktur der Eingangsschutzschaltung unterschiedlich von derjenigen der herkömmlichen Halbleitervorrichtung ist.
  • Nimmt man nun Bezug auf Fig. 3, wird das Ausführungsbeispiel einer Halbleitervorrichtung mit einer Eingangsschutzschaltung gemäß der vorliegenden Erfindung detailliert beschrieben werden.
  • Das Ausführungsbeispiel unterscheidet sich vom oben beschriebenen Beispiel darin, daß die erste polykristalline Halbleiterschicht 14a und die zweite polykristalline Halbleiterschicht 16a der in einem Abschnitt (a) der Fig. 2 gezeigten Eingangsschutzschaltung innerhalb des dicke Gate- Isolierfilms 15a miteinander verbunden sind, um eine polykristalline Halbleiterschicht 17a auszubilden, die in einem Abschnitt (a) der Fig. 3 gezeigt ist, während die anderen Konfigurationen identisch bleiben. Gleichermaßen sind beim Ausführungsbeispiel der Erfindung die erste polykristalline Halbleiterschicht 14c und die zweite polykristalline Halbleiterschicht 16c des in einem Abschnitt (c) der Fig. 2 gezeigten FET hoher Spannungsfestigkeit innerhalb des dicken Gate-Isolierfilms 15c miteinander verbunden, um eine polykristalline Halbleiterschicht 17c auszubilden, die in einem Abschnitt (c) der Fig. 3 gezeigt ist, während die anderen Konfigurationen identisch bleiben.
  • Dieselben Vorteile, die oben für das erste Ausführungsbeispiel der Fig. 2 beschrieben sind, sind auch durch das Ausführungsbeispiel der Fig. 3 erhältlich.
  • Nimmt man nun Bezug auf Fig. 4, wird ein Beispiel einer Halbleitervorrichtung mit einer Eingangsschutzschaltung nicht gemäß der vorliegenden Erfindung detailliert beschrieben werden. Dieses Beispiel unterscheidet sich von Fig. 2, die oben beschrieben ist, darin, daß der dicke Gate-Isolierfilm 15a, der in einem Abschnitt (a) der Fig. 2 gezeigt ist, durch einen Gate-Isolierfilm 19a ersetzt ist, der in einem Abschnitt (a) der Fig. 4 gezeigt ist, welcher eine Filmdicke y von etwa 45 nm (450 A) hat, was gleich derjenigen eines Teils des dicken Gate-Isolierfilms 15a ist, der beim ersten Ausführungsbeispiel zwischen der ersten polykristallinen Halbleiterschicht 14a und dem Halbleitersubstrat 1 angeordnet ist, und die erste und die zweite polykristalline Halbleiterschicht 14a und 16a durch eine einzige polykristalline Halbleiterschicht 18a ersetzt sind, die auf diesem Gate-Isolierfilm 19a vorgesehen ist, während die anderen Konfigurationen identisch bleiben. Gleichermaßen ist bei diesem Beispiel der dicke Gate-Isolierfilm 15c des in einem Abschnitt (c) der Fig. 2 gezeigten FET hoher Spannungsfestigkeit durch einen in einem Abschnitt (c) der Fig. 4 gezeigten Gate-Isolierfilm 19c ersetzt, der eine Filmdicke y von etwa 45 nm (450 Å) hat, was gleich demjenigen eines Teils des dicken Gate-Isolierfilms 15c ist, der beim ersten Ausführungsbeispiel zwischen der ersten polykristallinen Halbleiterschicht 14c und dem Halbleitersubstrat 1 angeordnet ist, und die erste und die zweite polykristalline Halbleiterschicht 14c und 16c sind durch eine einzige polykristalline Halbleiterschicht 18c ersetzt, die auf diesem Gate-Isolierfilm 19c vorgesehen ist, während die anderen Konfigurationen identisch bleiben.
  • Dieselben Vorteile, die oben für das erste Ausführungsbeispiel der Fig. 2 beschrieben sind, sind auch durch dieses dritte Ausführungsbeispiel der Fig. 4 erhältlich.
  • Nimmt man nun Bezug auf Fig. 5, wird ein weiteres Beispiel einer Halbleitervorrichtung mit einer Eingangsschutzschaltung nicht gemäß der vorliegenden Erfindung detailliert beschrieben werden.
  • Dieses Beispiel unterscheidet sich von Fig. 2, die oben beschrieben ist, darin, daß der dicke Gate-Isolierfilm 15a, der in einem Abschnitt (a) der Fig. 2 gezeigt ist, durch einen noch dickeren Gate-Isolierfilm 21a ersetzt ist, der in einem Abschnitt (a) der Fig. 4 gezeigt ist, welcher eine zusätzliche Dicke über der ersten polykristallinen Halbleiterschicht 14a hat, und es ist eine dritte polykristallinen Halbleiterschicht 20a vorgesehen, die über der ersten polykristallinen Halbleiterschicht 14a innerhalb dieses Teils mit zusätzlicher Dicke des noch dickeren Gate- Isolierfilms 21a ausgebildet ist, während die anderen Konfigurationen identisch bleiben. Gleichermaßen ist bei diesem Beispiel der dicke Gate-Isolierfilm 15c des in einem Abschnitt (c) der Fig. 2 gezeigten FET hoher Spannungsfestigkeit durch einen in einem Abschnitt (c) der Fig. 4 gezeigten noch dickeren Gate-Isolierfilm 21c ersetzt, der eine zusätzliche Dicke über der ersten polykristallinen Halbleiterschicht 14c hat, und es ist eine dritte polykristalline Halbleiterschicht 20c vorgesehen, die über der ersten polykristallinen Halbleiterschicht 14c innerhalb dieses Teils mit zusätzlicher Dicke des noch dickeren Gate- Isolierfilms 21c ausgebildet ist, während die anderen Konfigurationen identisch bleiben.
  • Dieselben Vorteile, die oben für Fig. 2 beschrieben sind, sind auch durch das Beispiel der Fig. 5 erhältlich.
  • Nimmt man nun Bezug auf Fig. 6, wird ein weiteres Beispiel einer Halbleitervorrichtung mit einer Eingangsschutzschaltung nicht gemäß der vorliegenden Erfindung detailliert beschrieben werden.
  • Dieses Beispiel unterscheidet sich vom vierten Ausführungsbeispiel, das oben beschrieben ist, darin, daß die erste polykristalline Halbleiterschicht 14a und die dritte polykristalline Halbleiterschicht 20a der Eingangsschutzschaltung, die in einem Abschnitt (a) der Fig. 5 gezeigt ist, innerhalb des noch dickeren Gate-Isolierfilms 21a miteinander verbunden sind, um eine polykristalline Halbleiterschicht 22a auszubilden, die in einem Abschnitt (a) der Fig. 6 gezeigt ist, während die anderen Konfigurationen identisch bleiben. Gleichermaßen sind bei diesem Beispiel die erste polykristalline Halbleiterschicht 14c und die dritte polykristalline Halbleiterschicht 20c des in einem Abschnitt (c)d er Fig. 5 gezeigten FET hoher Spannungsfestigkeit innerhalb des noch dickeren Gate-Isolierfilms 21c miteinander verbunden, um eine polykristalline Halbleiterschicht 22c auszubilden, die in einem Abschnitt (c) der Fig. 6 gezeigt ist, während die anderen Konfigurationen identisch bleiben.
  • Dieselben Vorteile, die oben für die Fig. 2 beschrieben sind, sind auch durch das Beispiel in Fig. 6 erhältlich.
  • Nimmt man nun Bezug auf Fig. 7, wird ein weiteres Beispiel einer Halbleitervorrichtung mit einer Eingangsschutzschaltung außerhalb der vorliegenden Erfindung detailliert beschrieben werden.
  • Dieses Beispiel unterscheidet sich von der Fig. 2, die oben beschrieben ist, darin, daß die Eingangsschutzschaltung, die in einem Abschnitt (a) der Fig. 7 gezeigt ist, zusätzlich eine LDD-Struktur enthält, die durch Diffusionsschichtbereiche 23a niedriger Konzentration ausgebildet ist, die benachbart zum Source-Bereich 2a und zum Drain-Bereich 2a bei Teilen unterhalb des dicken Gate- Isolierfilms 14a entsprechend den Intervallen zwischen der ersten polykristallinen Halbleiterschicht 14a und jeder der Source-Elektrode 6a und der Drain-Elektrode 6a vorgesehen sind, während die anderen Konfigurationen identisch bleiben.
  • Dieselben Vorteile, die oben für das erste Ausführungsbeispiel der Fig. 2 beschrieben sind, sind auch durch das Ausführungsbeispiel in Fig. 7 erhältlich.
  • Wie es beschrieben ist, wird es gemäß der vorliegenden Erfindung möglich, eine Halbleitervorrichtung mit einer hohen Spannungsfestigkeit und einer verbesserten Zuverlässigkeit durch Verwenden des FET mit einem Gate-Isolierfilm zu schaffen, der dicker als derjenige in einem Normalspannungs- FET ist, der durch die normale Leistungsversorgung zu betreiben ist, und zwar für die Eingangsschutzschaltung.

Claims (8)

1. Halbleitervorrichtung (Fig. 3), die ein Halbleitersubstrat (1) mit einem FET (b) und einer darauf ausgebildeten Eingangsschutzvorrichtung (a) aufweist; wobei die Eingangsschutzvorrichtung (a) folgendes enthält:
a) Source- und Drain-Bereiche (2a), die im Halbleitersubstrat (1) ausgebildet sind;
b) einen Gate-Isolierfilm (15a), der auf dem Halbleitersubstrat (1) entsprechend einem Bereich zwischen den Source- und Drain-Bereichen (2a) vorgesehen ist, mit einer Dicke, die größer als diejenige (x) eines Gate-Isolierfilms (4b) im FET (b) der Halbleitervorrichtung ist;
c) eine Gate-Elektrode (17a), die auf dem Gate- Isolierfilm (15a) vorgesehen ist;
d) wobei einer der Source- und Drain-Bereiche (2a) mit einem externen Eingangsanschluß (13) für die Halbleitervorrichtung verbunden ist, während die Gate-Elektrode (17a) und der andere der Source- und Drain-Bereiche (2a) mit einer Leistungsversorgung (12) für die Halbleitervorrichtung verbunden sind;
dadurch gekennzeichnet, daß
e) eine zusätzliche Gate-Elektrode innerhalb des Gate- Isolierfilms (15a) bei einer solchen Position eingebettet ist, daß die Dicke (y) des Gate- Isolierfilms (15a) zwischen der zusätzlichen Gate- Elektrode und dem Halbleitersubstrat (1) größer als die Dicke (x) des Gate-Isolierfilms (4b) im FET (b) der Halbleitervorrichtung ist; und
f) wobei die Gate-Elektrode und die zusätzliche Gate- Elektrode innerhalb des Gate-Isolierfilms (15a) miteinander verbunden sind.
2. Eingangsschutzschaltung des Anspruchs 1, wobei die Dicke des Gate-Isolierfilms größer als 45 nm (450 Å) ist.
3. Halbleitervorrichtung nach Anspruch 1, die weiterhin Diffusionsschichtbereiche (8b) mit geringer Störstellenkonzentration aufweist, die benachbart zu einem Source-Bereich (2b) und einem Drain-Bereich (2b) des FET (b) bei Teilen unterhalb des Gate-Isolierfilms (4b) entsprechend Intervallen zwischen der Gate-Elektrode und jedem des Source-Bereichs und des Drain-Bereichs (2b) vorgesehen sind.
4. Halbleitervorrichtung nach Anspruch 1, wobei der Source- Bereich und der Drain-Bereich ausgebildet sind, um eine hohe Störstellenkonzentration zu haben.
5. Halbleitervorrichtung nach Anspruch 4, wobei die Störstellenkonzentration des Source-Bereichs und des Drain-Bereichs größer als 1 · 10²&sup0; cm&supmin;³ ist.
6. Halbleitervorrichtung nach Anspruch 1, wobei das Halbleitersubstrat, der Source-Bereich und der Drain- Bereich eine Bipolartransistorkonfiguration mit dem Halbleitersubstrat als Basisbereich, dem Source-Bereich als Emitterbereich und dem Drain-Bereich als Kollektorbereich bilden.
7. Halbleitervorrichtung nach Anspruch 1, wobei die Halbleitervorrichtung auch einen FET hoher Spannungsfestigkeit enthält, und die Dicke des Gate- Isolierfilms der Eingangsschutzvorrichtung gleich derjenigen eines Gate-Isolierfilms des FET hoher Spannungsfestigkeit der Halbleitervorrichtung ist.
8. Halbleitervorrichtung nach Anspruch 7, wobei die Eingangsschutzvorrichtung eine Gate-Struktur hat, die identisch zu derjenigen des FET hoher Spannungsfestigkeit ist.
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