JPH05315614A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05315614A JPH05315614A JP11937392A JP11937392A JPH05315614A JP H05315614 A JPH05315614 A JP H05315614A JP 11937392 A JP11937392 A JP 11937392A JP 11937392 A JP11937392 A JP 11937392A JP H05315614 A JPH05315614 A JP H05315614A
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- JP
- Japan
- Prior art keywords
- region
- concentration
- semiconductor device
- back gate
- semiconductor substrate
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Abstract
(57)【要約】
【目的】 高耐圧化を図った半導体装置を提供する。
【構成】 半導体基板に外周部が凹部を持たない形状の
一導電型第１素子領域Ｂａを形成すると共に、その外周
囲に隣接して枠状他導電型第２素子領域Ｄを形成し、各
素子領域の境界にＰＮ接合Ｊを形成した半導体装置にお
いて、内側の第１素子領域及び外側の第２素子領域をそ
れぞれ低濃度一導電型不純物及び高濃度他導電型不純物
領域Ｂａ、Ｄとし、その境界に高耐圧性ＰＮ接合Ｊを形
成する。
一導電型第１素子領域Ｂａを形成すると共に、その外周
囲に隣接して枠状他導電型第２素子領域Ｄを形成し、各
素子領域の境界にＰＮ接合Ｊを形成した半導体装置にお
いて、内側の第１素子領域及び外側の第２素子領域をそ
れぞれ低濃度一導電型不純物及び高濃度他導電型不純物
領域Ｂａ、Ｄとし、その境界に高耐圧性ＰＮ接合Ｊを形
成する。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧化を図った半導
体装置に関するものである。
体装置に関するものである。
【０００２】
【従来の技術】例えば、パワー用ＭＯＳ電界効果トラン
ジスタは大電力を処理するため、高耐圧を必要とし、そ
のＰチャンネル型の一例を図５及び図６を参照して以下
に説明する。図において（１）は半導体基板、（Ｄ）は
ドレイン領域、（Ｂａ）はバックゲート領域、（Ｓ）は
ソース領域、（Ｇ）はゲート電極である。上記半導体基
板（１）は、バックゲート領域（Ｂａ）となる低濃度Ｎ
型基板である。ドレイン領域（Ｄ）は、半導体基板
（１）に深い低濃度Ｐ型不純物拡散領域を形成し、その
表面部に高濃度Ｐ型不純物を方形に選択拡散すると共
に、その周囲にも隣接して中濃度Ｐ型不純物を方形枠状
に選択拡散して形成してなる。バックゲート領域（Ｂ
ａ）はドレイン領域（Ｄ）の周囲に隣接して方形枠状に
半導体基板（１）を露出させたものである。ソース領域
（Ｓ）はバックゲート領域（Ｂａ）の周囲に隣接して高
濃度Ｐ型不純物を方形枠状に選択拡散して形成してな
り、バックゲート領域（Ｂａ）に特定の領域において電
気的に繋がれる。ゲート電極（Ｇ）はバックゲート領域
（Ｂａ）上に酸化膜（図示せず）を介して被着形成され
る。
ジスタは大電力を処理するため、高耐圧を必要とし、そ
のＰチャンネル型の一例を図５及び図６を参照して以下
に説明する。図において（１）は半導体基板、（Ｄ）は
ドレイン領域、（Ｂａ）はバックゲート領域、（Ｓ）は
ソース領域、（Ｇ）はゲート電極である。上記半導体基
板（１）は、バックゲート領域（Ｂａ）となる低濃度Ｎ
型基板である。ドレイン領域（Ｄ）は、半導体基板
（１）に深い低濃度Ｐ型不純物拡散領域を形成し、その
表面部に高濃度Ｐ型不純物を方形に選択拡散すると共
に、その周囲にも隣接して中濃度Ｐ型不純物を方形枠状
に選択拡散して形成してなる。バックゲート領域（Ｂ
ａ）はドレイン領域（Ｄ）の周囲に隣接して方形枠状に
半導体基板（１）を露出させたものである。ソース領域
（Ｓ）はバックゲート領域（Ｂａ）の周囲に隣接して高
濃度Ｐ型不純物を方形枠状に選択拡散して形成してな
り、バックゲート領域（Ｂａ）に特定の領域において電
気的に繋がれる。ゲート電極（Ｇ）はバックゲート領域
（Ｂａ）上に酸化膜（図示せず）を介して被着形成され
る。
【０００３】上記構成において、ゲート電極（Ｇ）に負
電圧を印加すると、バックゲート領域（Ｂａ）の基板表
面近傍にＰ型チャンネル領域が形成され、ソース・ドレ
イン領域（Ｓ）（Ｄ）が導通する。一方、ゲート電極
（Ｇ）に正電圧を印加すると、ソース・ドレイン領域
（Ｓ）（Ｄ）間が遮断する。
電圧を印加すると、バックゲート領域（Ｂａ）の基板表
面近傍にＰ型チャンネル領域が形成され、ソース・ドレ
イン領域（Ｓ）（Ｄ）が導通する。一方、ゲート電極
（Ｇ）に正電圧を印加すると、ソース・ドレイン領域
（Ｓ）（Ｄ）間が遮断する。
【０００４】
【発明が解決しようとする課題】解決しようとする課題
は、ドレイン領域（Ｄ）とバックゲート領域（Ｂａ）と
のＰＮ接合（Ｊ）に逆バイアス印加時に拡がる空乏層
（Ｌ）は、ＰＮ接合（Ｊ）の界面から両側領域（ドレイ
ン及びバックゲート領域）の各電荷量が等量になるよう
に拡がり、図４（ａ）に示すように、不純物濃度がより
低いバックゲート領域（Ｂａ）では大きく、且つ、不純
物濃度がより高いドレイン領域（Ｄ）では小さくそれぞ
れ拡がるため、ＰＮ接合（Ｊ）のコーナ部（Ｊａ）にお
ける空乏層（Ｌ）の拡がり幅（Ｗａ）は直線部（Ｊｂ）
における拡がり幅（Ｗｂ）よりも小さくなって耐圧が低
下し、ブレークダウンを生じ易い点である。即ち、ＰＮ
接合（Ｊ）の直線部（Ｊｂ）におけるバックゲート領域
（Ｂａ）の空乏層とドレイン領域（Ｄ）の空乏層との面
積比（不純物濃度比）は各拡がり幅（Ｗｂｂ）（Ｗｂ
ｄ）の比に比例するが、コーナ部（Ｊａ）で直線部（Ｊ
ｂ）と同じ面積比を得ようとすると、外側のバックゲー
ト領域（Ｂａ）が低濃度で、空乏層が大きく拡がるた
め、拡がり幅（Ｗａｂ）が四分円より縮小する一方、ド
レイン領域（Ｄ）では高濃度で拡がり幅（Ｗａｄ）が大
きく変化しない。そのため、上述したように、コーナ部
（Ｊａ）においてバックゲート領域（Ｂａ）の拡がり幅
（Ｗａｂ）にドレイン領域（Ｄ）の拡がり幅（Ｗａｄ）
を加えた全幅（Ｗａ）が直線部（Ｊｂ）に対して小さく
なってブレークダウンを生じ易くなる。
は、ドレイン領域（Ｄ）とバックゲート領域（Ｂａ）と
のＰＮ接合（Ｊ）に逆バイアス印加時に拡がる空乏層
（Ｌ）は、ＰＮ接合（Ｊ）の界面から両側領域（ドレイ
ン及びバックゲート領域）の各電荷量が等量になるよう
に拡がり、図４（ａ）に示すように、不純物濃度がより
低いバックゲート領域（Ｂａ）では大きく、且つ、不純
物濃度がより高いドレイン領域（Ｄ）では小さくそれぞ
れ拡がるため、ＰＮ接合（Ｊ）のコーナ部（Ｊａ）にお
ける空乏層（Ｌ）の拡がり幅（Ｗａ）は直線部（Ｊｂ）
における拡がり幅（Ｗｂ）よりも小さくなって耐圧が低
下し、ブレークダウンを生じ易い点である。即ち、ＰＮ
接合（Ｊ）の直線部（Ｊｂ）におけるバックゲート領域
（Ｂａ）の空乏層とドレイン領域（Ｄ）の空乏層との面
積比（不純物濃度比）は各拡がり幅（Ｗｂｂ）（Ｗｂ
ｄ）の比に比例するが、コーナ部（Ｊａ）で直線部（Ｊ
ｂ）と同じ面積比を得ようとすると、外側のバックゲー
ト領域（Ｂａ）が低濃度で、空乏層が大きく拡がるた
め、拡がり幅（Ｗａｂ）が四分円より縮小する一方、ド
レイン領域（Ｄ）では高濃度で拡がり幅（Ｗａｄ）が大
きく変化しない。そのため、上述したように、コーナ部
（Ｊａ）においてバックゲート領域（Ｂａ）の拡がり幅
（Ｗａｂ）にドレイン領域（Ｄ）の拡がり幅（Ｗａｄ）
を加えた全幅（Ｗａ）が直線部（Ｊｂ）に対して小さく
なってブレークダウンを生じ易くなる。
【０００５】
【課題を解決するための手段】本発明は、半導体基板に
外周部に凹部のない形状の一導電型第１素子領域を形成
すると共に、その外周囲に隣接して枠状他導電型第２素
子領域を形成し、各素子領域の境界にＰＮ接合を形成し
た半導体装置において、内側の第１素子領域及び外側の
第２素子領域をそれぞれ低濃度一導電型不純物及び中、
又は高濃度他導電型不純物領域とし、その境界に高耐圧
性ＰＮ接合を形成したことを特徴とし、又、
外周部に凹部のない形状の一導電型第１素子領域を形成
すると共に、その外周囲に隣接して枠状他導電型第２素
子領域を形成し、各素子領域の境界にＰＮ接合を形成し
た半導体装置において、内側の第１素子領域及び外側の
第２素子領域をそれぞれ低濃度一導電型不純物及び中、
又は高濃度他導電型不純物領域とし、その境界に高耐圧
性ＰＮ接合を形成したことを特徴とし、又、
【０００６】第１、第２各素子領域をそれぞれバックゲ
ート領域、及びドレイン領域とすると共に、バックゲー
ト領域内にソース領域を形成して高耐圧型電界効果トラ
ンジスタを形成したこと、又、第１、第２各素子領域を
それぞれベース領域、及びコレクタ領域とすると共に、
ベース領域内にエミッタ領域を形成して高耐圧型バイポ
ーラトランジスタを形成したこと、又、第２素子領域の
外周部に耐圧向上手段を設けたことを特徴とする。
ート領域、及びドレイン領域とすると共に、バックゲー
ト領域内にソース領域を形成して高耐圧型電界効果トラ
ンジスタを形成したこと、又、第１、第２各素子領域を
それぞれベース領域、及びコレクタ領域とすると共に、
ベース領域内にエミッタ領域を形成して高耐圧型バイポ
ーラトランジスタを形成したこと、又、第２素子領域の
外周部に耐圧向上手段を設けたことを特徴とする。
【０００７】
【作用】上記技術的手段によれば、内側の第１素子領域
及び外側の第２素子領域をそれぞれ低濃度一導電型不純
物及び中、又は高濃度他導電型不純物領域としたので、
その境界に高耐圧性ＰＮ接合が形成される。
及び外側の第２素子領域をそれぞれ低濃度一導電型不純
物及び中、又は高濃度他導電型不純物領域としたので、
その境界に高耐圧性ＰＮ接合が形成される。
【０００８】
【実施例】本発明に係る半導体装置の実施例を図１乃至
図４（ｂ）を参照して以下に説明する。図４（ａ）乃至
図６に示す部分と同一部分には同一参照符号を付してそ
の説明を省略する。相違する点は、ドレイン領域（Ｄ）
とソース領域（Ｓ）とを入れ換えたことである。即ち、
本発明に係る半導体装置は、まず、半導体基板（１）に
高濃度Ｐ型不純物を方形状に選択拡散してソース領域
（Ｓ）を形成すると共にソース領域（Ｓ）を電気的にバ
ックゲート領域となる半導体基板（１）に接続し、その
外周囲に隣接して方形枠状に半導体基板（１）を露出さ
せて低濃度Ｎ型バックゲート領域（Ｂａ）（第１素子領
域）を形成し、次に、バックゲート領域（Ｂａ）の外側
に隣接して深い低濃度Ｐ型不純物領域を形成すると共に
その表面部に中濃度及び高濃度の各Ｐ型不純物を２重方
形枠状に選択拡散してドレイン領域（Ｄ）（第２素子領
域）を内側を中濃度、外側を高濃度として２重に形成す
る。
図４（ｂ）を参照して以下に説明する。図４（ａ）乃至
図６に示す部分と同一部分には同一参照符号を付してそ
の説明を省略する。相違する点は、ドレイン領域（Ｄ）
とソース領域（Ｓ）とを入れ換えたことである。即ち、
本発明に係る半導体装置は、まず、半導体基板（１）に
高濃度Ｐ型不純物を方形状に選択拡散してソース領域
（Ｓ）を形成すると共にソース領域（Ｓ）を電気的にバ
ックゲート領域となる半導体基板（１）に接続し、その
外周囲に隣接して方形枠状に半導体基板（１）を露出さ
せて低濃度Ｎ型バックゲート領域（Ｂａ）（第１素子領
域）を形成し、次に、バックゲート領域（Ｂａ）の外側
に隣接して深い低濃度Ｐ型不純物領域を形成すると共に
その表面部に中濃度及び高濃度の各Ｐ型不純物を２重方
形枠状に選択拡散してドレイン領域（Ｄ）（第２素子領
域）を内側を中濃度、外側を高濃度として２重に形成す
る。
【０００９】上記構成に基づき本発明の動作を次に説明
する。まずトランジスタ導通時は従来と同様で、説明を
省略する。そして、トランジスタ遮断時は空乏層（Ｌ）
がバックゲート領域（Ｂａ）とドレイン領域（Ｄ）（但
し、内側の方）との境界のＰＮ接合（Ｊ）から拡がる
と、コーナ部（Ｊａ）において空乏層（Ｌ）（拡がり
幅：Ｗｃ）が、ＰＮ接合（Ｊ）の直線部（Ｊｂ）におけ
るバックゲート領域（Ｂａ）とドレイン領域（Ｄ）の各
空乏層（Ｌ）の面積比（拡がり幅比Ｗｄｂ／Ｗｄｄ）に
対し面積比が同じになるように拡がっていく。そして、
バックゲート領域（Ｂａ）は低濃度で、且つ、ドレイン
領域（Ｄ）は中濃度であるため、空乏層（Ｌ）は内側の
バックゲート領域（Ｂａ）で大きく、且つ、外側のドレ
イン領域（Ｄ）で小さく拡がっていく。そうすると、外
側のドレイン領域（Ｄ）では空乏層（Ｌ）の拡がり幅
（Ｗｃｄ、Ｗｄｄ）が小さいため、コーナ部（Ｊａ）に
おける空乏層（Ｌ）の拡がり幅（Ｗｃｄ）の縮み量も小
さくなり、又、内側のバックゲート領域（Ｂａ）では空
乏層（Ｌ）の拡がり幅（Ｗｃｂ）は直線部（Ｊｂ）に対
し大きく変化しない。そのため、結果として、コーナ部
（Ｊａ）における拡がり幅（Ｗｃ）は、従来よりも長く
なり、直線部（Ｊｂ）における拡がり幅（Ｗｄ）に対し
十分な大きさを確保出来、バックゲート領域（Ｂａ）と
ドレイン領域（Ｄ）との境界において高耐圧性のＰＮ接
合（Ｊ）を形成出来る。
する。まずトランジスタ導通時は従来と同様で、説明を
省略する。そして、トランジスタ遮断時は空乏層（Ｌ）
がバックゲート領域（Ｂａ）とドレイン領域（Ｄ）（但
し、内側の方）との境界のＰＮ接合（Ｊ）から拡がる
と、コーナ部（Ｊａ）において空乏層（Ｌ）（拡がり
幅：Ｗｃ）が、ＰＮ接合（Ｊ）の直線部（Ｊｂ）におけ
るバックゲート領域（Ｂａ）とドレイン領域（Ｄ）の各
空乏層（Ｌ）の面積比（拡がり幅比Ｗｄｂ／Ｗｄｄ）に
対し面積比が同じになるように拡がっていく。そして、
バックゲート領域（Ｂａ）は低濃度で、且つ、ドレイン
領域（Ｄ）は中濃度であるため、空乏層（Ｌ）は内側の
バックゲート領域（Ｂａ）で大きく、且つ、外側のドレ
イン領域（Ｄ）で小さく拡がっていく。そうすると、外
側のドレイン領域（Ｄ）では空乏層（Ｌ）の拡がり幅
（Ｗｃｄ、Ｗｄｄ）が小さいため、コーナ部（Ｊａ）に
おける空乏層（Ｌ）の拡がり幅（Ｗｃｄ）の縮み量も小
さくなり、又、内側のバックゲート領域（Ｂａ）では空
乏層（Ｌ）の拡がり幅（Ｗｃｂ）は直線部（Ｊｂ）に対
し大きく変化しない。そのため、結果として、コーナ部
（Ｊａ）における拡がり幅（Ｗｃ）は、従来よりも長く
なり、直線部（Ｊｂ）における拡がり幅（Ｗｄ）に対し
十分な大きさを確保出来、バックゲート領域（Ｂａ）と
ドレイン領域（Ｄ）との境界において高耐圧性のＰＮ接
合（Ｊ）を形成出来る。
【００１０】この時、ドレイン領域（Ｄ）の外周部とバ
ックゲート領域（Ｂａ）と連続している半導体基板
（１）との境界においてもドレイン領域（Ｄ）が高濃度
で、且つ、半導体基板（１）がそれに対して低濃度であ
るため、外側の半導体基板（１）において空乏層（Ｌ）
が大きく拡がる。そこで、特にコーナ部における空乏層
幅の縮小化を防止するため、図２に示すように、例えば
方形枠状の低濃度Ｐ型不純物領域からなるガードリング
（２）を耐圧向上手段としてドレイン領域（Ｄ）の外周
部に隣接して、又は離れて適宜、複数列に逐次、形成し
て設けておく。そうすると、ガードリング（２）も半導
体基板（１）も共に低濃度であるため、空乏層がその境
界から均等に拡がっていき、拡がり幅が増大して耐圧が
向上する。
ックゲート領域（Ｂａ）と連続している半導体基板
（１）との境界においてもドレイン領域（Ｄ）が高濃度
で、且つ、半導体基板（１）がそれに対して低濃度であ
るため、外側の半導体基板（１）において空乏層（Ｌ）
が大きく拡がる。そこで、特にコーナ部における空乏層
幅の縮小化を防止するため、図２に示すように、例えば
方形枠状の低濃度Ｐ型不純物領域からなるガードリング
（２）を耐圧向上手段としてドレイン領域（Ｄ）の外周
部に隣接して、又は離れて適宜、複数列に逐次、形成し
て設けておく。そうすると、ガードリング（２）も半導
体基板（１）も共に低濃度であるため、空乏層がその境
界から均等に拡がっていき、拡がり幅が増大して耐圧が
向上する。
【００１１】尚、本発明は、上記実施例においてＰＮ反
転させても良い。又、図３に示すように、半導体基板に
形成した方形状高濃度一導電型（例えばＰ型）エミッタ
領域（Ｅ）に隣接して低濃度他導電型（Ｎ型）ベース領
域（Ｂ）を形成すると共に、それに隣接して高濃度一導
電型コレクタ領域（Ｃ）をそれぞれ方形枠状に形成して
なる高耐圧型バイポーラトランジスタ（Ｑ）についても
適用出来、この場合、コレクタ、ベース各領域（Ｃ）
（Ｂ）間のＰＮ接合で耐圧が向上する。
転させても良い。又、図３に示すように、半導体基板に
形成した方形状高濃度一導電型（例えばＰ型）エミッタ
領域（Ｅ）に隣接して低濃度他導電型（Ｎ型）ベース領
域（Ｂ）を形成すると共に、それに隣接して高濃度一導
電型コレクタ領域（Ｃ）をそれぞれ方形枠状に形成して
なる高耐圧型バイポーラトランジスタ（Ｑ）についても
適用出来、この場合、コレクタ、ベース各領域（Ｃ）
（Ｂ）間のＰＮ接合で耐圧が向上する。
【００１２】
【発明の効果】本発明によれば、半導体基板に外周部に
凹部を持たない形状の一導電型第１素子領域を形成する
と共に、その外周囲に隣接して枠状他導電型第２素子領
域を形成し、各素子領域の境界にＰＮ接合を形成した半
導体装置において、内側の第１素子領域及び外側の第２
素子領域をそれぞれ低濃度一導電型不純物及び中、又は
高濃度他導電型不純物領域としたから、各素子領域の境
界におけるＰＮ接合が高耐圧となって半導体装置の信頼
性が向上する。
凹部を持たない形状の一導電型第１素子領域を形成する
と共に、その外周囲に隣接して枠状他導電型第２素子領
域を形成し、各素子領域の境界にＰＮ接合を形成した半
導体装置において、内側の第１素子領域及び外側の第２
素子領域をそれぞれ低濃度一導電型不純物及び中、又は
高濃度他導電型不純物領域としたから、各素子領域の境
界におけるＰＮ接合が高耐圧となって半導体装置の信頼
性が向上する。
【図１】本発明に係る半導体装置の実施例を示す平面図
である。
である。
【図２】本発明に係る半導体装置の実施例を示す断面図
である。
である。
【図３】本発明に係る半導体装置の他の実施例を示す断
面斜視図である。
面斜視図である。
【図４】（ａ）は従来の半導体装置の一例を示す要部拡
大平面図である。（ｂ）は本発明に係る半導体装置の実
施例を示す要部拡大平面図である。
大平面図である。（ｂ）は本発明に係る半導体装置の実
施例を示す要部拡大平面図である。
【図５】従来の半導体装置の一例を示す平面図である。
【図６】従来の半導体装置の一例を示す断面図である。
Ｂａ 第１素子領域 Ｄ 第２素子領域 Ｊ ＰＮ接合
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年５月１４日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
Claims (4)
- 【請求項１】 半導体基板に外周部に凹部を持たない形
状の一導電型第１素子領域を形成すると共に、その外周
囲に隣接して枠状他導電型第２素子領域を形成し、各素
子領域の境界にＰＮ接合を形成した半導体装置におい
て、 内側の第１素子領域及び外側の第２素子領域をそれぞれ
低濃度一導電型不純物及び中、又は高濃度他導電型不純
物領域とし、その境界に高耐圧性ＰＮ接合を形成したこ
とを特徴とする半導体装置。 - 【請求項２】 第１、第２各素子領域をそれぞれバック
ゲート領域、及びドレイン領域とすると共に、バックゲ
ート領域内にソース領域を形成して高耐圧型電界効果ト
ランジスタを形成したことを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 第１、第２各素子領域をそれぞれベース
領域、及びコレクタ領域とすると共に、ベース領域内に
エミッタ領域を形成して高耐圧型バイポーラトランジス
タを形成したことを特徴とする請求項１記載の半導体装
置。 - 【請求項４】 第２素子領域の外周部に耐圧向上手段を
設けたことを特徴とする請求項１又は２又は３記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11937392A JPH05315614A (ja) | 1992-05-13 | 1992-05-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11937392A JPH05315614A (ja) | 1992-05-13 | 1992-05-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315614A true JPH05315614A (ja) | 1993-11-26 |
Family
ID=14759906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11937392A Pending JPH05315614A (ja) | 1992-05-13 | 1992-05-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315614A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09134966A (ja) * | 1995-10-19 | 1997-05-20 | Kaho Denshi Kofun Yugenkoshi | Ｃｍｏｓトランジスター素子の方形型セル |
-
1992
- 1992-05-13 JP JP11937392A patent/JPH05315614A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09134966A (ja) * | 1995-10-19 | 1997-05-20 | Kaho Denshi Kofun Yugenkoshi | Ｃｍｏｓトランジスター素子の方形型セル |
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