JPH1070204A - フラッシュｅｅｐｒｏｍメモリセル及びその製造方法 - Google Patents
フラッシュｅｅｐｒｏｍメモリセル及びその製造方法Info
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- JPH1070204A JPH1070204A JP9191226A JP19122697A JPH1070204A JP H1070204 A JPH1070204 A JP H1070204A JP 9191226 A JP9191226 A JP 9191226A JP 19122697 A JP19122697 A JP 19122697A JP H1070204 A JPH1070204 A JP H1070204A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 従来のフラッシュＥＥＰＲＯＭセルの製造時
のマスク数を減らし、簡単な構成で、しかも安価なフラ
ッシュＥＥＰＲＯＭセルを提供する。 【解決手段】 フラッシュＥＥＰＲＯＭメモリセルは、
チャネル領域を挟むソース及びドレイン領域（７１，７
２，８１，８２；７３，８３）と、フローティングゲー
ト（１０）と、制御ゲート（９）とを具えている。この
ようなメモリセルのソース及びドレイン領域を、第２導
電形の半導体材料層（１）の第１能動範囲領域（３３）
内に形成した第１導電形の第１及び第２ドープ半導体領
域（７１，７２，８１，８２；７３，８３）とし；前記
制御ゲートを、前記半導体材料層（１）の第２能動範囲
領域（３４）内に形成した第１導電形の第３のドープ半
導体領域で構成し；且つ前記フローティングゲートを、
前記チャネル領域の上に隔離して配置され、且つ前記第
３のドープ半導体領域（９）の上に隔離して延在するポ
リシリコン細条（１０）で構成する。
のマスク数を減らし、簡単な構成で、しかも安価なフラ
ッシュＥＥＰＲＯＭセルを提供する。 【解決手段】 フラッシュＥＥＰＲＯＭメモリセルは、
チャネル領域を挟むソース及びドレイン領域（７１，７
２，８１，８２；７３，８３）と、フローティングゲー
ト（１０）と、制御ゲート（９）とを具えている。この
ようなメモリセルのソース及びドレイン領域を、第２導
電形の半導体材料層（１）の第１能動範囲領域（３３）
内に形成した第１導電形の第１及び第２ドープ半導体領
域（７１，７２，８１，８２；７３，８３）とし；前記
制御ゲートを、前記半導体材料層（１）の第２能動範囲
領域（３４）内に形成した第１導電形の第３のドープ半
導体領域で構成し；且つ前記フローティングゲートを、
前記チャネル領域の上に隔離して配置され、且つ前記第
３のドープ半導体領域（９）の上に隔離して延在するポ
リシリコン細条（１０）で構成する。
Description
【０００１】
【発明の属する技術分野】本発明は単一ポリシリコンレ
ベルのフラッシュＥＥＰＲＯＭセル及びその製造方法に
関するものである。
ベルのフラッシュＥＥＰＲＯＭセル及びその製造方法に
関するものである。
【０００２】フラッシュＥＥＰＲＯＭセルが、電気的に
プログラムすることができ、且つ電気的に消去すること
ができるメモリセルであることは既知である。このよう
なセルはソース及びドレイン電極と、フローティングゲ
ートと、制御ゲートとを具えている。メモリセルをプロ
グラムするとは、ドレイン電極からフローティングゲー
トへの熱い電子を注入して、そこへ電子をトラップさせ
ることを意味する。消去は、通常フローティングゲート
からソース電極への電子のファウラー・ノルドハイムト
ンネル効果により行なわれる。
プログラムすることができ、且つ電気的に消去すること
ができるメモリセルであることは既知である。このよう
なセルはソース及びドレイン電極と、フローティングゲ
ートと、制御ゲートとを具えている。メモリセルをプロ
グラムするとは、ドレイン電極からフローティングゲー
トへの熱い電子を注入して、そこへ電子をトラップさせ
ることを意味する。消去は、通常フローティングゲート
からソース電極への電子のファウラー・ノルドハイムト
ンネル効果により行なわれる。
【０００３】通常のフラッシュＥＥＰＲＯＭセルは積層
ゲートデバイスであり、この場合には酸化物層によって
半導体基板から隔離される第１レベルのポリシリコンで
フローティングゲートを形成し、且つ誘電体層によって
フローティングゲートから隔離される第２レベルのポリ
シリコンで制御ゲートを形成する。
ゲートデバイスであり、この場合には酸化物層によって
半導体基板から隔離される第１レベルのポリシリコンで
フローティングゲートを形成し、且つ誘電体層によって
フローティングゲートから隔離される第２レベルのポリ
シリコンで制御ゲートを形成する。
【０００４】フラッシュＥＥＰＲＯＭデバイスを製造す
るためには、２レベルのポリシリコンを形成するための
製造プロセスが必要であり、しかも通常のＣＭＯＳ製造
法に比べて追加のマスク数が多少多くなる。従って通常
のフラッシュＥＥＰＲＯＭデバイスは多少割高となる。
るためには、２レベルのポリシリコンを形成するための
製造プロセスが必要であり、しかも通常のＣＭＯＳ製造
法に比べて追加のマスク数が多少多くなる。従って通常
のフラッシュＥＥＰＲＯＭデバイスは多少割高となる。
【０００５】
【発明が解決しようとする課題】本発明の目的は上述し
た従来の状態に鑑みて、従来のフラッシュＥＥＰＲＯＭ
セルよりも簡単で、しかも安価なフラッシュＥＥＰＲＯ
Ｍメモリセルを提供することにある。
た従来の状態に鑑みて、従来のフラッシュＥＥＰＲＯＭ
セルよりも簡単で、しかも安価なフラッシュＥＥＰＲＯ
Ｍメモリセルを提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、上述し
たような目的を達成するために、チャネル領域を規定す
るソース及びドレイン領域と、フローティングゲート
と、制御ゲートとを具えているフラッシュＥＥＰＲＯＭ
メモリセルにおいて、前記ソース及びドレイン領域を、
第２導電形の半導体材料層の第１能動範囲領域内に形成
した第１導電形の第１及び第２のドープ半導体領域と
し、前記制御ゲートを前記半導体材料層の第２能動範囲
領域に形成した第１導電形の第３のドープ半導体領域で
構成し、且つ前記フローティングゲートを前記チャネル
領域の上に隔離して配置されると共に前記第３のドープ
半導体領域の上に隔離して延在するポリシリコン細条で
構成するようにする。
たような目的を達成するために、チャネル領域を規定す
るソース及びドレイン領域と、フローティングゲート
と、制御ゲートとを具えているフラッシュＥＥＰＲＯＭ
メモリセルにおいて、前記ソース及びドレイン領域を、
第２導電形の半導体材料層の第１能動範囲領域内に形成
した第１導電形の第１及び第２のドープ半導体領域と
し、前記制御ゲートを前記半導体材料層の第２能動範囲
領域に形成した第１導電形の第３のドープ半導体領域で
構成し、且つ前記フローティングゲートを前記チャネル
領域の上に隔離して配置されると共に前記第３のドープ
半導体領域の上に隔離して延在するポリシリコン細条で
構成するようにする。
【０００７】本発明によるフラッシュＥＥＰＲＯＭメモ
リセルは、第１導電形の半導体層内に、フィールド酸化
物層部分によって範囲が定められる第１及び第２の能動
範囲領域を形成する工程と；前記第１能動範囲領域内
に、前記セルのソース及びドレインを構成すると共にこ
れらソースとドレイン間にチャネル領域を規定する第２
導電形の第１及び第２のドープ半導体領域を形成し、且
つ前記第２能動範囲領域内に、前記セルの制御ゲートを
構成する第２導電形の第３のドープ半導体領域を形成す
る工程と；前記チャネル領域の上及び前記第３のドープ
半導体領域の上に前記セルのフローティングゲートを構
成するポリシリコン細条を隔離して形成する工程と；に
よって製造することができる。
リセルは、第１導電形の半導体層内に、フィールド酸化
物層部分によって範囲が定められる第１及び第２の能動
範囲領域を形成する工程と；前記第１能動範囲領域内
に、前記セルのソース及びドレインを構成すると共にこ
れらソースとドレイン間にチャネル領域を規定する第２
導電形の第１及び第２のドープ半導体領域を形成し、且
つ前記第２能動範囲領域内に、前記セルの制御ゲートを
構成する第２導電形の第３のドープ半導体領域を形成す
る工程と；前記チャネル領域の上及び前記第３のドープ
半導体領域の上に前記セルのフローティングゲートを構
成するポリシリコン細条を隔離して形成する工程と；に
よって製造することができる。
【０００８】本発明によるフラッシュＥＥＰＲＯＭセル
は単一ポリシリコンレベルを有し、このためにこのセル
は簡単、且つ安価に製造することができる。実際上、こ
のようなセルはごく僅かな専用のマスクを追加するだけ
で通常のＣＭＯＳ法により製造することができる。例え
ば、コンデンサを集積化するために用立てるＣＭＯＳ法
で、これらのコンデンサを形成するのに用いるのと同じ
注入処理によりセルのソース及びドレイン領域と制御ゲ
ート領域とを形成することができる。セルのフローティ
ングゲートはＭＯＳトランジスタのゲートを形成するの
と同時に形成することができ：ＭＯＳトランジスタのゲ
ートをこれらトランジスタのチャネルから隔離する酸化
物層の厚さを十分に薄くすれば、この酸化物層によって
フラッシュＥＥＰＲＯＭセル用のトンネル酸化物層を形
成することもでき、さもなければセル用のトンネル酸化
物層を形成するのに単一のマスク層が必要となる。セル
の制御ゲート領域は、ＭＯＳトランジスタ集積化用の基
板にウェル領域を形成するあらゆるＣＭＯＳ法にて用立
てられるのと同じ注入工程を用いて形成することもで
き、セルのソース及びドレイン領域も、それぞれ専用の
マスク注入工程により形成することができ；この場合に
は他の追加のマスクを必要とするも、メモリセルの性能
を向上させることができる。制御ゲートをコンデンサ形
成時の注入工程を用いて形成すると共にセルのソース及
びドレイン領域を前記専用の注入工程により形成するこ
とによってさらに良好な性能を達成することができ：コ
ンデンサ形成時の注入工程の注入ドーズ量は一般にウェ
ル領域形成用注入工程の注入ドーズ量よりも高いから、
フローティングゲートと制御ゲートとの間の容量結合が
高くなり、セルの面積を小さくすることができる。
は単一ポリシリコンレベルを有し、このためにこのセル
は簡単、且つ安価に製造することができる。実際上、こ
のようなセルはごく僅かな専用のマスクを追加するだけ
で通常のＣＭＯＳ法により製造することができる。例え
ば、コンデンサを集積化するために用立てるＣＭＯＳ法
で、これらのコンデンサを形成するのに用いるのと同じ
注入処理によりセルのソース及びドレイン領域と制御ゲ
ート領域とを形成することができる。セルのフローティ
ングゲートはＭＯＳトランジスタのゲートを形成するの
と同時に形成することができ：ＭＯＳトランジスタのゲ
ートをこれらトランジスタのチャネルから隔離する酸化
物層の厚さを十分に薄くすれば、この酸化物層によって
フラッシュＥＥＰＲＯＭセル用のトンネル酸化物層を形
成することもでき、さもなければセル用のトンネル酸化
物層を形成するのに単一のマスク層が必要となる。セル
の制御ゲート領域は、ＭＯＳトランジスタ集積化用の基
板にウェル領域を形成するあらゆるＣＭＯＳ法にて用立
てられるのと同じ注入工程を用いて形成することもで
き、セルのソース及びドレイン領域も、それぞれ専用の
マスク注入工程により形成することができ；この場合に
は他の追加のマスクを必要とするも、メモリセルの性能
を向上させることができる。制御ゲートをコンデンサ形
成時の注入工程を用いて形成すると共にセルのソース及
びドレイン領域を前記専用の注入工程により形成するこ
とによってさらに良好な性能を達成することができ：コ
ンデンサ形成時の注入工程の注入ドーズ量は一般にウェ
ル領域形成用注入工程の注入ドーズ量よりも高いから、
フローティングゲートと制御ゲートとの間の容量結合が
高くなり、セルの面積を小さくすることができる。
【０００９】
【発明の実施の形態】図面、特に図１，図２及び図３を
参照するに、本発明によるフラッシュＥＥＰＲＯＭメモ
リセルを形成する半導体チップの範囲を参照番号３１で
示してあり、通常のＮ−チャネルＭＯＳＦＥＴを形成す
る同じ半導体チップの範囲を参照番号３２で示してあ
る。
参照するに、本発明によるフラッシュＥＥＰＲＯＭメモ
リセルを形成する半導体チップの範囲を参照番号３１で
示してあり、通常のＮ−チャネルＭＯＳＦＥＴを形成す
る同じ半導体チップの範囲を参照番号３２で示してあ
る。
【００１０】この例ではＮチャネルタイプのものとする
フラッシュＥＥＰＲＯＭセルは、厚いフィールド酸化物
層の部分２によって範囲が定められる第１能動範囲領域
３３におけるＰ形半導体基板１内に形成したＮ形ソース
領域７１，７２及びドレイン領域８１，８２と、前記第
１能動範囲領域３３に対してほぼ平行な第２能動範囲領
域３４における基板１内に形成したＮ形の制御ゲートは
拡散領域９と、前記第２能動範囲領域３４を覆うゲート
酸化物１１と、通常、ゲート酸化物層１１よりも薄く、
前記第１能動範囲領域３３を覆うトンネル酸化物層１１
１とを具えている。第１及び第２能動範囲領域３３，３
４にはポリシリコン製のフローティングゲート１０が直
角に延在し；第２能動範囲領域３４では、ポリシリコン
のフローティング ゲート１０をゲート酸化物層１１に
よって制御ゲート拡散領域９から絶縁し；第１能動範囲
領域３３では、ポリシリコンのフローティング ゲート
１０をトンネル酸化物層１１１によって基板１から隔離
させると共にソース領域７１及びドレイン領域８１から
も隔離させる。
フラッシュＥＥＰＲＯＭセルは、厚いフィールド酸化物
層の部分２によって範囲が定められる第１能動範囲領域
３３におけるＰ形半導体基板１内に形成したＮ形ソース
領域７１，７２及びドレイン領域８１，８２と、前記第
１能動範囲領域３３に対してほぼ平行な第２能動範囲領
域３４における基板１内に形成したＮ形の制御ゲートは
拡散領域９と、前記第２能動範囲領域３４を覆うゲート
酸化物１１と、通常、ゲート酸化物層１１よりも薄く、
前記第１能動範囲領域３３を覆うトンネル酸化物層１１
１とを具えている。第１及び第２能動範囲領域３３，３
４にはポリシリコン製のフローティングゲート１０が直
角に延在し；第２能動範囲領域３４では、ポリシリコン
のフローティング ゲート１０をゲート酸化物層１１に
よって制御ゲート拡散領域９から絶縁し；第１能動範囲
領域３３では、ポリシリコンのフローティング ゲート
１０をトンネル酸化物層１１１によって基板１から隔離
させると共にソース領域７１及びドレイン領域８１から
も隔離させる。
【００１１】ＮチャネルＭＯＳＦＥＴも同様に、厚いフ
ィールド酸化物層の部分２によって範囲が定められる各
能動範囲領域３５内に形成し、ここではＮ形のソース領
域３７及びドレイン領域３８を基板１内に形成し；ゲー
ト酸化物層１１２が基板１を覆うようにし、且つポリシ
リコンのゲート１００をゲート酸化物層１１２の上に形
成する。
ィールド酸化物層の部分２によって範囲が定められる各
能動範囲領域３５内に形成し、ここではＮ形のソース領
域３７及びドレイン領域３８を基板１内に形成し；ゲー
ト酸化物層１１２が基板１を覆うようにし、且つポリシ
リコンのゲート１００をゲート酸化物層１１２の上に形
成する。
【００１２】通常のフラッシュＥＥＰＲＯＭメモリセル
とは異なり、本発明によるフラッシュＥＥＰＲＯＭメモ
リセルは、制御ゲートをフローティングゲートの上に重
畳させないから、積層−ゲートデバイスではない。つま
り、通常のフラッシュＥＥＰＲＯＭメモリセルは二重ポ
リシリコンレベルのデバイスであるのに対し、本発明に
よるフラッシュＥＥＰＲＯＭメモリセルは単一ポリシリ
コンレベルのデバイスである。しかし、本発明による単
一ポリシリコンレベルのセルの動作は、通常のフラッシ
ュＥＥＰＲＯＭセルの動作に似ており：書込みモードで
は、８〜１２Ｖの電圧を制御ゲート拡散領域へ印加し、
３〜５Ｖの電圧をドレイン領域へ印加し、ソース領域を
大地電位に保持して；メモリセルのチャネル領域（ソー
ス領域とドレイン領域との間に構成される基板１の領
域）に生成される熱い電子がフローティングゲート１０
内に注入されて、そこに電子がトラップされるように
し；消去モードでは、制御ゲートを大地電位に保ち、ド
レイン領域をフローティング状態にし、ソース領域に８
〜１２Ｖの電圧を印加して、フローティングゲート１０
にトラップした電子がトンネル酸化物層を経てソース領
域へと突き抜けるようにする（ファウラー・ノルドハイ
ム トンネル効果）。読取りモードでは、制御ゲートへ
約５Ｖの電圧を印加し、ドレイン領域を約１Ｖにバイア
スし、ソース領域を大地電位に保つ。
とは異なり、本発明によるフラッシュＥＥＰＲＯＭメモ
リセルは、制御ゲートをフローティングゲートの上に重
畳させないから、積層−ゲートデバイスではない。つま
り、通常のフラッシュＥＥＰＲＯＭメモリセルは二重ポ
リシリコンレベルのデバイスであるのに対し、本発明に
よるフラッシュＥＥＰＲＯＭメモリセルは単一ポリシリ
コンレベルのデバイスである。しかし、本発明による単
一ポリシリコンレベルのセルの動作は、通常のフラッシ
ュＥＥＰＲＯＭセルの動作に似ており：書込みモードで
は、８〜１２Ｖの電圧を制御ゲート拡散領域へ印加し、
３〜５Ｖの電圧をドレイン領域へ印加し、ソース領域を
大地電位に保持して；メモリセルのチャネル領域（ソー
ス領域とドレイン領域との間に構成される基板１の領
域）に生成される熱い電子がフローティングゲート１０
内に注入されて、そこに電子がトラップされるように
し；消去モードでは、制御ゲートを大地電位に保ち、ド
レイン領域をフローティング状態にし、ソース領域に８
〜１２Ｖの電圧を印加して、フローティングゲート１０
にトラップした電子がトンネル酸化物層を経てソース領
域へと突き抜けるようにする（ファウラー・ノルドハイ
ム トンネル効果）。読取りモードでは、制御ゲートへ
約５Ｖの電圧を印加し、ドレイン領域を約１Ｖにバイア
スし、ソース領域を大地電位に保つ。
【００１３】本発明によるフラッシュＥＥＰＲＯＭメモ
リセルの製造方法の第１実施例によれば、先ず例えば既
知のＬＯＣＯＳ法によって基板１の上にフィールド酸化
物層２を選択的に形成する。フラッシュＥＥＰＲＯＭメ
モリセルを形成する半導体チップの範囲３１内では、能
動範囲領域３３及び３４の上にフィールド酸化物層２を
形成せず；同様に、ＮチャネルＭＯＳＦＥＴを形成する
半導体チップの範囲３２内でも能動範囲領域３５の上に
はフィールド酸化物層２を形成しないようにする（図
４）。
リセルの製造方法の第１実施例によれば、先ず例えば既
知のＬＯＣＯＳ法によって基板１の上にフィールド酸化
物層２を選択的に形成する。フラッシュＥＥＰＲＯＭメ
モリセルを形成する半導体チップの範囲３１内では、能
動範囲領域３３及び３４の上にフィールド酸化物層２を
形成せず；同様に、ＮチャネルＭＯＳＦＥＴを形成する
半導体チップの範囲３２内でも能動範囲領域３５の上に
はフィールド酸化物層２を形成しないようにする（図
４）。
【００１４】図５及び図９に示すように、領域３２を完
全に覆うと共に能動範囲領域３３を部分的に覆うレジス
トマスク５を設けた後に、Ｎ形ドーパント、一般にヒ素
又はリンを約１Ｅ１４〜１Ｅ１５原子／ｃｍ2 のドース
量で注入して、フラッシュＥＥＰＲＯＭセルの制御ゲー
ト拡散領域９と、ソース領域７１及びドレイン領域８１
とを形成する。従って、ソース領域７１とドレイン領域
８１との間にチャネル領域が画成される。上記ドーズ量
での上述したような注入処理はコンデンサを形成するた
めの通常のＣＭＯＳ法で行なうことができ、この場合に
は追加のマスクは不要である。その代わり、コンデンサ
をチップに形成すべきでない場合には、専用のマスクが
必要である。
全に覆うと共に能動範囲領域３３を部分的に覆うレジス
トマスク５を設けた後に、Ｎ形ドーパント、一般にヒ素
又はリンを約１Ｅ１４〜１Ｅ１５原子／ｃｍ2 のドース
量で注入して、フラッシュＥＥＰＲＯＭセルの制御ゲー
ト拡散領域９と、ソース領域７１及びドレイン領域８１
とを形成する。従って、ソース領域７１とドレイン領域
８１との間にチャネル領域が画成される。上記ドーズ量
での上述したような注入処理はコンデンサを形成するた
めの通常のＣＭＯＳ法で行なうことができ、この場合に
は追加のマスクは不要である。その代わり、コンデンサ
をチップに形成すべきでない場合には、専用のマスクが
必要である。
【００１５】一旦レジストマスク５を除去した後に、能
動範囲領域３３，３４及び３５の上にそれぞれゲート酸
化物層１０１，１１及び１１２を通常２００オングスト
ロームの厚さに成長させる（図６及び図１０）。
動範囲領域３３，３４及び３５の上にそれぞれゲート酸
化物層１０１，１１及び１１２を通常２００オングスト
ロームの厚さに成長させる（図６及び図１０）。
【００１６】次いで、能動範囲領域３３だけが覆われな
いようにレジストマスク５０を形成する（図１３）。次
に領域３３におけるゲート酸化物層１０１を除去し（図
７及び図１１）、その後に能動範囲領域３３の上に厚さ
が約８０〜１４０オングストロームの薄いトンネル酸化
物層１１１を形成する。
いようにレジストマスク５０を形成する（図１３）。次
に領域３３におけるゲート酸化物層１０１を除去し（図
７及び図１１）、その後に能動範囲領域３３の上に厚さ
が約８０〜１４０オングストロームの薄いトンネル酸化
物層１１１を形成する。
【００１７】次にポリシリコン層を堆積し、これを選択
的に除去して、フラッシュＥＥＰＲＯＭセルのフローテ
ィングゲート１０及びＭＯＳＦＥＴ３２のゲート１００
を画成する。
的に除去して、フラッシュＥＥＰＲＯＭセルのフローテ
ィングゲート１０及びＭＯＳＦＥＴ３２のゲート１００
を画成する。
【００１８】次いで、能動範囲領域３３内にＮ形ドーパ
ント、好ましくはリンを約１Ｅ１３〜５Ｅ１３原子／ｃ
ｍ2 のドーズ量で注入して、セルのフローティングゲー
トと整列するメモリセルのソース領域７２及びドレイン
領域７２，８２を形成し；これと同じ注入処理によりト
ランジスタの領域３２にＮチャネルＭＯＳＦＥＴのソー
ス領域３７及びドレイン領域３８を形成する。
ント、好ましくはリンを約１Ｅ１３〜５Ｅ１３原子／ｃ
ｍ2 のドーズ量で注入して、セルのフローティングゲー
トと整列するメモリセルのソース領域７２及びドレイン
領域７２，８２を形成し；これと同じ注入処理によりト
ランジスタの領域３２にＮチャネルＭＯＳＦＥＴのソー
ス領域３７及びドレイン領域３８を形成する。
【００１９】次にメモリセルのポリシリコン フローテ
ィングゲート１０の両側並びにトランジスタ３２のポリ
シリコンゲート１００の両側に絶縁材料のスペーサ１
２，１３及び３９，４０を形成する。
ィングゲート１０の両側並びにトランジスタ３２のポリ
シリコンゲート１００の両側に絶縁材料のスペーサ１
２，１３及び３９，４０を形成する。
【００２０】次いで通常行われるように、メモリセル及
びトランジスタにスペーサ１２，１３及び３９，４０と
自己整列法でＮ形のドーパント、好ましくはヒ素を約１
Ｅ１５〜５Ｅ１５原子／ｃｍ2 のドーズ量で注入する。
びトランジスタにスペーサ１２，１３及び３９，４０と
自己整列法でＮ形のドーパント、好ましくはヒ素を約１
Ｅ１５〜５Ｅ１５原子／ｃｍ2 のドーズ量で注入する。
【００２１】通常のＣＭＯＳ製造法と比較した場合に、
本発明による方法はせいぜい２つの追加のマスク、即ち
セルの制御ゲート拡散領域９と、ソース領域７１及びド
レイン領域８１とを形成するためのドーパント注入用の
マスクと、トンネル酸化物層１１１を形成すべき個所の
ゲート酸化物層１０１を除去するためのマスクとを必要
とするだけであることは明らかである。
本発明による方法はせいぜい２つの追加のマスク、即ち
セルの制御ゲート拡散領域９と、ソース領域７１及びド
レイン領域８１とを形成するためのドーパント注入用の
マスクと、トンネル酸化物層１１１を形成すべき個所の
ゲート酸化物層１０１を除去するためのマスクとを必要
とするだけであることは明らかである。
【００２２】ＣＭＯＳ法によってコンデンサも形成する
場合には、これらのコンデンサを形成するのに用いられ
る注入工程によってメモリセルの制御ゲート拡散領域
と、ソース及びドレイン領域とを形成することができる
ため、この場合にはメモリセルの形成に僅か１つの追加
マスクを必要とするだけである。
場合には、これらのコンデンサを形成するのに用いられ
る注入工程によってメモリセルの制御ゲート拡散領域
と、ソース及びドレイン領域とを形成することができる
ため、この場合にはメモリセルの形成に僅か１つの追加
マスクを必要とするだけである。
【００２３】さらに、同じチップ内にＥＥＰＲＯＭメモ
リセルを集積化すべき場合には、ゲート酸化物層を選択
的にエッチングするためのマスクをＥＥＰＲＯＭセルの
トンネル酸化物領域画成用の製造工程にて既に設けるよ
うにする。この場合には追加のマスクは全く不要であ
る。
リセルを集積化すべき場合には、ゲート酸化物層を選択
的にエッチングするためのマスクをＥＥＰＲＯＭセルの
トンネル酸化物領域画成用の製造工程にて既に設けるよ
うにする。この場合には追加のマスクは全く不要であ
る。
【００２４】高密度化がさらに進む次世代の集積回路で
は、ＭＯＳトランジスタのゲート酸化物層の厚さも現行
の２００オングストロームよりも薄くなり、特にゲート
酸化物層はトンネル酸化物層の厚さにほぼ等しい厚さと
なり得ることにも留意すべきである。この場合には、前
述した製造方法にてトンネル酸化物層を形成するのにゲ
ート酸化物層を選択的にエッチングする必要がなくなる
ため、もう１つのマスクをなくすことができる。この場
合に、前述した方法によってコンデンサも形成する場合
には、本発明によるフラッシュＥＥＰＲＯＭセルを形成
するのに追加のマスクは全く必要でなくなる。
は、ＭＯＳトランジスタのゲート酸化物層の厚さも現行
の２００オングストロームよりも薄くなり、特にゲート
酸化物層はトンネル酸化物層の厚さにほぼ等しい厚さと
なり得ることにも留意すべきである。この場合には、前
述した製造方法にてトンネル酸化物層を形成するのにゲ
ート酸化物層を選択的にエッチングする必要がなくなる
ため、もう１つのマスクをなくすことができる。この場
合に、前述した方法によってコンデンサも形成する場合
には、本発明によるフラッシュＥＥＰＲＯＭセルを形成
するのに追加のマスクは全く必要でなくなる。
【００２５】本発明による製造方法の第２実施例では、
制御ゲート拡散領域９を形成するのに、Ｎ形ドーパン
ト、好ましくはリンを約５Ｅ１２〜２Ｅ１３原子／ｃｍ
2 のドーズ量でマスク注入することによって形成する。
このような注入処置は通常ＰチャネルＭＯＳＦＥＴを集
積化すべき場合に、Ｎ形ウェル領域９０（図１７）を形
成するためのＣＭＯＳ製造法で行なうことができる。こ
の注入処置は、注入ドーズ量が低いために、フラッシュ
ＥＥＰＲＯＭのソース及びドレイン領域も形成するのに
は適さず、従って能動範囲領域３３をレジストマスク５
５によってマスクし（図１８）；ＮチャネルＭＯＳＦＥ
Ｔの領域３２もマスクすべきである（図１４）。
制御ゲート拡散領域９を形成するのに、Ｎ形ドーパン
ト、好ましくはリンを約５Ｅ１２〜２Ｅ１３原子／ｃｍ
2 のドーズ量でマスク注入することによって形成する。
このような注入処置は通常ＰチャネルＭＯＳＦＥＴを集
積化すべき場合に、Ｎ形ウェル領域９０（図１７）を形
成するためのＣＭＯＳ製造法で行なうことができる。こ
の注入処置は、注入ドーズ量が低いために、フラッシュ
ＥＥＰＲＯＭのソース及びドレイン領域も形成するのに
は適さず、従って能動範囲領域３３をレジストマスク５
５によってマスクし（図１８）；ＮチャネルＭＯＳＦＥ
Ｔの領域３２もマスクすべきである（図１４）。
【００２６】ゲート酸化物層を成長させ、前記第１実施
例の製造方法につき述べたように能動範囲領域３３にお
けるゲート酸化物層を選択的にエッチングし、トンネル
酸化物層を成長させ、ポリシリコン層を堆積して、エッ
チングした後には、レジストマスク５６を形成し（図１
５及び図１９）、且つＮ形ドーパント、好ましくはヒ素
及びリンをそれぞれ１Ｅ１５〜５Ｅ１５原子／ｃｍ2 及
び５Ｅ１３〜５Ｅ１４原子／ｃｍ2 のドーズ量で、しか
もそれぞれ２０〜５０ＫｅＶ及び３０〜１００ＫｅＶの
エネルギーで注入してメモリセルのソース及びドレイン
領域７３及び８３を形成する。その後、前の実施例と同
じような処置を行なう。
例の製造方法につき述べたように能動範囲領域３３にお
けるゲート酸化物層を選択的にエッチングし、トンネル
酸化物層を成長させ、ポリシリコン層を堆積して、エッ
チングした後には、レジストマスク５６を形成し（図１
５及び図１９）、且つＮ形ドーパント、好ましくはヒ素
及びリンをそれぞれ１Ｅ１５〜５Ｅ１５原子／ｃｍ2 及
び５Ｅ１３〜５Ｅ１４原子／ｃｍ2 のドーズ量で、しか
もそれぞれ２０〜５０ＫｅＶ及び３０〜１００ＫｅＶの
エネルギーで注入してメモリセルのソース及びドレイン
領域７３及び８３を形成する。その後、前の実施例と同
じような処置を行なう。
【００２７】第１実施例と較べて、第２実施例の製造方
法により造ったメモリセルの方が性能が優れ；実際上、
メモリセルのソース及びドレイン領域を形成するのに専
用のヒ素及びリンを用いることにより、メモリセルの電
気的な消去動作中におけるバンドからバンドへのトンネ
リング（ＢＢＴ）に関連する電流を低減させることがで
きる。
法により造ったメモリセルの方が性能が優れ；実際上、
メモリセルのソース及びドレイン領域を形成するのに専
用のヒ素及びリンを用いることにより、メモリセルの電
気的な消去動作中におけるバンドからバンドへのトンネ
リング（ＢＢＴ）に関連する電流を低減させることがで
きる。
【００２８】第３実施例の製造方法では、第１実施例に
おけるように、メモリセルの制御ゲート拡散領域９を形
成するのに、コンデンサを形成するＣＭＯＳ法にて用立
てることのできる注入法を活用する。しかし、第１実施
例の場合とは異なり、メモリセルのソース及びドレイン
領域はこの注入法によって制御ゲート拡散領域と同時に
形成するのではない。その代わり、メモリセルのソース
及びドレイン領域は第２実施例と同じようにして、即ち
ヒ素及びリンの専用注入によって形成する。
おけるように、メモリセルの制御ゲート拡散領域９を形
成するのに、コンデンサを形成するＣＭＯＳ法にて用立
てることのできる注入法を活用する。しかし、第１実施
例の場合とは異なり、メモリセルのソース及びドレイン
領域はこの注入法によって制御ゲート拡散領域と同時に
形成するのではない。その代わり、メモリセルのソース
及びドレイン領域は第２実施例と同じようにして、即ち
ヒ素及びリンの専用注入によって形成する。
【００２９】第２実施例の製造方法に較べて、第３実施
例による方がメモリセルの占有面積が小さくなり；実際
上、コンデンサを形成するのに用いられる注入ドーズ量
は一般に、Ｎ形ウェルを形成するのに用いられる注入ド
ーズ量よりも高いため、制御ゲート拡散領域のドーピン
グレベルは高くなり；これにより制御ゲート拡散領域と
フローティングゲートとの間の重畳面積が減っても、こ
れら両者間の容量性結合を高めることができる。
例による方がメモリセルの占有面積が小さくなり；実際
上、コンデンサを形成するのに用いられる注入ドーズ量
は一般に、Ｎ形ウェルを形成するのに用いられる注入ド
ーズ量よりも高いため、制御ゲート拡散領域のドーピン
グレベルは高くなり；これにより制御ゲート拡散領域と
フローティングゲートとの間の重畳面積が減っても、こ
れら両者間の容量性結合を高めることができる。
【００３０】第３実施例の製造方法では、従来のＣＭＯ
Ｓ法に較べて追加のマスク数はせいぜい３つであり、即
ち（ＣＭＯＳ法によってコンデンサも形成するのではな
い場合における）メモリセルの制御ゲート拡散領域を形
成するためのマスクと、メモリセルのチャネル領域上の
ゲート酸化物層を選択的にエッチングするためのマスク
と、メモリセルのソース及びドレイン領域を形成するた
めにヒ素及びリンを専用に注入するためのマスクとの３
つのマスクを必要とするだけである。しかし、ＣＭＯＳ
法によってコンデンサも形成する場合には、僅か２つの
追加マスクを必要とするだけである。
Ｓ法に較べて追加のマスク数はせいぜい３つであり、即
ち（ＣＭＯＳ法によってコンデンサも形成するのではな
い場合における）メモリセルの制御ゲート拡散領域を形
成するためのマスクと、メモリセルのチャネル領域上の
ゲート酸化物層を選択的にエッチングするためのマスク
と、メモリセルのソース及びドレイン領域を形成するた
めにヒ素及びリンを専用に注入するためのマスクとの３
つのマスクを必要とするだけである。しかし、ＣＭＯＳ
法によってコンデンサも形成する場合には、僅か２つの
追加マスクを必要とするだけである。
【図１】本発明の実施例によるフラッシュＥＥＰＲＯＭ
セルの頂部平面図である。
セルの頂部平面図である。
【図２】図１のII−II線上での断面図と外部回路のトラ
ンジスタの同様な断面図とで完成させた断面図である。
ンジスタの同様な断面図とで完成させた断面図である。
【図３】図１の III−III 線上での断面図である。
【図４】図１のフラッシュＥＥＰＲＯＭセル及び図２の
断面図と同様な断面にて見た外部回路のトランジスタを
完成させる第１実施例の一製造工程を示す断面図であ
る。
断面図と同様な断面にて見た外部回路のトランジスタを
完成させる第１実施例の一製造工程を示す断面図であ
る。
【図５】同じく前記第１実施例の次の製造工程を示す断
面図である。
面図である。
【図６】同じく前記第１実施例のさらに次の製造工程を
示す断面図である。
示す断面図である。
【図７】同じく前記第１実施例のさらに次の製造工程を
示す断面図である。
示す断面図である。
【図８】同じく前記第１実施例のさらに次の製造工程を
示す断面図である。
示す断面図である。
【図９】図５の製造工程に対応する上述した第１実施例
の方法の工程を図３の断面図と同様な断面にて見た断面
図である。
の方法の工程を図３の断面図と同様な断面にて見た断面
図である。
【図１０】図６の製造工程に対応する上述した第１実施
例の方法の工程を図３の断面図と同様な断面にて見た断
面図である。
例の方法の工程を図３の断面図と同様な断面にて見た断
面図である。
【図１１】図７の製造工程に対応する上述した第１実施
例の方法の工程を図３の断面図と同様な断面にて見た断
面図である。
例の方法の工程を図３の断面図と同様な断面にて見た断
面図である。
【図１２】図８の製造工程に対応する上述した第１実施
例の方法の工程を図３の断面図と同様な断面にて見た断
面図である。
例の方法の工程を図３の断面図と同様な断面にて見た断
面図である。
【図１３】前記製造方法にて利用されるマスクの１つの
レイアウトを示す頂部平面図である。
レイアウトを示す頂部平面図である。
【図１４】本発明の第２実施例による製造方法の一つの
工程を図２と同様な断面にて見た断面図である。
工程を図２と同様な断面にて見た断面図である。
【図１５】本発明の第２実施例による製造方法の次の工
程を図２と同様な断面にて見た断面図である。
程を図２と同様な断面にて見た断面図である。
【図１６】図８にて示した製造工程に対応する工程を図
３と同様な断面にて見た断面図である。
３と同様な断面にて見た断面図である。
【図１７】図１４の製造工程に対応する工程における他
の外部回路のトランジスタの断面図である。
の外部回路のトランジスタの断面図である。
【図１８】前記第２実施例の製造方法にて用いられるマ
スクの１つを示す頂部平面図である。
スクの１つを示す頂部平面図である。
【図１９】前記第２実施例の製造方法にて用いられる他
の１つのマスクを示す頂部平面図である。
の１つのマスクを示す頂部平面図である。
１ 基板 ２ フィールド酸化物層 ５ レジストマスク ９ 制御ゲート拡散領域 １０ フラッシュＥＥＰＲＯＭセルのフローティングゲ
ート １１ ゲート酸化物層 ３１ フラッシュＥＥＰＲＯＭセル形成用半導体チップ
の範囲 ３２ ＮチャネルＭＯＳＦＥＴ形成用半導体チップの範
囲 ３３，３４，３５ 能動範囲領域 ３７ ＮチャネルＭＯＳＦＥＴのソース領域 ３８ ＮチャネルＭＯＳＦＥＴのドレイン領域 ５０，５５，５６ レジストマスク ７１，７２，７３ フラッシュＥＥＰＲＯＭセルのソー
ス領域 ８１，８２，８３ フラッシュＥＥＰＲＯＭセルのドレ
イン領域 ９０ ウェル １００ ＭＯＳＦＥＴのゲート １０１ ゲート酸化物層 １１１ トンネル酸化物層 １１２ ゲート酸化物層
ート １１ ゲート酸化物層 ３１ フラッシュＥＥＰＲＯＭセル形成用半導体チップ
の範囲 ３２ ＮチャネルＭＯＳＦＥＴ形成用半導体チップの範
囲 ３３，３４，３５ 能動範囲領域 ３７ ＮチャネルＭＯＳＦＥＴのソース領域 ３８ ＮチャネルＭＯＳＦＥＴのドレイン領域 ５０，５５，５６ レジストマスク ７１，７２，７３ フラッシュＥＥＰＲＯＭセルのソー
ス領域 ８１，８２，８３ フラッシュＥＥＰＲＯＭセルのドレ
イン領域 ９０ ウェル １００ ＭＯＳＦＥＴのゲート １０１ ゲート酸化物層 １１１ トンネル酸化物層 １１２ ゲート酸化物層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カルロ リヴァ イタリア国 ミラノ 20055 レナト ヴ ィア エーレ マナラ ８
Claims (21)
- 【請求項１】 チャネル領域を規定するソース及びドレ
イン領域（７１，７２，８１，８２；７３，８３）と、
フローティングゲート（１０）と、制御ゲート（９）と
を具えているフラッシュＥＥＰＲＯＭメモリセルにおい
て、前記ソース及びドレイン領域を、第２導電形の半導
体材料層（１）の第１能動範囲領域（３３）内に形成し
た第１導電形の第１及び第２のドープ半導体領域（７
１，７２，８１，８２；７３，８３）とし、前記制御ゲ
ートを前記半導体材料層（１）の第２能動範囲領域（３
４）に形成した第１導電形の第３のドープ半導体領域
（９）で構成し、且つ前記フローティングゲートを前記
チャネル領域の上に隔離して配置されると共に前記第３
のドープ半導体領域（９）の上に隔離して延在するポリ
シリコン細条（１０）で構成することを特徴とするフラ
ッシュＥＥＰＲＯＭメモリセル。 - 【請求項２】 フローティングゲートを形成する前記ポ
リシリコン細条（１０）を第１及び第２酸化物層（１１
１，１１）によって前記チャネル領域及び前記第３のド
ープした半導体領域（９）から隔離するようにしたこと
を特徴とする請求項１に記載のフラッシュＥＥＰＲＯＭ
メモリセル。 - 【請求項３】 前記第１酸化物層（１１１）の厚さを、
前記ポリシリコン細条（１０）から前記第１及び第２の
ドープ半導体領域（７１，７２，８１，８２；７３，８
３）へ電子を突き抜けさせるのに好適な厚さとしたこと
を特徴とする請求項２に記載のフラッシュＥＥＰＲＯＭ
メモリセル。 - 【請求項４】 前記第１酸化物層（１１１）の厚さを約
８０〜１４０オングストロームとしたことを特徴とする
請求項３に記載のフラッシュＥＥＰＲＯＭメモリセル。 - 【請求項５】 前記第２酸化物層（１１）の厚さを前記
第１酸化物層（１１１）の厚さと同じ厚さとしたことを
特徴とする請求項３に記載のフラッシュＥＥＰＲＯＭメ
モリセル。 - 【請求項６】 前記第１酸化物層（１１１）及び第２酸
化物層（１１）の厚さを約８０〜１４０オングストロー
ムとしたことを特徴とする請求項５に記載のフラッシュ
ＥＥＰＲＯＭメモリセル。 - 【請求項７】 前記第１及び第２能動範囲領域（３３，
３４）の範囲をフィールド酸化物層の部分によって定め
たことを特徴とする請求項１〜６のいずれか一項に記載
のフラッシュＥＥＰＲＯＭメモリセル。 - 【請求項８】 前記第１導電形をＮ形とし、且つ前記第
２導電形をＰ形としたことを特徴とする請求項１〜７の
いずれか一項に記載のフラッシュＥＥＰＲＯＭメモリセ
ル。 - 【請求項９】 フラッシュＥＥＰＲＯＭメモリセルの製
造に当たり、 第１導電形の半導体層（１）内に、フィールド酸化物層
部分（２）によって範囲が定められる第１及び第２の能
動範囲領域（３３，３４）を形成する工程と；前記第１
能動範囲領域（３３）内に、前記セルのソース及びドレ
インを構成すると共にこれらソースとドレイン間にチャ
ネル領域を規定する第２導電形の第１及び第２のドープ
半導体領域（７１，７２，８１，８２；７３，８３）を
形成し、且つ前記第２能動範囲領域（３４）内に、前記
セルの制御ゲートを構成する第２導電形の第３のドープ
半導体領域（９）を形成する工程と；前記チャネル領域
の上及び前記第３のドープ半導体領域（９）の上に前記
セルのフローティングゲートを構成するポリシリコン細
条（１０）を隔離して形成する工程と；を含むことを特
徴とするフラッシュＥＥＰＲＯＭメモリセルの製造方
法。 - 【請求項１０】 前記第１及び第２能動範囲領域（３
３，３４）を形成する前記工程が、内部に回路手段用の
デバイスを形成すべき少なくとも１つの第３能動範囲領
域も同時に形成することを特徴とする請求項９に記載の
方法。 - 【請求項１１】 前記第１及び第２のドープ半導体領域
（７１，７２，８１，８２）を形成すると共に前記第３
のドープ半導体領域（９）を形成する前記工程が、前記
ポリシリコン細条を形成する前に、前記第１及び第２能
動範囲領域（３３，３４）内に第１ドーパントを選択的
に同時に注入する工程を含むことを特徴とする請求項１
０に記載の方法。 - 【請求項１２】 前記第１ドーパントを注入する工程が
ヒ素又はリンを約１Ｅ１４〜１Ｅ１５原子／cm2 のドー
ズ量で注入することを特徴とする請求項１１に記載の方
法。 - 【請求項１３】 前記第１及び第２能動範囲領域（３
３，３４）に第１ドーパントを注入する前記工程が、集
積コンデンサを形成するために前記少なくとも１つの第
３能動範囲領域内に前記第１ドーパントを同時に注入す
る工程を含むことを特徴とする請求項１１に記載の方
法。 - 【請求項１４】 前記第３のドープ半導体領域（９）を
形成する前記工程が、第１ドーパントを前記第２能動範
囲領域（３４）内に選択的に注入する工程を含み、且つ
前記第１及び第２ドープ半導体領域（７３，８３）を形
成する前記工程が、前記ポリシリコン細条（１０）の形
成後に、前記第１能動範囲領域（３３）内に第２ドーパ
ントを選択的に注入する工程を含むことを特徴とする請
求項１０に記載の方法。 - 【請求項１５】 前記第１ドーパントを注入する前記注
入工程が、リンを５Ｅ１２〜２Ｅ１３原子／cm2 のドー
ズ量で注入し、且つ前記第２ドーパントを注入する前記
注入工程が、ヒ素をリンと共にそれぞれ１Ｅ１５〜５Ｅ
１５原子／cm 2 及び５Ｅ１３〜５Ｅ１４原子／cm2 のド
ーズ量で、しかもそれぞれ２０〜５０ＫｅＶ及び３０〜
１００ＫｅＶのエネルギーで注入することを特徴とする
請求項１４に記載の方法。 - 【請求項１６】 前記第２能動範囲領域（３４）内への
前記第１ドーパントの前記注入工程によって、前記少な
くとも１つの第３能動範囲領域内へも前記第１ドーパン
トを同時に注入して、第１導電形チャネルＭＯＳＦＥＴ
形成用の第２導電形ウェル領域（９０）を形成すること
を特徴とする請求項１５に記載の方法。 - 【請求項１７】 前記第２能動範囲領域（３４）内への
第１ドーパントの前記注入工程が集積コンデンサを形成
するために前記少なくとも１つの第３能動範囲領域内へ
も第１ドーパントを同時に注入することを特徴とする請
求項１５に記載の方法。 - 【請求項１８】 前記ポリシリコン細条（１０）を隔離
して形成する前記工程が、前記第１及び第２能動領域
（３３，３４）の上に、第１の厚さを有する第１酸化物
層（１１，１０１，１１２）を形成し、該第１酸化物層
（１０１）を前記第１能動範囲領域（３３）の上から選
択的に除去し、且つ前記第１能動範囲領域（３３）の上
に前記第１の厚さよりも薄い第２の厚さを有する第２酸
化物層（１１１）を形成する工程を含むことを特徴とす
る請求項１０に記載の方法。 - 【請求項１９】 前記第１の厚さを約２００オングスト
ロームとし、且つ前記第２の厚さを約８０〜１４０オン
グストロームとすることを特徴とする請求項１８に記載
の方法。 - 【請求項２０】 前記ポリシリコン細条（１０）を隔離
して形成する前記工程が、前記第１及び第２能動範囲領
域（３３，３４）の上に独特の酸化物層を形成し、該酸
化物層によって前記第１能動範囲領域の上にはトンネル
酸化物層を、前記第２能動範囲領域の上にはゲート酸化
物層を形成することを特徴とする請求項１０に記載の方
法。 - 【請求項２１】 前記酸化物層の厚さを約８０〜１４０
オングストロームとすることを特徴とする請求項２０に
記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT96830398:2 | 1996-07-18 | ||
| EP96830398A EP0820103B1 (en) | 1996-07-18 | 1996-07-18 | Single polysilicon level flash EEPROM cell and manufacturing process therefor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1070204A true JPH1070204A (ja) | 1998-03-10 |
Family
ID=8225963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9191226A Pending JPH1070204A (ja) | 1996-07-18 | 1997-07-16 | フラッシュｅｅｐｒｏｍメモリセル及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5936276A (ja) |
| EP (1) | EP0820103B1 (ja) |
| JP (1) | JPH1070204A (ja) |
| DE (1) | DE69624107T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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