JP2550092B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2550092B2 JP2550092B2 JP62220226A JP22022687A JP2550092B2 JP 2550092 B2 JP2550092 B2 JP 2550092B2 JP 62220226 A JP62220226 A JP 62220226A JP 22022687 A JP22022687 A JP 22022687A JP 2550092 B2 JP2550092 B2 JP 2550092B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に係り、特にMIS型電界効果ト
ランジスタの高信頼度化に好適で、耐ホツトキヤリア効
果のすぐれたMIS型電界効果トランジスタに関する。
ランジスタの高信頼度化に好適で、耐ホツトキヤリア効
果のすぐれたMIS型電界効果トランジスタに関する。
従来のMIS型電界効果トランジスタは、ゲート長が短
かくなると、短チヤネル効果、ホツトキヤリア効果等が
増大し、動作信頼性を保つのが困難になつてきている。
こうした中で、ゲート長１μｍレベルで高信頼度動作の
可能な構造として有力な構造に、特開昭60-121771号に
記載されている低濃度ドレイン（ライトリー ドープト
ドレイン:Lightly Doped Drain,以後LDDと略記）構造
があげられる。これを第２図に示す。
かくなると、短チヤネル効果、ホツトキヤリア効果等が
増大し、動作信頼性を保つのが困難になつてきている。
こうした中で、ゲート長１μｍレベルで高信頼度動作の
可能な構造として有力な構造に、特開昭60-121771号に
記載されている低濃度ドレイン（ライトリー ドープト
ドレイン:Lightly Doped Drain,以後LDDと略記）構造
があげられる。これを第２図に示す。
上記従来技術は、ゲート長が１μｍレベルまでは非常
に有効であつたが、ゲート長がサブミクロン以下に小さ
くなると、従来の5V電源で使用するには信頼性が不足し
て来ている。また、信頼性確保のため、電源電圧を低下
させると信頼性は向上するが逆に電源駆動能力が低下す
るという問題があつた。
に有効であつたが、ゲート長がサブミクロン以下に小さ
くなると、従来の5V電源で使用するには信頼性が不足し
て来ている。また、信頼性確保のため、電源電圧を低下
させると信頼性は向上するが逆に電源駆動能力が低下す
るという問題があつた。
本発明の目的は、ゲート長がハーフミクロン以下にな
つても従来電源電圧で信頼性良く動作する素子及びその
製造方法を提供することにある。
つても従来電源電圧で信頼性良く動作する素子及びその
製造方法を提供することにある。
上記目的は、LDD構造のMIS型トランジスタのチヤネル
のソース，ドレイン端に、デプレツシヨンモード領域を
自己整合的に形成することにより達成される。
のソース，ドレイン端に、デプレツシヨンモード領域を
自己整合的に形成することにより達成される。
本発明の構造における信頼度の向上性を、通常のCMOS
インバータ回路の駆動部に応用した場合を例に説明す
る。
インバータ回路の駆動部に応用した場合を例に説明す
る。
まず、第３図（ａ）に示したのが通常のCMOSインバー
タの回路図で、Ｑ21がｐチヤネルMOSトランジスタ、Ｑ
22がｎチヤネルMOSトランジスタである。この時、電源
電圧ＶCC＝5V、入力電圧ＶINの振幅を5V、入力電圧ＶIN
の立上り、立下り時間を5ns、そして、出力部に代表的
な負荷容量0.5pFを付加する。駆動側ｎチヤネルMOSトラ
ンジスタのゲート，ソース間電圧ＶGS、及びドレイン，
ソース間電圧ＶDSの動作電圧軌跡はＶGS−ＶDS平面上で
第３図（ｂ）22のようになる。この図で破線21は等基板
電流曲線であり、21aが10-6A,21bが10-7A,21cが10-8Ａ
のものである。ｎチヤネルMOSトランジスタの信頼性
は、ホツトキヤリアの発生量を示す基板電流と良い対応
を示しており、素子の寿命も基板電流の多量発生領域で
動作させるほど低下することになる。
タの回路図で、Ｑ21がｐチヤネルMOSトランジスタ、Ｑ
22がｎチヤネルMOSトランジスタである。この時、電源
電圧ＶCC＝5V、入力電圧ＶINの振幅を5V、入力電圧ＶIN
の立上り、立下り時間を5ns、そして、出力部に代表的
な負荷容量0.5pFを付加する。駆動側ｎチヤネルMOSトラ
ンジスタのゲート，ソース間電圧ＶGS、及びドレイン，
ソース間電圧ＶDSの動作電圧軌跡はＶGS−ＶDS平面上で
第３図（ｂ）22のようになる。この図で破線21は等基板
電流曲線であり、21aが10-6A,21bが10-7A,21cが10-8Ａ
のものである。ｎチヤネルMOSトランジスタの信頼性
は、ホツトキヤリアの発生量を示す基板電流と良い対応
を示しており、素子の寿命も基板電流の多量発生領域で
動作させるほど低下することになる。
では、第４図で本発明の素子を駆動部に用いた場合を
示す。（ａ）が、その等価回路で、この場合、本発明の
素子はチヤネルのドレイン端側にのみデプレツシヨンモ
ード部がある場合に相当する。Ｑ32がデプレツシヨンMO
Sトランジスタで、Ｑ33が従来のエンハンスメントMOSト
ランジスタである。第３図のインバータと同様の動作を
させた時の各トランジスタの動作電圧軌跡を第４図
（ｂ），（ｃ）に示す。（ｂ）がＱ32に、（ｃ）がＱ33
に対応する。（ｂ），（ｃ）より、ドレイン電圧が２つ
のMOSトランジスタで良く分圧され、動作電圧軌跡32,33
が基板電流多量発生領域34を通つていない。故に、本発
明の素子は、ホツトキヤリア効果に対する信頼性が大き
く向上することが明らかである。また、デプレツシヨン
MOSトランジスタは、エンハンスメントMOSトランジスタ
Ｑ33の両側にあつても基本的な特性は変わらない。トラ
ンスフアーMOSトランジスタへの応用を考えると本発明
のように、対称的なものが良い事になる。
示す。（ａ）が、その等価回路で、この場合、本発明の
素子はチヤネルのドレイン端側にのみデプレツシヨンモ
ード部がある場合に相当する。Ｑ32がデプレツシヨンMO
Sトランジスタで、Ｑ33が従来のエンハンスメントMOSト
ランジスタである。第３図のインバータと同様の動作を
させた時の各トランジスタの動作電圧軌跡を第４図
（ｂ），（ｃ）に示す。（ｂ）がＱ32に、（ｃ）がＱ33
に対応する。（ｂ），（ｃ）より、ドレイン電圧が２つ
のMOSトランジスタで良く分圧され、動作電圧軌跡32,33
が基板電流多量発生領域34を通つていない。故に、本発
明の素子は、ホツトキヤリア効果に対する信頼性が大き
く向上することが明らかである。また、デプレツシヨン
MOSトランジスタは、エンハンスメントMOSトランジスタ
Ｑ33の両側にあつても基本的な特性は変わらない。トラ
ンスフアーMOSトランジスタへの応用を考えると本発明
のように、対称的なものが良い事になる。
また、上記特性は、通常にシングルドレインMOSトラ
ンジスタにおいても応用可能であるが、シングルドレイ
ンではゲート長がサブミクロンとなつてくると、ドレイ
ン，ソース間のブレイクダウン耐圧が不足してくる。こ
のため、本発明のように、ドレイン，ソースに低濃度部
を設けた構造にするとよい。
ンジスタにおいても応用可能であるが、シングルドレイ
ンではゲート長がサブミクロンとなつてくると、ドレイ
ン，ソース間のブレイクダウン耐圧が不足してくる。こ
のため、本発明のように、ドレイン，ソースに低濃度部
を設けた構造にするとよい。
以下、本発明の実施例を第１図および第５〜13図を用
いて説明する。
いて説明する。
まず第１図に本発明の代表的な実施例を示す。ソー
ス，ドレインに低濃度層５を有するLDD構造において、
チヤネルのソース，ドレイン近傍の閾値電圧をデプレツ
シヨンモードにしたものである。チヤネルの両端にデプ
レツシヨンモード層４がある為、トランスフアーゲート
のような対称動作が可能となる。インバータ等のドライ
バMOSの場合にはドレイン側だけで良い。
ス，ドレインに低濃度層５を有するLDD構造において、
チヤネルのソース，ドレイン近傍の閾値電圧をデプレツ
シヨンモードにしたものである。チヤネルの両端にデプ
レツシヨンモード層４がある為、トランスフアーゲート
のような対称動作が可能となる。インバータ等のドライ
バMOSの場合にはドレイン側だけで良い。
次に、第５図，第６図に示した実施例は、本発明の構
造にパンチスルーストツパ層16を付加したものである。
第５図はデプレツシヨンモード層４を形成時に、さらに
高エネルギーで基板内部にボロンを打込んだものであ
る。また、第６図は基板１内全面にパンチスルーストツ
パ層16を形成したものである。これにより、前述の高信
頼度化を実現し、かつ、パンチスルー等の短チヤネル効
果を低減することができる。なお、パンチスルーストツ
パ層は、基板内部ソース，ドレイン拡散層5,7の周辺だ
けでも効果はあるが、第5,6図のように形成した方がよ
り効果は大きい。
造にパンチスルーストツパ層16を付加したものである。
第５図はデプレツシヨンモード層４を形成時に、さらに
高エネルギーで基板内部にボロンを打込んだものであ
る。また、第６図は基板１内全面にパンチスルーストツ
パ層16を形成したものである。これにより、前述の高信
頼度化を実現し、かつ、パンチスルー等の短チヤネル効
果を低減することができる。なお、パンチスルーストツ
パ層は、基板内部ソース，ドレイン拡散層5,7の周辺だ
けでも効果はあるが、第5,6図のように形成した方がよ
り効果は大きい。
また、第7,8図に示したものは、本発明の代表的構造
を示した第１図において、低濃度拡散層５を省き、ソー
ス，ドレインを直接高濃度層７としたものである。ソー
ス，ドレイン間のブレイクダウン耐圧がもつならば、本
実施例の構造の方が電流駆動能力がより向上する。第８
図は、第７図において、高濃度層７とゲート電極３との
重なりを最小にすべく、サイドウオール絶縁膜６形成の
後に高濃度層７を形成したものである。これにより、同
じゲート長でも実効チヤネル長を大きくすることがで
き、短チヤネル効果が生じにくくなる。
を示した第１図において、低濃度拡散層５を省き、ソー
ス，ドレインを直接高濃度層７としたものである。ソー
ス，ドレイン間のブレイクダウン耐圧がもつならば、本
実施例の構造の方が電流駆動能力がより向上する。第８
図は、第７図において、高濃度層７とゲート電極３との
重なりを最小にすべく、サイドウオール絶縁膜６形成の
後に高濃度層７を形成したものである。これにより、同
じゲート長でも実効チヤネル長を大きくすることがで
き、短チヤネル効果が生じにくくなる。
次に本発明の構造を実現する代表的な製造方法につい
て示す。
て示す。
まず、第９図（ａ）の如くｐ型10Ω−cm程度のシリコ
ン基板１上に選択的に素子分離領域を形成後、ゲート酸
化膜２を10〜50nm形成し、その上に高濃度にリンをドー
プした多結晶シリコン膜３を100〜500nm、続いてCVD-Si
O2膜10を400nm程度被膜後、上部のCVD-SiO2膜10のみを
フオトエツチングによりパターニングする。その後、こ
のSiO2膜10をマスクとして多結晶シリコン膜３、ゲート
酸化膜２を通して基板表面にデプレツシヨンモード用に
りんを100〜300KeVの高エネルギーで打込む。尚、りん
の代りに、ひ素を打ち込んでもよい。
ン基板１上に選択的に素子分離領域を形成後、ゲート酸
化膜２を10〜50nm形成し、その上に高濃度にリンをドー
プした多結晶シリコン膜３を100〜500nm、続いてCVD-Si
O2膜10を400nm程度被膜後、上部のCVD-SiO2膜10のみを
フオトエツチングによりパターニングする。その後、こ
のSiO2膜10をマスクとして多結晶シリコン膜３、ゲート
酸化膜２を通して基板表面にデプレツシヨンモード用に
りんを100〜300KeVの高エネルギーで打込む。尚、りん
の代りに、ひ素を打ち込んでもよい。
次に、同図（ｂ）の如く、サイドCVD-SiO2を200〜300
nm被膜後、反応性イオンエツチングにより、最初のSiO2
膜10の側壁部にサイドウオール絶縁膜11を形成する。そ
の後、上記２つのSiO2膜10,11をマスクに多結晶シリコ
ンをエツチングし、自己整合的にゲート電極３を形成す
る。これにより、１つのゲートを有するMOSトランジス
タのチヤネルのソース，ドレイン端に自己整合的にデプ
レツシヨン型MOSが直列に形成されたことになる。
nm被膜後、反応性イオンエツチングにより、最初のSiO2
膜10の側壁部にサイドウオール絶縁膜11を形成する。そ
の後、上記２つのSiO2膜10,11をマスクに多結晶シリコ
ンをエツチングし、自己整合的にゲート電極３を形成す
る。これにより、１つのゲートを有するMOSトランジス
タのチヤネルのソース，ドレイン端に自己整合的にデプ
レツシヨン型MOSが直列に形成されたことになる。
以後は、通常の形成工程と同じく、まず、ゲート電極
をマスクにリンやひ素を1012〜1014cm-2打込み、低濃度
拡散層５を形成し、続いて、CVD-SiO2膜を200〜500nm被
膜後、反応性イオンエツチングにより第２のサイドウオ
ールSiO2膜６を形成する。最後に、ゲート電極３及び第
２のサイドウオールSiO2膜６をマスクとしてひ素を1015
〜1016cm-2打ち込んで高濃度拡散層７を形成する。これ
を（ｃ）に示す。
をマスクにリンやひ素を1012〜1014cm-2打込み、低濃度
拡散層５を形成し、続いて、CVD-SiO2膜を200〜500nm被
膜後、反応性イオンエツチングにより第２のサイドウオ
ールSiO2膜６を形成する。最後に、ゲート電極３及び第
２のサイドウオールSiO2膜６をマスクとしてひ素を1015
〜1016cm-2打ち込んで高濃度拡散層７を形成する。これ
を（ｃ）に示す。
本手法によると、本発明の代表的な構造を自己整合的
に形成することが出来、マスクの増大がない。
に形成することが出来、マスクの増大がない。
さらに、第10,11,12図は、本発明の構造を別の構造方
法で形成したものである。まず、第10図は、第１のゲー
ト電極３を形成後、デプレツシヨンモード用不純物打込
みを行い、次に、第１のゲート電極３の側壁に第２のゲ
ート電極12を形成してから、LDD用ソース，ドレインを
形成するものである。これにより、第５図と同様に自己
整合的に本発明の構造を形成できる。また、第11図に示
したものは、第１のゲート電極用導電膜を被膜後、絶縁
膜15を被膜し、その上に、第２のゲート電極14を形成す
る。ここで、第２のゲート電極14をマスクに、第１のゲ
ート電極用導電膜を通してデプレツシヨンモード用不純
物打込み４を行い、第２のゲート電極14の側壁に第３の
サイドウオール電極13を形成する。最後に、第2,第３の
ゲート電極をマスクに第１のゲート電極３を形成し、後
は前述の通り、LDD用ソース，ドレインを形成する。第1
1図は第10図の構造に比べ、サイドウオール電極13の信
頼性が向上する。
法で形成したものである。まず、第10図は、第１のゲー
ト電極３を形成後、デプレツシヨンモード用不純物打込
みを行い、次に、第１のゲート電極３の側壁に第２のゲ
ート電極12を形成してから、LDD用ソース，ドレインを
形成するものである。これにより、第５図と同様に自己
整合的に本発明の構造を形成できる。また、第11図に示
したものは、第１のゲート電極用導電膜を被膜後、絶縁
膜15を被膜し、その上に、第２のゲート電極14を形成す
る。ここで、第２のゲート電極14をマスクに、第１のゲ
ート電極用導電膜を通してデプレツシヨンモード用不純
物打込み４を行い、第２のゲート電極14の側壁に第３の
サイドウオール電極13を形成する。最後に、第2,第３の
ゲート電極をマスクに第１のゲート電極３を形成し、後
は前述の通り、LDD用ソース，ドレインを形成する。第1
1図は第10図の構造に比べ、サイドウオール電極13の信
頼性が向上する。
第12図に示した方法は、第１のゲート電極３の形成時
のマスクとなる絶縁膜10を、レジスト18をマスクとして
形成する際においてオーバーエツチによりサイドエツチ
ングを行い、第12図（ａ）の如く加工する。その後、レ
ジストを除去し、デプレツシヨンモード用不純物打込み
を行い、後は第５図の（ｂ）以後と同様とする。本実施
例によれば、リソグラフイーの限界で定まる寸法より
も、狭い寸法を得ることができるため、第１のゲート電
極３自体の寸法をリソグラフイーの限界付近に設定する
ことが可能となる。
のマスクとなる絶縁膜10を、レジスト18をマスクとして
形成する際においてオーバーエツチによりサイドエツチ
ングを行い、第12図（ａ）の如く加工する。その後、レ
ジストを除去し、デプレツシヨンモード用不純物打込み
を行い、後は第５図の（ｂ）以後と同様とする。本実施
例によれば、リソグラフイーの限界で定まる寸法より
も、狭い寸法を得ることができるため、第１のゲート電
極３自体の寸法をリソグラフイーの限界付近に設定する
ことが可能となる。
また、第13図に本発明により形成可能な他の実施例を
示す。第13図（ａ）は、第５図（ａ）とほぼ同じである
が、絶縁膜10をマスクにデプレツシヨンモード用不純物
ではなく、低濃度拡散層５を形成したものである。以後
は、第13図（ｂ）の如く、第１のゲート電極３を形成
後、高濃度拡散層７を形成する。これにより、従来LDD
構造の改良が可能である。本構造は、従来LDD構造にお
けるLDD固有のホツトキヤリア劣化モードを生じさせぬ
ため、従来LDD構造よりは高信頼度化が達成可能であ
る。
示す。第13図（ａ）は、第５図（ａ）とほぼ同じである
が、絶縁膜10をマスクにデプレツシヨンモード用不純物
ではなく、低濃度拡散層５を形成したものである。以後
は、第13図（ｂ）の如く、第１のゲート電極３を形成
後、高濃度拡散層７を形成する。これにより、従来LDD
構造の改良が可能である。本構造は、従来LDD構造にお
けるLDD固有のホツトキヤリア劣化モードを生じさせぬ
ため、従来LDD構造よりは高信頼度化が達成可能であ
る。
本発明によれば、自己整合プロセスにより、従来構造
よりも高信頼度の構造を得ることができ、超微細プロセ
スによるULSIの実現に非常に有効である。
よりも高信頼度の構造を得ることができ、超微細プロセ
スによるULSIの実現に非常に有効である。
第１図は本発明の一実施例を示す半導体装置構造の断面
図、第２図は従来構造の代表例を示す半導体装置構造の
断面図、第３図は従来構造をCMOSインバータに応用した
ときの等価回路図と、動作電圧軌跡図、第４図は本発明
構造をCMOSインバータに応用したときの等価回路図と、
動作電圧軌跡、第５〜８図は本発明構造の実施例を示し
た断面図、第９図は本発明の構造を形成する代表的な製
造工程を示す断面図、第10〜13図は本発明構造を形成す
る製法の実施例を示した断面図である。 １……半導体基板、２……ゲート絶縁膜、3,12,13,14…
…ゲート電極、６……サイドウオール絶縁膜、6,7……
ソース，ドレイン拡散層、10,11……絶縁膜、４……デ
プレツシヨンモード層。
図、第２図は従来構造の代表例を示す半導体装置構造の
断面図、第３図は従来構造をCMOSインバータに応用した
ときの等価回路図と、動作電圧軌跡図、第４図は本発明
構造をCMOSインバータに応用したときの等価回路図と、
動作電圧軌跡、第５〜８図は本発明構造の実施例を示し
た断面図、第９図は本発明の構造を形成する代表的な製
造工程を示す断面図、第10〜13図は本発明構造を形成す
る製法の実施例を示した断面図である。 １……半導体基板、２……ゲート絶縁膜、3,12,13,14…
…ゲート電極、６……サイドウオール絶縁膜、6,7……
ソース，ドレイン拡散層、10,11……絶縁膜、４……デ
プレツシヨンモード層。
フロントページの続き (72)発明者 山中 俊明 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 酒井 芳男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (5)
- 【請求項１】MIS型電界効果トランジスタにおいて、該
トランジスタのチヤネル領域内のソース端とドレイン端
の両方、あるいは少なくともドレイン端の一方に、デプ
レツシヨンモード領域を有し、かつ、該トランジスタの
ソース，ドレインの両方あるいは少なくともドレイン端
の一方が、低濃度領域を有することを特徴とする半導体
装置。 - 【請求項２】該ソース，ドレイン，デプレツシヨンモー
ド層、チヤネル部の少なくともいずれか１つの下部基板
内に、パンチスルーストツパ用が形成されてなることを
特徴とする特許請求の範囲第１項記載の半導体装置。 - 【請求項３】半導体基板上に第１の絶縁膜を介して第１
の導電膜を被膜する工程と、該第１の導電膜上に第２の
絶縁膜を被膜する工程と、第２の絶縁膜をフオトエツチ
ングにより所望の幅にパターニングする工程と、該第２
の絶縁膜をマスクに導電膜、第１の絶縁膜を通し基板へ
不純物をイオン注入する工程と、該第２の絶縁膜の側壁
部に第１のサイドウオールを形成する工程と、該第２の
絶縁膜と該第１のサイドウオールをマスクに下部導電膜
をエツチングする工程を具備した半導体装置の製造方
法。 - 【請求項４】導電膜をエツチング後に、第１の絶縁膜を
通し、基板に第２の不純物をイオン注入する工程と、導
電膜側壁部に第２のサイドウオールを形成する工程と、
該導電膜と第２のサイドウオールをマスクに第３の不純
物を基板にイオン注入する工程を具備した特許請求の範
囲第３項記載の半導体装置の製造方法。 - 【請求項５】第１の不純物のイオン注入により形成され
る不純物層が、デプレツシヨンモード形成層、あるい
は、低不純物濃度のドレイン，ソースであることを特徴
とする特許請求の範囲第３項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62220226A JP2550092B2 (ja) | 1987-09-04 | 1987-09-04 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62220226A JP2550092B2 (ja) | 1987-09-04 | 1987-09-04 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6464364A JPS6464364A (en) | 1989-03-10 |
| JP2550092B2 true JP2550092B2 (ja) | 1996-10-30 |
Family
ID=16747859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62220226A Expired - Fee Related JP2550092B2 (ja) | 1987-09-04 | 1987-09-04 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550092B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2545762B2 (ja) * | 1990-04-13 | 1996-10-23 | 日本電装株式会社 | 高耐圧ｍｉｓトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法 |
| JPH08172187A (ja) * | 1994-12-16 | 1996-07-02 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5516711A (en) * | 1994-12-16 | 1996-05-14 | Mosel Vitelic, Inc. | Method for forming LDD CMOS with oblique implantation |
-
1987
- 1987-09-04 JP JP62220226A patent/JP2550092B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6464364A (en) | 1989-03-10 |
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