JPH11186389A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11186389A JPH11186389A JP9355330A JP35533097A JPH11186389A JP H11186389 A JPH11186389 A JP H11186389A JP 9355330 A JP9355330 A JP 9355330A JP 35533097 A JP35533097 A JP 35533097A JP H11186389 A JPH11186389 A JP H11186389A
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Abstract
(57)【要約】
【課題】 シリコン窒化物ストッパ方式を採用する半導
体装置において、リーク電流を抑制しかつゲート電極間
に形成されるコンタクトホール底部の開口面積を増大さ
せる。 【解決手段】 シリコン基板１の主表面上にゲート絶縁
層を介在して形成されたゲート電極２上にハードマスク
絶縁層３を形成する。ゲート電極２の側面を覆うように
形成された薄いＳｉＯ2 層４上に直接ＳｉＮサイドウォ
ールスペーサ８を形成する。ＳｉＮストッパ層５上に形
成された層間絶縁層６を貫通しシリコン基板１の主表面
に達するようにコンタクトホール７が形成される。
体装置において、リーク電流を抑制しかつゲート電極間
に形成されるコンタクトホール底部の開口面積を増大さ
せる。 【解決手段】 シリコン基板１の主表面上にゲート絶縁
層を介在して形成されたゲート電極２上にハードマスク
絶縁層３を形成する。ゲート電極２の側面を覆うように
形成された薄いＳｉＯ2 層４上に直接ＳｉＮサイドウォ
ールスペーサ８を形成する。ＳｉＮストッパ層５上に形
成された層間絶縁層６を貫通しシリコン基板１の主表面
に達するようにコンタクトホール７が形成される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、ＤＲＡＭ（Dynamic Rand
om Access Memory），ＳＲＡＭ（Static Random Access
Memory ）等のメモリセルに適用する窒化物ストッパ方
式を採用した半導体装置およびその製造方法に関するも
のである。
びその製造方法に関し、特に、ＤＲＡＭ（Dynamic Rand
om Access Memory），ＳＲＡＭ（Static Random Access
Memory ）等のメモリセルに適用する窒化物ストッパ方
式を採用した半導体装置およびその製造方法に関するも
のである。
【０００２】
【従来の技術】従来から、窒化物層をストッパ層として
用いたいわゆる窒化物ストッパ方式を採用した半導体装
置は知られている。図１９には、窒化物ストッパ方式を
採用した従来の半導体装置の一例が示されている。
用いたいわゆる窒化物ストッパ方式を採用した半導体装
置は知られている。図１９には、窒化物ストッパ方式を
採用した従来の半導体装置の一例が示されている。
【０００３】図１９を参照して、シリコン基板１の主表
面上にはゲート絶縁層を介在して１対のゲート電極２が
形成されている。ゲート電極２は、たとえば、ドープト
ポリシリコン層２ａとＷＳｉ層２ｂとを有する。
面上にはゲート絶縁層を介在して１対のゲート電極２が
形成されている。ゲート電極２は、たとえば、ドープト
ポリシリコン層２ａとＷＳｉ層２ｂとを有する。
【０００４】ゲート電極２上にはＳｉＯ2 等からなるハ
ードマスク絶縁層３が形成される。このハードマスク絶
縁層３とゲート電極２とを覆うように薄いＳｉＯ2 層４
が形成される。この薄いＳｉＯ2 層を介在してゲート電
極２とハードマスク絶縁層３の側面を覆うようにＳｉＯ
2 サイドウォールスペーサ１５が形成される。
ードマスク絶縁層３が形成される。このハードマスク絶
縁層３とゲート電極２とを覆うように薄いＳｉＯ2 層４
が形成される。この薄いＳｉＯ2 層を介在してゲート電
極２とハードマスク絶縁層３の側面を覆うようにＳｉＯ
2 サイドウォールスペーサ１５が形成される。
【０００５】ハードマスク絶縁層３とＳｉＯ2 サイドウ
ォールスペーサ１５とを覆うようにＳｉＮストッパ層５
が形成される。このＳｉＮストッパ層５を覆うようにＳ
ｉＯ 2 等からなる層間絶縁層６が形成される。この層間
絶縁層６と、ＳｉＮストッパ層５と、薄いＳｉＯ2 層４
とを貫通してシリコン基板１の主表面に達するようにコ
ンタクトホール７が形成される。コンタクトホール７は
一方のＳｉＯ2 サイドウォールスペーサ１５に達するよ
うに形成され、該一方のＳｉＯ2 サイドウォールスペー
サ１５の表面上にはＳｉＮサイドウォールスペーサ８ａ
が残余する。
ォールスペーサ１５とを覆うようにＳｉＮストッパ層５
が形成される。このＳｉＮストッパ層５を覆うようにＳ
ｉＯ 2 等からなる層間絶縁層６が形成される。この層間
絶縁層６と、ＳｉＮストッパ層５と、薄いＳｉＯ2 層４
とを貫通してシリコン基板１の主表面に達するようにコ
ンタクトホール７が形成される。コンタクトホール７は
一方のＳｉＯ2 サイドウォールスペーサ１５に達するよ
うに形成され、該一方のＳｉＯ2 サイドウォールスペー
サ１５の表面上にはＳｉＮサイドウォールスペーサ８ａ
が残余する。
【０００６】上記のコンタクトホール７内から層間絶縁
層６上に延在するように配線層９が形成される。配線層
９は、ドープトポリシリコン層９ａと、その上に形成さ
れたＷＳｉ層９ｂとを有する。
層６上に延在するように配線層９が形成される。配線層
９は、ドープトポリシリコン層９ａと、その上に形成さ
れたＷＳｉ層９ｂとを有する。
【０００７】図１９に示される構造において、一方のＳ
ｉＯ2 サイドウォールスペーサ１５の厚みと、その表面
上に形成されるＳｉＮサイドウォールスペーサ８ａの厚
みとで分離幅Ｗ４が規定される。この分離幅Ｗ４の値を
所定以上の値とすることにより、ゲート電極２と配線層
９間の絶縁を確保できる。図１９に示される場合では、
隣り合うゲート電極２間の間隔Ｗ１がたとえば０．２４
μｍの場合、コンタクトホール７底部の開口幅Ｗ２は、
０．０６μｍ程度となる。
ｉＯ2 サイドウォールスペーサ１５の厚みと、その表面
上に形成されるＳｉＮサイドウォールスペーサ８ａの厚
みとで分離幅Ｗ４が規定される。この分離幅Ｗ４の値を
所定以上の値とすることにより、ゲート電極２と配線層
９間の絶縁を確保できる。図１９に示される場合では、
隣り合うゲート電極２間の間隔Ｗ１がたとえば０．２４
μｍの場合、コンタクトホール７底部の開口幅Ｗ２は、
０．０６μｍ程度となる。
【０００８】次に、図２０〜図２２を用いて、図１９に
示される半導体装置の製造方法について説明する。図２
０〜図２２は、図１９に示される半導体装置の製造工程
の第１工程〜第３工程を示す断面図である。
示される半導体装置の製造方法について説明する。図２
０〜図２２は、図１９に示される半導体装置の製造工程
の第１工程〜第３工程を示す断面図である。
【０００９】まず図２０を参照して、シリコン基板１の
主表面上にゲート絶縁層を介在してゲート電極２とハー
ドマスク絶縁層３とを形成し、これらを覆うようにＣＶ
Ｄ（Chemical Vapor Deposition ）法等を用いて薄いＳ
ｉＯ2 層４を形成する。この薄いＳｉＯ2 層４上にＣＶ
Ｄ法等によりシリコン酸化物層を堆積し、これに異方性
エッチング処理を施す。それにより、ＳｉＯ2 サイドウ
ォールスペーサ１５が形成される。このとき、ＳｉＯ2
サイドウォールスペーサ１５のエッチングは、プラズマ
を用いて行なわれる。そのため、シリコン基板１の主表
面にはプラズマが照射されることとなる。
主表面上にゲート絶縁層を介在してゲート電極２とハー
ドマスク絶縁層３とを形成し、これらを覆うようにＣＶ
Ｄ（Chemical Vapor Deposition ）法等を用いて薄いＳ
ｉＯ2 層４を形成する。この薄いＳｉＯ2 層４上にＣＶ
Ｄ法等によりシリコン酸化物層を堆積し、これに異方性
エッチング処理を施す。それにより、ＳｉＯ2 サイドウ
ォールスペーサ１５が形成される。このとき、ＳｉＯ2
サイドウォールスペーサ１５のエッチングは、プラズマ
を用いて行なわれる。そのため、シリコン基板１の主表
面にはプラズマが照射されることとなる。
【００１０】次に、ＣＶＤ法等を用いて、ＳｉＯ2 サイ
ドウォールスペーサ１５とハードマスク絶縁層３とを覆
うようにＳｉＮストッパ層５を形成する。このＳｉＮス
トッパ層５上にＣＶＤ法等を用いてＳｉＯ2 等からなる
層間絶縁層６を形成する。層間絶縁層６上に所定形状に
パターニングされたレジスト１０を形成する。
ドウォールスペーサ１５とハードマスク絶縁層３とを覆
うようにＳｉＮストッパ層５を形成する。このＳｉＮス
トッパ層５上にＣＶＤ法等を用いてＳｉＯ2 等からなる
層間絶縁層６を形成する。層間絶縁層６上に所定形状に
パターニングされたレジスト１０を形成する。
【００１１】次に、図２１を参照して、レジスト１０を
マスクとして用いて、層間絶縁層６を選択的にエッチン
グする。そして、ＳｉＮストッパ層５によって上記エッ
チングをストップさせ、開口７ａを形成する。
マスクとして用いて、層間絶縁層６を選択的にエッチン
グする。そして、ＳｉＮストッパ層５によって上記エッ
チングをストップさせ、開口７ａを形成する。
【００１２】次に、ＳｉＮストッパ層５をエッチングす
る。それにより、図２２に示されるように、シリコン基
板１の主表面を選択的に露出させるコンタクトホール７
を形成する。このとき、ＳｉＮストッパ層５にはオーバ
ーエッチング処理が施され、図２２に示されるように、
ＳｉＯ2 サイドウォールスペーサ１５の表面上に厚みの
小さいＳｉＮサイドウォールスペーサ８ａが残余するこ
ととなる。
る。それにより、図２２に示されるように、シリコン基
板１の主表面を選択的に露出させるコンタクトホール７
を形成する。このとき、ＳｉＮストッパ層５にはオーバ
ーエッチング処理が施され、図２２に示されるように、
ＳｉＯ2 サイドウォールスペーサ１５の表面上に厚みの
小さいＳｉＮサイドウォールスペーサ８ａが残余するこ
ととなる。
【００１３】その後、ＣＶＤ法等を用いて、コンタクト
ホール７内から層間絶縁層６上に延在するように配線層
９を形成する。以上の工程を経て図１９に示される半導
体装置が得られる。
ホール７内から層間絶縁層６上に延在するように配線層
９を形成する。以上の工程を経て図１９に示される半導
体装置が得られる。
【００１４】
【発明が解決しようとする課題】しかしながら、上述の
ように、ＳｉＯ2 サイドウォールスペーサ１５の形成の
際に露出したシリコン基板１の主表面にプラズマが照射
されるので、次のような問題が懸念される。
ように、ＳｉＯ2 サイドウォールスペーサ１５の形成の
際に露出したシリコン基板１の主表面にプラズマが照射
されるので、次のような問題が懸念される。
【００１５】図１９には示されていないが、ゲート電極
２を含むＭＯＳトランジスタ等が形成される素子形成領
域を取囲むように素子分離酸化物層が形成される。この
素子分離酸化物層の周辺部近傍では、該素子分離酸化物
層形成時の応力が残留しやすい。
２を含むＭＯＳトランジスタ等が形成される素子形成領
域を取囲むように素子分離酸化物層が形成される。この
素子分離酸化物層の周辺部近傍では、該素子分離酸化物
層形成時の応力が残留しやすい。
【００１６】上記ＳｉＯ2 サイドウォールスペーサ１５
は通常素子分離酸化物層上にも延在し、上記応力が残留
する素子分離酸化物層周辺部にｐｎ接合が形成される場
合もある。この場合にはｐｎ接合が形成された部分に上
記プラズマが照射されることとなる。それにより、上記
ｐｎ接合部にリーク電流が発生しやすくなることが懸念
される。このようなリーク電流が発生することにより、
たとえば半導体装置がＤＲＡＭの場合には、キャパシタ
のリフレッシュ特性が低下するという問題が生じる。
は通常素子分離酸化物層上にも延在し、上記応力が残留
する素子分離酸化物層周辺部にｐｎ接合が形成される場
合もある。この場合にはｐｎ接合が形成された部分に上
記プラズマが照射されることとなる。それにより、上記
ｐｎ接合部にリーク電流が発生しやすくなることが懸念
される。このようなリーク電流が発生することにより、
たとえば半導体装置がＤＲＡＭの場合には、キャパシタ
のリフレッシュ特性が低下するという問題が生じる。
【００１７】また、図１９に示されるように、ＳｉＯ2
サイドウォールスペーサ１５が形成されることにより、
既に述べたように、コンタクトホール７底部の開口幅Ｗ
２が０．０６μｍ程度と小さくなってしまう。そのた
め、コンタクトホール７底部の開口面積が小さくなると
いう問題も生じる。
サイドウォールスペーサ１５が形成されることにより、
既に述べたように、コンタクトホール７底部の開口幅Ｗ
２が０．０６μｍ程度と小さくなってしまう。そのた
め、コンタクトホール７底部の開口面積が小さくなると
いう問題も生じる。
【００１８】この発明は、上記のような課題を解決する
ためになされたものである。この発明の目的は、半導体
基板の主表面に上記プラズマが照射されることに起因す
るリーク電流の発生を抑制でき、かつゲート電極間の間
隔を増大させることなくコンタクトホール底部の開口面
積を増大させることが可能となる半導体装置およびその
製造方法を提供することにある。
ためになされたものである。この発明の目的は、半導体
基板の主表面に上記プラズマが照射されることに起因す
るリーク電流の発生を抑制でき、かつゲート電極間の間
隔を増大させることなくコンタクトホール底部の開口面
積を増大させることが可能となる半導体装置およびその
製造方法を提供することにある。
【００１９】
【課題を解決するための手段】この発明に係る半導体装
置は、ゲート電極と、ハードマスク絶縁層と、薄い絶縁
層と、窒化物ストッパ層と、サイドウォール窒化物層
と、層間絶縁層と、配線層とを備える。ゲート電極は、
半導体基板の主表面上に形成される。ハードマスク絶縁
層は、ゲート電極の上面上に形成される。薄い絶縁層
は、ゲート電極の側面とハードマスク絶縁層とを覆うよ
うに形成される。ここで、薄い絶縁層とは、たとえば５
〜２０ｎｍ程度の厚みの絶縁層のことを称する。窒化物
ストッパ層は、ゲート電極の一方の側面上からハードマ
スク絶縁層の上面上に延在するように薄い絶縁層上に直
接形成される。サイドウォール窒化物層は、ゲート電極
の他方の側面を覆うように薄い絶縁層上に直接形成され
る。層間絶縁層は、窒化物ストッパ層を覆うように形成
され、半導体基板の主表面とサイドウォール窒化物層と
に達するセルフアライメント方式のコンタクトホールを
有する。配線層は、コンタクトホール内に形成される。
なお、上記のサイドウォール窒化物層は、半導体基板か
ら離れるに従って先細りする形状を有するものであれ
ば、ハードマスク絶縁層の側面上に上端を有してもよい
し、ハードマスク絶縁層の側面を覆い窒化物ストッパ層
と接続されてもよい。
置は、ゲート電極と、ハードマスク絶縁層と、薄い絶縁
層と、窒化物ストッパ層と、サイドウォール窒化物層
と、層間絶縁層と、配線層とを備える。ゲート電極は、
半導体基板の主表面上に形成される。ハードマスク絶縁
層は、ゲート電極の上面上に形成される。薄い絶縁層
は、ゲート電極の側面とハードマスク絶縁層とを覆うよ
うに形成される。ここで、薄い絶縁層とは、たとえば５
〜２０ｎｍ程度の厚みの絶縁層のことを称する。窒化物
ストッパ層は、ゲート電極の一方の側面上からハードマ
スク絶縁層の上面上に延在するように薄い絶縁層上に直
接形成される。サイドウォール窒化物層は、ゲート電極
の他方の側面を覆うように薄い絶縁層上に直接形成され
る。層間絶縁層は、窒化物ストッパ層を覆うように形成
され、半導体基板の主表面とサイドウォール窒化物層と
に達するセルフアライメント方式のコンタクトホールを
有する。配線層は、コンタクトホール内に形成される。
なお、上記のサイドウォール窒化物層は、半導体基板か
ら離れるに従って先細りする形状を有するものであれ
ば、ハードマスク絶縁層の側面上に上端を有してもよい
し、ハードマスク絶縁層の側面を覆い窒化物ストッパ層
と接続されてもよい。
【００２０】上述のように、本発明に係る半導体装置で
は、薄い絶縁層上に直接窒化物ストッパ層が形成されて
おり、従来例のように薄い絶縁層と窒化物ストッパ層と
の間にＳｉＯ2 サイドウォールスペーサ１５が形成され
ていない。このＳｉＯ2 サイドウォールスペーサ１５の
形成の際にプラズマが用いられていたので、ＳｉＯ2サ
イドウォールスペーサ１５の形成を省略することにより
シリコン基板の主表面にプラズマが照射されることを回
避することが可能となる。それにより、従来例で懸念さ
れていたリーク電流の発生を効果的に抑制することが可
能となる。また、ＳｉＯ2 サイドウォールスペーサ１５
の形成を省略しているので、隣り合うゲート電極間隔を
従来例よりも増大させることなくゲート電極間にセルフ
アラインで形成されるコンタクトホールの底部の開口面
積を増大させることが可能となる。なお、ゲート電極と
配線層との間にサイドウォール窒化物層が形成されてい
るので、このサイドウォール窒化物層の存在によりゲー
ト電極と配線層間の絶縁は確保される。
は、薄い絶縁層上に直接窒化物ストッパ層が形成されて
おり、従来例のように薄い絶縁層と窒化物ストッパ層と
の間にＳｉＯ2 サイドウォールスペーサ１５が形成され
ていない。このＳｉＯ2 サイドウォールスペーサ１５の
形成の際にプラズマが用いられていたので、ＳｉＯ2サ
イドウォールスペーサ１５の形成を省略することにより
シリコン基板の主表面にプラズマが照射されることを回
避することが可能となる。それにより、従来例で懸念さ
れていたリーク電流の発生を効果的に抑制することが可
能となる。また、ＳｉＯ2 サイドウォールスペーサ１５
の形成を省略しているので、隣り合うゲート電極間隔を
従来例よりも増大させることなくゲート電極間にセルフ
アラインで形成されるコンタクトホールの底部の開口面
積を増大させることが可能となる。なお、ゲート電極と
配線層との間にサイドウォール窒化物層が形成されてい
るので、このサイドウォール窒化物層の存在によりゲー
ト電極と配線層間の絶縁は確保される。
【００２１】上記のハードマスク絶縁層の厚みは、好ま
しくは、１２０ｎｍ以上である。ここで、ハードマスク
絶縁層の厚みの上限値は、製造可能な最大値である。ま
た、半導体基板の主表面と垂直な方向のサイドウォール
窒化物層の高さは、該垂直な方向におけるゲート電極の
厚みよりも２０ｎｍ以上大きいことが好ましい。
しくは、１２０ｎｍ以上である。ここで、ハードマスク
絶縁層の厚みの上限値は、製造可能な最大値である。ま
た、半導体基板の主表面と垂直な方向のサイドウォール
窒化物層の高さは、該垂直な方向におけるゲート電極の
厚みよりも２０ｎｍ以上大きいことが好ましい。
【００２２】本願の発明者らは、本願の図１等に示され
る構造におけるゲート電極と配線層間のリーク電流の発
生と、上記サイドウォール窒化物層の厚みとゲート電極
の厚み間の差の値ｄ（ｎｍ）との関係に着目し、それに
ついて調査した。その結果が図４に示されている。この
図４に示される結果より、上記ｄの値が２０ｎｍ以上で
あればほぼリーク電流の発生を抑制できることがわか
る。また、本願の発明者らは、上記ｄの値とハードマス
ク絶縁層の厚みａ（ｎｍ）との関係に着目し、それにつ
いても調査した。その結果が図３に示されている。この
図３に示されるように、上記厚みａの値が１２０ｎｍ以
上のときに上記ｄの値が２０ｎｍ以上となることがわか
る。それにより、ハードマスク絶縁層の厚みａの値を１
２０ｎｍ以上とすることにより上記ｄの値を２０ｎｍ以
上とすることができ、ゲート電極と配線層間のリーク電
流の発生を効果的に抑制することが可能となる。
る構造におけるゲート電極と配線層間のリーク電流の発
生と、上記サイドウォール窒化物層の厚みとゲート電極
の厚み間の差の値ｄ（ｎｍ）との関係に着目し、それに
ついて調査した。その結果が図４に示されている。この
図４に示される結果より、上記ｄの値が２０ｎｍ以上で
あればほぼリーク電流の発生を抑制できることがわか
る。また、本願の発明者らは、上記ｄの値とハードマス
ク絶縁層の厚みａ（ｎｍ）との関係に着目し、それにつ
いても調査した。その結果が図３に示されている。この
図３に示されるように、上記厚みａの値が１２０ｎｍ以
上のときに上記ｄの値が２０ｎｍ以上となることがわか
る。それにより、ハードマスク絶縁層の厚みａの値を１
２０ｎｍ以上とすることにより上記ｄの値を２０ｎｍ以
上とすることができ、ゲート電極と配線層間のリーク電
流の発生を効果的に抑制することが可能となる。
【００２３】上記サイドウォール窒化物層近傍の半導体
基板の主表面には、凹部が形成されてもよい。この凹部
内には、好ましくは、上記配線層の一部が充填される。
基板の主表面には、凹部が形成されてもよい。この凹部
内には、好ましくは、上記配線層の一部が充填される。
【００２４】上記のように半導体基板に凹部を設けるこ
とにより、コンタクトホール底部の変質層を除去でき
る。この凹部内に配線層の一部が充填されるので、配線
層と半導体基板間のコンタクト抵抗を低減できる。
とにより、コンタクトホール底部の変質層を除去でき
る。この凹部内に配線層の一部が充填されるので、配線
層と半導体基板間のコンタクト抵抗を低減できる。
【００２５】また、上記ゲート電極の他方の側面の上部
を、ハードマスク絶縁層の側面よりもゲート電極の内方
に後退させてもよい。
を、ハードマスク絶縁層の側面よりもゲート電極の内方
に後退させてもよい。
【００２６】サイドウォール窒化物層は、たとえば図１
に示されるように、上方（半導体基板から離れる方向）
に向かうにつれて先細りする形状を有する。そのため、
ゲート電極の上端コーナー部と配線層間の絶縁性を確保
することが肝要となる。そこで、上記のように配線層側
に位置するゲート電極の他方の側面の上部をゲート電極
の内方に後退させることにより、ゲート電極の上端コー
ナー部と配線層間の距離を増大させることが可能とな
る。それにより、ゲート電極と配線層間の耐圧を向上さ
せることが可能となる。
に示されるように、上方（半導体基板から離れる方向）
に向かうにつれて先細りする形状を有する。そのため、
ゲート電極の上端コーナー部と配線層間の絶縁性を確保
することが肝要となる。そこで、上記のように配線層側
に位置するゲート電極の他方の側面の上部をゲート電極
の内方に後退させることにより、ゲート電極の上端コー
ナー部と配線層間の距離を増大させることが可能とな
る。それにより、ゲート電極と配線層間の耐圧を向上さ
せることが可能となる。
【００２７】また、上記半導体装置は、メモリセル部と
周辺回路部とを有してもよい。この場合、上記ゲート電
極はメモリセル部内に配置される。周辺回路部内には、
上部に金属シリサイド部を有する他のゲート電極が形成
される。他のゲート電極の上面上には他のハードマスク
絶縁層が形成される。他のゲート電極の側面と他のハー
ドマスク絶縁層とを覆うように他の薄い絶縁層が形成さ
れる。上記他のゲート電極の両側面を覆うように他の薄
い絶縁層上に直接１対の他のサイドウォール窒化物層が
形成される。上記層間絶縁層は、他のハードマスク絶縁
層の上面と接するように他のハードマスク絶縁層上に延
在し、層間絶縁層と他のハードマスク絶縁層と金属シリ
サイド部とを貫通して他のゲート電極内に底面を有する
ように他のコンタクトホールが形成される。他のコンタ
クトホール内に上記他のゲート電極と電気的に接続され
るように他の配線層が形成される。
周辺回路部とを有してもよい。この場合、上記ゲート電
極はメモリセル部内に配置される。周辺回路部内には、
上部に金属シリサイド部を有する他のゲート電極が形成
される。他のゲート電極の上面上には他のハードマスク
絶縁層が形成される。他のゲート電極の側面と他のハー
ドマスク絶縁層とを覆うように他の薄い絶縁層が形成さ
れる。上記他のゲート電極の両側面を覆うように他の薄
い絶縁層上に直接１対の他のサイドウォール窒化物層が
形成される。上記層間絶縁層は、他のハードマスク絶縁
層の上面と接するように他のハードマスク絶縁層上に延
在し、層間絶縁層と他のハードマスク絶縁層と金属シリ
サイド部とを貫通して他のゲート電極内に底面を有する
ように他のコンタクトホールが形成される。他のコンタ
クトホール内に上記他のゲート電極と電気的に接続され
るように他の配線層が形成される。
【００２８】上記のように、窒化物ストッパ層が周辺回
路部内に位置する他のハードマスク絶縁層の上面を覆っ
ていないので、同一マスクを用いて、半導体基板の主表
面に達するセルフアライメント方式の上記コンタクトホ
ールをメモリセル部内に形成するとともに金属シリサイ
ド部を貫通してゲート電極内に底面を有する他のコンタ
クトホールを周辺回路部内に形成することが可能とな
る。それにより、製造プロセスを簡略化でき、コスト低
減が図れる。
路部内に位置する他のハードマスク絶縁層の上面を覆っ
ていないので、同一マスクを用いて、半導体基板の主表
面に達するセルフアライメント方式の上記コンタクトホ
ールをメモリセル部内に形成するとともに金属シリサイ
ド部を貫通してゲート電極内に底面を有する他のコンタ
クトホールを周辺回路部内に形成することが可能とな
る。それにより、製造プロセスを簡略化でき、コスト低
減が図れる。
【００２９】この発明に係る半導体装置の製造方法は、
１つの局面では、下記の各工程を備える。半導体基板の
主表面上にゲート電極を形成する。ゲート電極の上面上
にハードマスク絶縁層を形成する。ゲート電極とハード
マスク絶縁層とを覆うように薄い絶縁層を形成する。薄
い絶縁層上に直接窒化物ストッパ層を形成する。窒化物
ストッパ層を覆うように層間絶縁層を形成する。層間絶
縁層と窒化物ストッパ層と薄い絶縁層とを順次エッチン
グすることにより、半導体基板の主表面に達するセルフ
アライメント方式のコンタクトホールを形成するととも
にゲート電極の側面上にサイドウォール窒化物層を形成
する。コンタクトホール内に配線層を形成する。
１つの局面では、下記の各工程を備える。半導体基板の
主表面上にゲート電極を形成する。ゲート電極の上面上
にハードマスク絶縁層を形成する。ゲート電極とハード
マスク絶縁層とを覆うように薄い絶縁層を形成する。薄
い絶縁層上に直接窒化物ストッパ層を形成する。窒化物
ストッパ層を覆うように層間絶縁層を形成する。層間絶
縁層と窒化物ストッパ層と薄い絶縁層とを順次エッチン
グすることにより、半導体基板の主表面に達するセルフ
アライメント方式のコンタクトホールを形成するととも
にゲート電極の側面上にサイドウォール窒化物層を形成
する。コンタクトホール内に配線層を形成する。
【００３０】上記のように本発明に係る半導体装置の製
造方法の１つの局面では、薄い絶縁層上に直接窒化物ス
トッパ層を形成し、従来例のように薄い絶縁層と窒化物
ストッパ層との間にＳｉＯ2 サイドウォールスペーサ１
５を形成していない。それにより、前述のように半導体
基板の主表面にプラズマが照射されることを回避でき、
リーク電流の発生を効果的に抑制することが可能とな
る。また、隣り合うゲート電極間にセルフアライメント
方式の上記コンタクトホールを形成する場合に、コンタ
クトホール底部の開口面積を従来例よりも増大させるこ
とが可能となる。さらに、ＳｉＯ2 サイドウォールスペ
ーサ１５の形成を省略しているので製造プロセスも簡略
化でき、コスト低減が図れる。なお、ゲート電極と配線
層間の絶縁はサイドウォール窒化物層の存在により確保
可能である。
造方法の１つの局面では、薄い絶縁層上に直接窒化物ス
トッパ層を形成し、従来例のように薄い絶縁層と窒化物
ストッパ層との間にＳｉＯ2 サイドウォールスペーサ１
５を形成していない。それにより、前述のように半導体
基板の主表面にプラズマが照射されることを回避でき、
リーク電流の発生を効果的に抑制することが可能とな
る。また、隣り合うゲート電極間にセルフアライメント
方式の上記コンタクトホールを形成する場合に、コンタ
クトホール底部の開口面積を従来例よりも増大させるこ
とが可能となる。さらに、ＳｉＯ2 サイドウォールスペ
ーサ１５の形成を省略しているので製造プロセスも簡略
化でき、コスト低減が図れる。なお、ゲート電極と配線
層間の絶縁はサイドウォール窒化物層の存在により確保
可能である。
【００３１】上記コンタクトホールの形成工程は、露出
した半導体基板の主表面を等方的にエッチングすること
により凹部を形成する工程を含んでもよい。また、配線
層の形成工程は、上記凹部を充填するように配線層を形
成する工程を含んでもよい。
した半導体基板の主表面を等方的にエッチングすること
により凹部を形成する工程を含んでもよい。また、配線
層の形成工程は、上記凹部を充填するように配線層を形
成する工程を含んでもよい。
【００３２】上記のように半導体基板の主表面を等方的
にエッチングすることにより、コンタクトホール底部に
形成された変質層を除去するとともに凹部を形成するこ
とが可能となる。この凹部内に配線層の一部を充填する
ことにより、配線層と半導体基板間のコンタクト抵抗を
低減することが可能となる。
にエッチングすることにより、コンタクトホール底部に
形成された変質層を除去するとともに凹部を形成するこ
とが可能となる。この凹部内に配線層の一部を充填する
ことにより、配線層と半導体基板間のコンタクト抵抗を
低減することが可能となる。
【００３３】上記ハードマスク絶縁層の形成工程は、ハ
ードマスク絶縁層が１２０ｎｍ以上の厚みを有するよう
にハードマスク絶縁層を形成する工程を含んでもよい。
また、上記サイドウォール窒化物層の形成工程は、半導
体基板の主表面と垂直な方向のサイドウォール窒化物層
の高さが該垂直な方向におけるゲート電極の厚みより２
０ｎｍ以上大きくなるようにサイドウォール窒化物層を
形成する工程を含んでもよい。
ードマスク絶縁層が１２０ｎｍ以上の厚みを有するよう
にハードマスク絶縁層を形成する工程を含んでもよい。
また、上記サイドウォール窒化物層の形成工程は、半導
体基板の主表面と垂直な方向のサイドウォール窒化物層
の高さが該垂直な方向におけるゲート電極の厚みより２
０ｎｍ以上大きくなるようにサイドウォール窒化物層を
形成する工程を含んでもよい。
【００３４】前述のようにハードマスク絶縁層の厚みを
１２０ｎｍ以上とすることにより、半導体基板の主表面
と垂直な方向のサイドウォール窒化物層の高さと該垂直
な方向におけるゲート電極の厚みとの差の値ｄを２０ｎ
ｍ以上とすることが可能となる。このようにｄの値を２
０ｎｍ以上とすることにより、図４に示されるように、
ゲート電極と配線層間のリーク電流の発生を効果的に抑
制することが可能となる。したがって、ゲート電極と配
線層間の耐圧が確保された半導体装置が得られる。
１２０ｎｍ以上とすることにより、半導体基板の主表面
と垂直な方向のサイドウォール窒化物層の高さと該垂直
な方向におけるゲート電極の厚みとの差の値ｄを２０ｎ
ｍ以上とすることが可能となる。このようにｄの値を２
０ｎｍ以上とすることにより、図４に示されるように、
ゲート電極と配線層間のリーク電流の発生を効果的に抑
制することが可能となる。したがって、ゲート電極と配
線層間の耐圧が確保された半導体装置が得られる。
【００３５】また、上述の半導体装置の製造方法は、ハ
ードマスク絶縁層の形成後にゲート電極の側面上部をエ
ッチングすることにより、ゲート電極の側面上部をハー
ドマスク絶縁層の側面よりもゲート電極の内方に後退さ
せる工程を含んでもよい。
ードマスク絶縁層の形成後にゲート電極の側面上部をエ
ッチングすることにより、ゲート電極の側面上部をハー
ドマスク絶縁層の側面よりもゲート電極の内方に後退さ
せる工程を含んでもよい。
【００３６】上記のように、ゲート電極の側面上部をハ
ードマスク絶縁層の側面よりもゲート電極の内方に後退
させることにより、ゲート電極の上端コーナー部と配線
層間の距離を増大させることが可能となる。前述のよう
にゲート電極の上端コーナー部と配線層間の耐圧が最も
懸念されるので、ゲート電極の上端コーナー部と配線層
間の距離を増大させることにより、ゲート電極と配線層
間の耐圧の向上された半導体装置が得られる。
ードマスク絶縁層の側面よりもゲート電極の内方に後退
させることにより、ゲート電極の上端コーナー部と配線
層間の距離を増大させることが可能となる。前述のよう
にゲート電極の上端コーナー部と配線層間の耐圧が最も
懸念されるので、ゲート電極の上端コーナー部と配線層
間の距離を増大させることにより、ゲート電極と配線層
間の耐圧の向上された半導体装置が得られる。
【００３７】この発明に係る半導体装置の製造方法は、
他の局面では、メモリセル部と周辺回路部とを有する半
導体装置を製造するためのものである。そして、本局面
における半導体装置の製造方法は、下記の各工程を備え
る。メモリセル部内に位置する半導体基板の主表面上に
第１のゲート電極を介在して第１のハードマスク絶縁層
を形成するとともに周辺回路部内に位置する主表面上に
第２のゲート電極を介在して第２のハードマスク絶縁層
を形成する。第１と第２のハードマスク絶縁層および第
１と第２のゲート電極の側面を覆うように薄い絶縁層を
形成する。薄い絶縁層上に直接窒化物ストッパ層を形成
する。メモリセル部内に位置する窒化物ストッパ層を覆
うように第１のマスク層を形成する。第１のマスク層を
用いて窒化物ストッパ層をエッチングすることにより、
第２のハードマスク絶縁層を露出させるとともに第２の
ゲート電極の側面を覆う１対のサイドウォール窒化物層
を形成する。窒化物ストッパ層と第２のハードマスク絶
縁層とを覆うように層間絶縁層を形成する。層間絶縁層
上に第２のマスク層を形成する。第２のマスク層を用い
て、メモリセル部内に位置する層間絶縁層，窒化物スト
ッパ層および薄い絶縁層を順次エッチングして半導体基
板の主表面を選択的に露出させるセルフアライメント方
式の第１のコンタクトホールを形成するとともに周辺回
路部内に位置する層間絶縁層，第２のハードマスク絶縁
層を順次エッチングして第２のゲート電極に達する第２
のコンタクトホールを形成する。第１と第２のコンタク
トホール内に第１と第２の配線層をそれぞれ形成する。
他の局面では、メモリセル部と周辺回路部とを有する半
導体装置を製造するためのものである。そして、本局面
における半導体装置の製造方法は、下記の各工程を備え
る。メモリセル部内に位置する半導体基板の主表面上に
第１のゲート電極を介在して第１のハードマスク絶縁層
を形成するとともに周辺回路部内に位置する主表面上に
第２のゲート電極を介在して第２のハードマスク絶縁層
を形成する。第１と第２のハードマスク絶縁層および第
１と第２のゲート電極の側面を覆うように薄い絶縁層を
形成する。薄い絶縁層上に直接窒化物ストッパ層を形成
する。メモリセル部内に位置する窒化物ストッパ層を覆
うように第１のマスク層を形成する。第１のマスク層を
用いて窒化物ストッパ層をエッチングすることにより、
第２のハードマスク絶縁層を露出させるとともに第２の
ゲート電極の側面を覆う１対のサイドウォール窒化物層
を形成する。窒化物ストッパ層と第２のハードマスク絶
縁層とを覆うように層間絶縁層を形成する。層間絶縁層
上に第２のマスク層を形成する。第２のマスク層を用い
て、メモリセル部内に位置する層間絶縁層，窒化物スト
ッパ層および薄い絶縁層を順次エッチングして半導体基
板の主表面を選択的に露出させるセルフアライメント方
式の第１のコンタクトホールを形成するとともに周辺回
路部内に位置する層間絶縁層，第２のハードマスク絶縁
層を順次エッチングして第２のゲート電極に達する第２
のコンタクトホールを形成する。第１と第２のコンタク
トホール内に第１と第２の配線層をそれぞれ形成する。
【００３８】上記のように、第１のマスク層を用いて第
２のハードマスク絶縁層上の窒化物ストッパ層を予め除
去することにより、第２のマスク層を用いてメモリセル
部内にセルフアライメント方式の第１のコンタクトホー
ルを形成するとともに周辺回路部内に第２のコンタクト
ホールを形成することが可能となる。このように同一の
マスクを用いて第１と第２のコンタクトホールを形成で
きるので、製造プロセスを簡略化でき、製造コストを低
減することが可能となる。
２のハードマスク絶縁層上の窒化物ストッパ層を予め除
去することにより、第２のマスク層を用いてメモリセル
部内にセルフアライメント方式の第１のコンタクトホー
ルを形成するとともに周辺回路部内に第２のコンタクト
ホールを形成することが可能となる。このように同一の
マスクを用いて第１と第２のコンタクトホールを形成で
きるので、製造プロセスを簡略化でき、製造コストを低
減することが可能となる。
【００３９】上記の第２のゲート電極は、上部に金属シ
リサイド部を含んでもよい。この場合、第１と第２のコ
ンタクトホールの形成工程は、半導体基板の主表面の露
出後に該主表面に凹部を形成するとともに金属シリサイ
ド部を貫通するように第２のコンタクトホールを形成す
る工程を含んでもよい。
リサイド部を含んでもよい。この場合、第１と第２のコ
ンタクトホールの形成工程は、半導体基板の主表面の露
出後に該主表面に凹部を形成するとともに金属シリサイ
ド部を貫通するように第２のコンタクトホールを形成す
る工程を含んでもよい。
【００４０】上記のように半導体基板の主表面に凹部を
形成することにより、配線層と半導体基板間の接触面積
を増大させることができ、それらの間のコンタクト抵抗
を低減することが可能となる。また、金属シリサイド部
を貫通するように第２のコンタクトホールを形成するこ
とにより、ゲート電極において金属シリサイド部以外の
部分と配線層とを接触させることが可能となる。たとえ
ば配線層がドープトポリシリコンにより構成される場合
には、第２のゲート電極の金属シリサイド部と配線層が
接触することにより、配線層から不純物が金属シリサイ
ド部によって吸収される。そのため、第２のゲート電極
と配線層との接続部に不純物濃度の低い部分が形成さ
れ、第２のゲート電極と配線層間のコンタクト抵抗が増
大する。特に、上記配線層が金属シリサイド部のみと接
触する場合に、コンタクト抵抗の増大が懸念される。そ
こで、上記のように配線層が金属シリサイド部以外の部
分と接触することにより、上記のような不純物濃度の低
い部分が形成されるのを抑制でき、コンタクト抵抗を低
減することが可能となる。
形成することにより、配線層と半導体基板間の接触面積
を増大させることができ、それらの間のコンタクト抵抗
を低減することが可能となる。また、金属シリサイド部
を貫通するように第２のコンタクトホールを形成するこ
とにより、ゲート電極において金属シリサイド部以外の
部分と配線層とを接触させることが可能となる。たとえ
ば配線層がドープトポリシリコンにより構成される場合
には、第２のゲート電極の金属シリサイド部と配線層が
接触することにより、配線層から不純物が金属シリサイ
ド部によって吸収される。そのため、第２のゲート電極
と配線層との接続部に不純物濃度の低い部分が形成さ
れ、第２のゲート電極と配線層間のコンタクト抵抗が増
大する。特に、上記配線層が金属シリサイド部のみと接
触する場合に、コンタクト抵抗の増大が懸念される。そ
こで、上記のように配線層が金属シリサイド部以外の部
分と接触することにより、上記のような不純物濃度の低
い部分が形成されるのを抑制でき、コンタクト抵抗を低
減することが可能となる。
【００４１】
【発明の実施の形態】以下、図１〜図１８を用いて、こ
の発明の実施の形態について説明する。
の発明の実施の形態について説明する。
【００４２】（実施の形態１）まず、図１〜図７を用い
て、この発明の実施の形態１について説明する。図１
は、この発明の実施の形態１における半導体装置を示す
断面図である。なお、以下の説明では、本発明をＤＲＡ
Ｍに適用した場合について説明するが、本発明は、ＳＲ
ＡＭ等の他の半導体記憶装置にも適用可能である。
て、この発明の実施の形態１について説明する。図１
は、この発明の実施の形態１における半導体装置を示す
断面図である。なお、以下の説明では、本発明をＤＲＡ
Ｍに適用した場合について説明するが、本発明は、ＳＲ
ＡＭ等の他の半導体記憶装置にも適用可能である。
【００４３】図１を参照して、シリコン基板１の主表面
上にはゲート絶縁層を介在して１対のゲート（トランス
ファゲート）電極２が形成されている。このゲート電極
２は、ドープトポリシリコン層２ａと、その上に形成さ
れたＷＳｉ層２ｂとを有する。ドープトポリシリコン層
２ａは、たとえば４０〜８０ｎｍ程度の厚みを有する。
また、ＷＳｉ層２ｂは、４０〜８０ｎｍ程度の厚みを有
する。このＷＳｉ層２ｂは、Ｗ等の低抵抗導電層より構
成されてもよい。
上にはゲート絶縁層を介在して１対のゲート（トランス
ファゲート）電極２が形成されている。このゲート電極
２は、ドープトポリシリコン層２ａと、その上に形成さ
れたＷＳｉ層２ｂとを有する。ドープトポリシリコン層
２ａは、たとえば４０〜８０ｎｍ程度の厚みを有する。
また、ＷＳｉ層２ｂは、４０〜８０ｎｍ程度の厚みを有
する。このＷＳｉ層２ｂは、Ｗ等の低抵抗導電層より構
成されてもよい。
【００４４】ゲート電極２の上面上にはたとえばＳｉＯ
2 等からなるハードマスク絶縁層３が形成される。この
ハードマスク絶縁層３は、たとえば１００〜２５０ｎｍ
程度の厚みを有する。ハードマスク絶縁層３とゲート電
極２の側面とを覆うように薄いＳｉＯ2 層４が形成され
る。この薄いＳｉＯ2 層４は、平坦な表面を有し、かつ
５〜２０ｎｍ程度の厚みを有する。
2 等からなるハードマスク絶縁層３が形成される。この
ハードマスク絶縁層３は、たとえば１００〜２５０ｎｍ
程度の厚みを有する。ハードマスク絶縁層３とゲート電
極２の側面とを覆うように薄いＳｉＯ2 層４が形成され
る。この薄いＳｉＯ2 層４は、平坦な表面を有し、かつ
５〜２０ｎｍ程度の厚みを有する。
【００４５】ゲート電極２の一方の側面上からハードマ
スク絶縁層３の上面上に延在するようにＳｉＮ（シリコ
ン窒化物）ストッパ層５が形成される。このＳｉＮスト
ッパ層５は、セルフアライメントストッパ層としての機
能を有し、４０〜１００ｎｍ程度の厚みを有する。ま
た、ゲート電極２の他方の側面上には、ＳｉＮサイドウ
ォールスペーサ８が形成される。このＳｉＮサイドウォ
ールスペーサ８は、薄いＳｉＯ2 層４上に直接形成され
ている。また、ＳｉＮサイドウォールスペーサ８は、図
１に示されるようにハードマスク絶縁層３の側面上に上
端を有してもよいが、ハードマスク絶縁層３の側面を覆
いかつＳｉＮストッパ層５と接続されてもよい。つま
り、図１においてＳｉＮサイドウォールスペーサ８とＳ
ｉＮストッパ層５との間に、シリコン窒化物が残余して
それらを一体的に接続してもよい。
スク絶縁層３の上面上に延在するようにＳｉＮ（シリコ
ン窒化物）ストッパ層５が形成される。このＳｉＮスト
ッパ層５は、セルフアライメントストッパ層としての機
能を有し、４０〜１００ｎｍ程度の厚みを有する。ま
た、ゲート電極２の他方の側面上には、ＳｉＮサイドウ
ォールスペーサ８が形成される。このＳｉＮサイドウォ
ールスペーサ８は、薄いＳｉＯ2 層４上に直接形成され
ている。また、ＳｉＮサイドウォールスペーサ８は、図
１に示されるようにハードマスク絶縁層３の側面上に上
端を有してもよいが、ハードマスク絶縁層３の側面を覆
いかつＳｉＮストッパ層５と接続されてもよい。つま
り、図１においてＳｉＮサイドウォールスペーサ８とＳ
ｉＮストッパ層５との間に、シリコン窒化物が残余して
それらを一体的に接続してもよい。
【００４６】ＳｉＮストッパ層５を覆うようにＳｉＯ2
等からなる層間絶縁層６が形成される。この層間絶縁層
６と、ＳｉＮストッパ層５と、薄いＳｉＯ2 層４とを貫
通してシリコン基板１の主表面に達するようにセルフア
ライメント方式のコンタクトホール７が形成される。こ
のコンタクトホール７の周囲に、コンタクトホール７の
底部開口を規定するようにＳｉＮサイドウォールスペー
サ８が形成されている。
等からなる層間絶縁層６が形成される。この層間絶縁層
６と、ＳｉＮストッパ層５と、薄いＳｉＯ2 層４とを貫
通してシリコン基板１の主表面に達するようにセルフア
ライメント方式のコンタクトホール７が形成される。こ
のコンタクトホール７の周囲に、コンタクトホール７の
底部開口を規定するようにＳｉＮサイドウォールスペー
サ８が形成されている。
【００４７】コンタクトホール７内から層間絶縁層６上
に延在するように配線層（ビット線）９が形成される。
この配線層９は、ドープトポリシリコン層９ａと、その
上に形成されるＷＳｉ層９ｂとで構成される。
に延在するように配線層（ビット線）９が形成される。
この配線層９は、ドープトポリシリコン層９ａと、その
上に形成されるＷＳｉ層９ｂとで構成される。
【００４８】図１に示されるように、ＳｉＮサイドウォ
ールスペーサ８と薄いＳｉＯ2 層４との間に従来例のよ
うにＳｉＯ2 サイドウォールスペーサ１５が形成されて
いない。それにより、コンタクトホール７底部の開口幅
Ｗ２を、従来例よりも増大させることが可能となる。具
体的には、隣り合うゲート電極２間の間隔Ｗ１が０．２
４μｍの場合、開口幅Ｗ２は、０．１４μｍとなる。従
来例では開口幅Ｗ２が０．０６μｍであったので、コン
タクトホール７の底部の開口面積を従来例よりも格段に
増大させることが可能となる。それにより、配線層９と
シリコン基板１との接触面積を増大させることができ、
コンタクト抵抗を低減することが可能となる。
ールスペーサ８と薄いＳｉＯ2 層４との間に従来例のよ
うにＳｉＯ2 サイドウォールスペーサ１５が形成されて
いない。それにより、コンタクトホール７底部の開口幅
Ｗ２を、従来例よりも増大させることが可能となる。具
体的には、隣り合うゲート電極２間の間隔Ｗ１が０．２
４μｍの場合、開口幅Ｗ２は、０．１４μｍとなる。従
来例では開口幅Ｗ２が０．０６μｍであったので、コン
タクトホール７の底部の開口面積を従来例よりも格段に
増大させることが可能となる。それにより、配線層９と
シリコン基板１との接触面積を増大させることができ、
コンタクト抵抗を低減することが可能となる。
【００４９】また、ＳｉＯ2 サイドウォールスペーサ１
５が形成されていないことにより、このＳｉＯ2 サイド
ウォールスペーサ１５の形成の際に用いられるプラズマ
がシリコン基板１の主表面に照射されることを回避でき
る。それにより、たとえば該プラズマがシリコン基板１
の素子分離領域に形成される素子分離酸化膜の周囲に照
射されることによるリーク電流の発生を効果的に抑制す
ることが可能となる。以上のことより、信頼性が高くか
つ高性能な半導体装置が得られる。
５が形成されていないことにより、このＳｉＯ2 サイド
ウォールスペーサ１５の形成の際に用いられるプラズマ
がシリコン基板１の主表面に照射されることを回避でき
る。それにより、たとえば該プラズマがシリコン基板１
の素子分離領域に形成される素子分離酸化膜の周囲に照
射されることによるリーク電流の発生を効果的に抑制す
ることが可能となる。以上のことより、信頼性が高くか
つ高性能な半導体装置が得られる。
【００５０】次に、図２〜図４を用いて、図１に示され
る半導体装置の特徴的な構成についてさらに詳しく説明
する。図２は、図１におけるゲート電極２とその近傍と
を拡大した断面図である。
る半導体装置の特徴的な構成についてさらに詳しく説明
する。図２は、図１におけるゲート電極２とその近傍と
を拡大した断面図である。
【００５１】図２において、ａはハードマスク絶縁層３
の厚みを示し、ｂはＷＳｉ層２ｂの厚みを示し、ｃはド
ープトポリシリコン層２ａの厚みを示している。ｄはＳ
ｉＮサイドウォールスペーサ８の高さｇからゲート電極
２の厚み（ｂ＋ｃ）を引いた値であり、ｅは層間絶縁層
６のエッチングによるＳｉＮサイドウォールスペーサ８
のエッチング量を示し、ｆはＳｉＮストッパ層５のエッ
チング時のＳｉＮサイドウォールスペーサ８のエッチン
グ量を示している。ｈはＳｉＮストッパ層５の厚みを示
し、ｉは薄いＳｉＯ2 層４の厚みを示している。ｊは薄
いＳｉＯ2 層４とゲート電極２とハードマスク絶縁層３
とＳｉＮストッパ層５とのトータルの高さを示してい
る。
の厚みを示し、ｂはＷＳｉ層２ｂの厚みを示し、ｃはド
ープトポリシリコン層２ａの厚みを示している。ｄはＳ
ｉＮサイドウォールスペーサ８の高さｇからゲート電極
２の厚み（ｂ＋ｃ）を引いた値であり、ｅは層間絶縁層
６のエッチングによるＳｉＮサイドウォールスペーサ８
のエッチング量を示し、ｆはＳｉＮストッパ層５のエッ
チング時のＳｉＮサイドウォールスペーサ８のエッチン
グ量を示している。ｈはＳｉＮストッパ層５の厚みを示
し、ｉは薄いＳｉＯ2 層４の厚みを示している。ｊは薄
いＳｉＯ2 層４とゲート電極２とハードマスク絶縁層３
とＳｉＮストッパ層５とのトータルの高さを示してい
る。
【００５２】図３には、上記ｄの値とａの値との関係が
示されている。また、図４には、ゲート電極２と配線層
９間のリーク電流と、上記ｄの値との関係が示されてい
る。なお、図３および図４に示されるデータは、トラン
ジスタ電圧が２ｖの場合のものである。
示されている。また、図４には、ゲート電極２と配線層
９間のリーク電流と、上記ｄの値との関係が示されてい
る。なお、図３および図４に示されるデータは、トラン
ジスタ電圧が２ｖの場合のものである。
【００５３】本願の発明者らは、従来例におけるＳｉＯ
2 サイドウォールスペーサ１５を省略した場合において
もゲート電極２と配線層９間の絶縁を確保すべく種々の
検討を行なった。その結果、ゲート電極２と配線層９間
のリーク電流が、上記ｄの値に依存することを知得し
た。具体的には、図４に示されるように、図２における
ｄの値が２０ｎｍ以上である場合に、ゲート電極２と配
線層９間のリーク電流を問題とならない範囲内に抑制で
きることを知得した。つまり、図２におけるｄの値を２
０ｎｍ以上とすることにより、ゲート電極２と配線層９
間の絶縁性を確保することが可能となると考えられる。
より好ましくは、上記ｄの値は、３０ｎｍ以上である。
2 サイドウォールスペーサ１５を省略した場合において
もゲート電極２と配線層９間の絶縁を確保すべく種々の
検討を行なった。その結果、ゲート電極２と配線層９間
のリーク電流が、上記ｄの値に依存することを知得し
た。具体的には、図４に示されるように、図２における
ｄの値が２０ｎｍ以上である場合に、ゲート電極２と配
線層９間のリーク電流を問題とならない範囲内に抑制で
きることを知得した。つまり、図２におけるｄの値を２
０ｎｍ以上とすることにより、ゲート電極２と配線層９
間の絶縁性を確保することが可能となると考えられる。
より好ましくは、上記ｄの値は、３０ｎｍ以上である。
【００５４】また、本願の発明者らは、上記ｄの値のハ
ードマスク絶縁層３の厚みａに対する依存性に着目し
た。図３に示されるように、ハードマスク絶縁層３の厚
みａが１２０ｎｍ以上の場合に、上記ｄの値が２０ｎｍ
以上となっているのがわかる。つまり、ハードマスク絶
縁層３の厚みａを１２０ｎｍ以上とすることにより確実
に上記ｄの値を２０ｎｍ以上とでき、ゲート電極２と配
線層９間のリーク電流の発生を抑制することが可能とな
ると考えられる。
ードマスク絶縁層３の厚みａに対する依存性に着目し
た。図３に示されるように、ハードマスク絶縁層３の厚
みａが１２０ｎｍ以上の場合に、上記ｄの値が２０ｎｍ
以上となっているのがわかる。つまり、ハードマスク絶
縁層３の厚みａを１２０ｎｍ以上とすることにより確実
に上記ｄの値を２０ｎｍ以上とでき、ゲート電極２と配
線層９間のリーク電流の発生を抑制することが可能とな
ると考えられる。
【００５５】次に、図５〜図７を用いて、図１に示され
る半導体装置の製造方法について説明する。図５〜図７
は、図１に示される半導体装置の製造工程の第１工程〜
第３工程を示す断面図である。
る半導体装置の製造方法について説明する。図５〜図７
は、図１に示される半導体装置の製造工程の第１工程〜
第３工程を示す断面図である。
【００５６】まず図５を参照して、シリコン基板１の主
表面上に熱酸化法等を用いてゲート絶縁層を形成し、そ
の上に４０〜８０ｎｍ程度の厚みのドープトポリシリコ
ン層，４０〜８０ｎｍ程度の厚みのＷＳｉ層および１０
０〜２５０ｎｍ程度の厚みのシリコン酸化物層をたとえ
ばＣＶＤ法等により順次堆積する。そして、シリコン酸
化物層をパターニングすることによりハードマスク絶縁
層３を形成する。このハードマスク絶縁層３をマスクと
して用いてＷＳｉ層とドープトポリシリコン層とを順次
エッチングすることによりゲート電極２を形成する。
表面上に熱酸化法等を用いてゲート絶縁層を形成し、そ
の上に４０〜８０ｎｍ程度の厚みのドープトポリシリコ
ン層，４０〜８０ｎｍ程度の厚みのＷＳｉ層および１０
０〜２５０ｎｍ程度の厚みのシリコン酸化物層をたとえ
ばＣＶＤ法等により順次堆積する。そして、シリコン酸
化物層をパターニングすることによりハードマスク絶縁
層３を形成する。このハードマスク絶縁層３をマスクと
して用いてＷＳｉ層とドープトポリシリコン層とを順次
エッチングすることによりゲート電極２を形成する。
【００５７】次に、ＣＶＤ法等を用いて、ゲート電極２
の側面とハードマスク絶縁層３とを覆うように５〜２０
ｎｍ程度の薄いＳｉＯ2 層４を形成する。この薄いＳｉ
Ｏ2層４上にＣＶＤ法等を用いて、４０〜１００ｎｍ程
度の厚みのＳｉＮストッパ層５を堆積する。
の側面とハードマスク絶縁層３とを覆うように５〜２０
ｎｍ程度の薄いＳｉＯ2 層４を形成する。この薄いＳｉ
Ｏ2層４上にＣＶＤ法等を用いて、４０〜１００ｎｍ程
度の厚みのＳｉＮストッパ層５を堆積する。
【００５８】上記のようにＳｉＮストッパ層５を薄いＳ
ｉＯ2 層４上に直接形成しており、従来例のようなＳｉ
Ｏ2 サイドウォールスペーサ１５をＳｉＮストッパ層５
と薄いＳｉＯ2 層４との間に形成していない。それによ
り、前述のように、シリコン基板１の主表面にプラズマ
が照射されることを回避でき、リーク電流の発生を効果
的に抑制することが可能となる。
ｉＯ2 層４上に直接形成しており、従来例のようなＳｉ
Ｏ2 サイドウォールスペーサ１５をＳｉＮストッパ層５
と薄いＳｉＯ2 層４との間に形成していない。それによ
り、前述のように、シリコン基板１の主表面にプラズマ
が照射されることを回避でき、リーク電流の発生を効果
的に抑制することが可能となる。
【００５９】上記のようにＳｉＮストッパ層５を堆積し
た後、これを覆うようにＣＶＤ法等を用いてＳｉＯ2 等
からなる層間絶縁層６を形成する。この層間絶縁層６上
にレジスト１０を塗布し、それを所定形状にパターニン
グする。
た後、これを覆うようにＣＶＤ法等を用いてＳｉＯ2 等
からなる層間絶縁層６を形成する。この層間絶縁層６上
にレジスト１０を塗布し、それを所定形状にパターニン
グする。
【００６０】上記のパターニングされたレジスト１０を
マスクとして用いて、層間絶縁層６をエッチングするこ
とによりＳｉＮストッパ層５に達する開口７ａを形成す
る。このエッチングは、たとえばＥＣＲ（Electron Cyc
lotron Resonance）もしくはマグネトロンＲＩＥ（Reac
tive Ion Etching) 等のタイプのエッチング装置でフロ
ン系ガス，Ａｒのガス系を用い、シリコン窒化物に対す
る選択比が高い条件下で行なわれる。かかる条件で層間
絶縁層６をエッチングし、ＳｉＮストッパ層５の表面で
エッチングをストップさせる。それにより、セルフアラ
イメント形状の開口７ａが形成される。
マスクとして用いて、層間絶縁層６をエッチングするこ
とによりＳｉＮストッパ層５に達する開口７ａを形成す
る。このエッチングは、たとえばＥＣＲ（Electron Cyc
lotron Resonance）もしくはマグネトロンＲＩＥ（Reac
tive Ion Etching) 等のタイプのエッチング装置でフロ
ン系ガス，Ａｒのガス系を用い、シリコン窒化物に対す
る選択比が高い条件下で行なわれる。かかる条件で層間
絶縁層６をエッチングし、ＳｉＮストッパ層５の表面で
エッチングをストップさせる。それにより、セルフアラ
イメント形状の開口７ａが形成される。
【００６１】次に、図７を参照して、平行平板タイプの
エッチング装置で水素を含むフロン系ガスにて開口７ａ
底部のＳｉＮストッパ層５と薄いＳｉＯ2 層４とを順次
エッチングする。それにより、シリコン基板の主表面が
選択的に露出するとともにＳｉＮサイドウォールスペー
サ８が形成される。
エッチング装置で水素を含むフロン系ガスにて開口７ａ
底部のＳｉＮストッパ層５と薄いＳｉＯ2 層４とを順次
エッチングする。それにより、シリコン基板の主表面が
選択的に露出するとともにＳｉＮサイドウォールスペー
サ８が形成される。
【００６２】このとき、図２におけるｄの値が２０ｎｍ
以上となるようにＳｉＮサイドウォールスペーサ８を形
成することにより、後の工程で形成される配線層９とゲ
ート電極２間の絶縁性を確保することが可能となる。ま
た、前述のハードマスク絶縁層３の形成の際に、ハード
マスク絶縁層３の厚みを１２０ｎｍ以上とすることによ
り、ほぼ確実に上記ｄの値を２０ｎｍ以上とすることが
可能となる。
以上となるようにＳｉＮサイドウォールスペーサ８を形
成することにより、後の工程で形成される配線層９とゲ
ート電極２間の絶縁性を確保することが可能となる。ま
た、前述のハードマスク絶縁層３の形成の際に、ハード
マスク絶縁層３の厚みを１２０ｎｍ以上とすることによ
り、ほぼ確実に上記ｄの値を２０ｎｍ以上とすることが
可能となる。
【００６３】上記のようにしてセルフアライメント方式
のコンタクトホール７を形成した後ＣＶＤ法等を用い
て、コンタクトホール７内から層間絶縁層６上に延在す
るように配線層９を形成する。以上の工程を経て図１に
示される半導体装置が形成されることとなる。
のコンタクトホール７を形成した後ＣＶＤ法等を用い
て、コンタクトホール７内から層間絶縁層６上に延在す
るように配線層９を形成する。以上の工程を経て図１に
示される半導体装置が形成されることとなる。
【００６４】（実施の形態２）次に、図８と図９とを用
いて、この発明の実施の形態２について説明する。図８
は、この発明の実施の形態２における半導体装置を示す
断面図である。
いて、この発明の実施の形態２について説明する。図８
は、この発明の実施の形態２における半導体装置を示す
断面図である。
【００６５】図８を参照して、本実施の形態２では、シ
リコン基板１の主表面に凹部１１が形成されている。こ
の凹部１１は、ＳｉＮサイドウォールスペーサ８直下に
まで延在するように形成されている。そして、この凹部
１１内にドープトポリシリコン層９ａの一部が充填され
ている。
リコン基板１の主表面に凹部１１が形成されている。こ
の凹部１１は、ＳｉＮサイドウォールスペーサ８直下に
まで延在するように形成されている。そして、この凹部
１１内にドープトポリシリコン層９ａの一部が充填され
ている。
【００６６】このようにシリコン基板１の主表面に凹部
１１を形成することにより、コンタクトホール７底部の
変質層を除去できる。この凹部１１内に配線層９の一部
を充填することにより、配線層９とシリコン基板１との
コンタクト抵抗を低減することが可能となる。なお、上
記凹部１１の深さは、たとえば５〜４０ｎｍ程度であ
る。
１１を形成することにより、コンタクトホール７底部の
変質層を除去できる。この凹部１１内に配線層９の一部
を充填することにより、配線層９とシリコン基板１との
コンタクト抵抗を低減することが可能となる。なお、上
記凹部１１の深さは、たとえば５〜４０ｎｍ程度であ
る。
【００６７】次に、図９を用いて、図８に示される半導
体装置の製造方法について説明する。図９は、図８に示
される半導体装置の特徴的な製造工程を示す断面図であ
る。
体装置の製造方法について説明する。図９は、図８に示
される半導体装置の特徴的な製造工程を示す断面図であ
る。
【００６８】図９を参照して、上記の実施の形態１の場
合と同様の工程を経てコンタクトホール７までを形成す
る。その後、ダウンフロータイプの等方性ポリシリコン
エッチング装置を用い、ＣＦ4 ，Ｏ2 等のガス系でシリ
コン基板１の主表面をエッチングする。このとき、Ｓｉ
Ｎサイドウォールスペーサ８をほとんどエッチングする
ことなくシリコン基板１をエッチングする。それによ
り、ゲート電極２と配線層９間の絶縁を確保しつつＳｉ
Ｎサイドウォールスペーサ８下にまで延在するように凹
部１１を形成できる。その後は、上記の実施の形態１と
同様の工程を経て図８に示される半導体装置が形成され
ることとなる。
合と同様の工程を経てコンタクトホール７までを形成す
る。その後、ダウンフロータイプの等方性ポリシリコン
エッチング装置を用い、ＣＦ4 ，Ｏ2 等のガス系でシリ
コン基板１の主表面をエッチングする。このとき、Ｓｉ
Ｎサイドウォールスペーサ８をほとんどエッチングする
ことなくシリコン基板１をエッチングする。それによ
り、ゲート電極２と配線層９間の絶縁を確保しつつＳｉ
Ｎサイドウォールスペーサ８下にまで延在するように凹
部１１を形成できる。その後は、上記の実施の形態１と
同様の工程を経て図８に示される半導体装置が形成され
ることとなる。
【００６９】（実施の形態３）次に、図１０〜図１２を
用いて、この発明の実施の形態３について説明する。図
１０〜図１２は、この発明の実施の形態３における半導
体装置の製造工程の特徴的な第１工程〜第３工程を示す
断面図である。まず図１０を参照して、上述の実施の形
態１と同様の工程を経てハードマスク絶縁層３とゲート
電極２とを形成した後、アンモニア過水を用いて２５分
〜５０分程度のウェットエッチング処理をＷＳｉ層２ｂ
の側面に施す。それにより、ＷＳｉ層２ｂの側面が、Ｗ
Ｓｉ層２ｂの内方に後退する。その後退量Ｗ３は、１０
ｎｍ〜２０ｎｍ程度である。このようにしてゲート電極
２の上部側面に凹部１２を形成する。
用いて、この発明の実施の形態３について説明する。図
１０〜図１２は、この発明の実施の形態３における半導
体装置の製造工程の特徴的な第１工程〜第３工程を示す
断面図である。まず図１０を参照して、上述の実施の形
態１と同様の工程を経てハードマスク絶縁層３とゲート
電極２とを形成した後、アンモニア過水を用いて２５分
〜５０分程度のウェットエッチング処理をＷＳｉ層２ｂ
の側面に施す。それにより、ＷＳｉ層２ｂの側面が、Ｗ
Ｓｉ層２ｂの内方に後退する。その後退量Ｗ３は、１０
ｎｍ〜２０ｎｍ程度である。このようにしてゲート電極
２の上部側面に凹部１２を形成する。
【００７０】次に、上記の実施の形態１の場合と同様の
方法で薄いＳｉＯ2 層４とＳｉＮストッパ層５とを形成
する。次に、図１２に示されるように、実施の形態１と
同様の方法で層間絶縁層６とコンタクトホール７とを形
成する。その後、配線層９がコンタクトホール７内に形
成される。
方法で薄いＳｉＯ2 層４とＳｉＮストッパ層５とを形成
する。次に、図１２に示されるように、実施の形態１と
同様の方法で層間絶縁層６とコンタクトホール７とを形
成する。その後、配線層９がコンタクトホール７内に形
成される。
【００７１】以上の工程を経て本実施の形態３における
半導体装置が形成される。本実施の形態３における半導
体装置では、上述のようにＷＳｉ層２ｂの側面が内方に
後退しているので、ゲート電極２の上端コーナー部と配
線層９間の分離幅Ｗ４を上述の各実施の形態よりも増大
させることが可能となる。それにより、ゲート電極２と
配線層９間の絶縁性をより確実に確保することが可能と
なる。
半導体装置が形成される。本実施の形態３における半導
体装置では、上述のようにＷＳｉ層２ｂの側面が内方に
後退しているので、ゲート電極２の上端コーナー部と配
線層９間の分離幅Ｗ４を上述の各実施の形態よりも増大
させることが可能となる。それにより、ゲート電極２と
配線層９間の絶縁性をより確実に確保することが可能と
なる。
【００７２】（実施の形態４）次に、図１３〜図１８を
用いて、この発明の実施の形態４について説明する。図
１３は、この発明の実施の形態４における半導体装置を
示す断面図である。なお、本実施の形態４では、ＤＲＡ
Ｍのメモリセル部の構造のみならず周辺回路部の構造も
示している。
用いて、この発明の実施の形態４について説明する。図
１３は、この発明の実施の形態４における半導体装置を
示す断面図である。なお、本実施の形態４では、ＤＲＡ
Ｍのメモリセル部の構造のみならず周辺回路部の構造も
示している。
【００７３】図１３を参照して、メモリセル部内におけ
る構造は、図８に示される構造と同様であるため説明は
省略する。周辺回路部では、シリコン基板１の主表面上
にゲート絶縁層を介在してゲート電極２が形成され、そ
の上にハードマスク絶縁層３が形成されている。このハ
ードマスク絶縁層３の側面とゲート電極２の側面との双
方を覆うように薄いＳｉＯ2 層４を介在してＳｉＮサイ
ドウォールスペーサ１３が形成されている。このＳｉＮ
サイドウォールスペーサ１３は、ＳｉＮストッパ層５を
エッチングすることにより形成され、薄いＳｉＯ2 層４
の上に直接形成される。
る構造は、図８に示される構造と同様であるため説明は
省略する。周辺回路部では、シリコン基板１の主表面上
にゲート絶縁層を介在してゲート電極２が形成され、そ
の上にハードマスク絶縁層３が形成されている。このハ
ードマスク絶縁層３の側面とゲート電極２の側面との双
方を覆うように薄いＳｉＯ2 層４を介在してＳｉＮサイ
ドウォールスペーサ１３が形成されている。このＳｉＮ
サイドウォールスペーサ１３は、ＳｉＮストッパ層５を
エッチングすることにより形成され、薄いＳｉＯ2 層４
の上に直接形成される。
【００７４】層間絶縁層６がハードマスク絶縁層３の上
面と接するようにハードマスク絶縁層３上に延在してい
る。層間絶縁層６と、ハードマスク絶縁層３と、ＷＳｉ
層２ｂとを貫通するようにコンタクトホール１４が形成
される。このコンタクトホール１４内から層間絶縁層６
上に延在するように配線層９が形成される。
面と接するようにハードマスク絶縁層３上に延在してい
る。層間絶縁層６と、ハードマスク絶縁層３と、ＷＳｉ
層２ｂとを貫通するようにコンタクトホール１４が形成
される。このコンタクトホール１４内から層間絶縁層６
上に延在するように配線層９が形成される。
【００７５】図１３に示されるように、ＷＳｉ層２ｂを
貫通するようにコンタクトホール１４を形成することに
より、ドープトポリシリコン層９ａとドープトポリシリ
コン層２ａとを直接接触させることが可能となる。ドー
プトポリシリコン層９ａがＷＳｉ層２ｂと接触した場合
には、ドープトポリシリコン層９ａからＷＳｉ層２ｂに
よって不純物が吸収され、ドープトポリシリコン層９ａ
とＷＳｉ層２ｂとの間に低不純物濃度部分が形成され
る。そのため、ドープトポリシリコン層９ａがＷＳｉ層
２ｂとのみ接触する場合には、配線層９とゲート電極２
とのコンタクト抵抗が増大してしまう。
貫通するようにコンタクトホール１４を形成することに
より、ドープトポリシリコン層９ａとドープトポリシリ
コン層２ａとを直接接触させることが可能となる。ドー
プトポリシリコン層９ａがＷＳｉ層２ｂと接触した場合
には、ドープトポリシリコン層９ａからＷＳｉ層２ｂに
よって不純物が吸収され、ドープトポリシリコン層９ａ
とＷＳｉ層２ｂとの間に低不純物濃度部分が形成され
る。そのため、ドープトポリシリコン層９ａがＷＳｉ層
２ｂとのみ接触する場合には、配線層９とゲート電極２
とのコンタクト抵抗が増大してしまう。
【００７６】しかしながら、上述のようにドープトポリ
シリコン層９ａとドープトポリシリコン層２ａとを接触
させることにより、上記のような低不純物濃度部分が配
線層９とゲート電極２との接触部全面に形成されること
を回避できる。それにより、配線層９とゲート電極２と
の間のコンタクト抵抗が増大することを効果的に阻止す
ることが可能となる。
シリコン層９ａとドープトポリシリコン層２ａとを接触
させることにより、上記のような低不純物濃度部分が配
線層９とゲート電極２との接触部全面に形成されること
を回避できる。それにより、配線層９とゲート電極２と
の間のコンタクト抵抗が増大することを効果的に阻止す
ることが可能となる。
【００７７】次に、図１４〜図１８を用いて、本実施の
形態４における半導体装置の製造方法について説明す
る。図１４〜図１８は、本実施の形態４における半導体
装置の製造工程の特徴的な第１工程〜第５工程を示す断
面図である。
形態４における半導体装置の製造方法について説明す
る。図１４〜図１８は、本実施の形態４における半導体
装置の製造工程の特徴的な第１工程〜第５工程を示す断
面図である。
【００７８】まず図１４を参照して、上述の実施の形態
１と同様の工程を経てＳｉＮストッパ層５までを形成す
る。その後、メモリセル部におけるＳｉＮストッパ層５
を覆うようにレジスト１０ａを形成する。このレジスト
１０ａをマスクとして用いて、周辺回路部におけるＳｉ
Ｎストッパ層５をエッチバックする。それにより、ハー
ドマスク絶縁層３の上面を露出させゲート電極２の両側
面を覆うようにＳｉＮサイドウォールスペーサ１３を形
成する。その後、レジスト１０ａを除去する。
１と同様の工程を経てＳｉＮストッパ層５までを形成す
る。その後、メモリセル部におけるＳｉＮストッパ層５
を覆うようにレジスト１０ａを形成する。このレジスト
１０ａをマスクとして用いて、周辺回路部におけるＳｉ
Ｎストッパ層５をエッチバックする。それにより、ハー
ドマスク絶縁層３の上面を露出させゲート電極２の両側
面を覆うようにＳｉＮサイドウォールスペーサ１３を形
成する。その後、レジスト１０ａを除去する。
【００７９】次に、図１５を参照して、上記の実施の形
態１と同様の方法で層間絶縁層６を形成し、この上にレ
ジスト１０ｂを形成する。このレジスト１０ｂは、図１
５に示されるように、メモリセル部内と周辺回路部内と
にそれぞれ開口を有する。
態１と同様の方法で層間絶縁層６を形成し、この上にレ
ジスト１０ｂを形成する。このレジスト１０ｂは、図１
５に示されるように、メモリセル部内と周辺回路部内と
にそれぞれ開口を有する。
【００８０】次に、図１６を参照して、レジスト１０ｂ
をマスクとして用いて、実施の形態１の場合と同様の方
法で層間絶縁層６をエッチングする。それにより、メモ
リセル部においてはＳｉＮストッパ層５の一部表面が露
出し、周辺回路部においては層間絶縁層６とハードマス
ク絶縁層３とを貫通し、ＷＳｉ層２ｂに達するコンタク
トホール１４ａが形成される。このとき、周辺回路部で
はハードマスク絶縁層３上にＳｉＮストッパ層５が形成
されていないため、このようにＷＳｉ層２ｂにまで達す
るコンタクトホール１４ａを形成できる。
をマスクとして用いて、実施の形態１の場合と同様の方
法で層間絶縁層６をエッチングする。それにより、メモ
リセル部においてはＳｉＮストッパ層５の一部表面が露
出し、周辺回路部においては層間絶縁層６とハードマス
ク絶縁層３とを貫通し、ＷＳｉ層２ｂに達するコンタク
トホール１４ａが形成される。このとき、周辺回路部で
はハードマスク絶縁層３上にＳｉＮストッパ層５が形成
されていないため、このようにＷＳｉ層２ｂにまで達す
るコンタクトホール１４ａを形成できる。
【００８１】次に、図１７を参照して、平行平板タイプ
のエッチング装置を用いて水素を含むフロン系ガスにて
開口７ａ底部のＳｉＮストッパ層５と薄いＳｉＯ2 層４
とをエッチングする。それにより、シリコン基板１の主
表面が選択的に露出される。このとき、周辺回路部で
は、ＷＳｉ層２ｂがＤ１だけオーバーエッチングされ
る。このように、同一マスクを用いて、メモリセル部に
おいてはセルフアライメント方式のコンタクトホール７
が形成され、周辺回路部においてはゲート電極２上にコ
ンタクトホール１４ｂが形成される。
のエッチング装置を用いて水素を含むフロン系ガスにて
開口７ａ底部のＳｉＮストッパ層５と薄いＳｉＯ2 層４
とをエッチングする。それにより、シリコン基板１の主
表面が選択的に露出される。このとき、周辺回路部で
は、ＷＳｉ層２ｂがＤ１だけオーバーエッチングされ
る。このように、同一マスクを用いて、メモリセル部に
おいてはセルフアライメント方式のコンタクトホール７
が形成され、周辺回路部においてはゲート電極２上にコ
ンタクトホール１４ｂが形成される。
【００８２】次に、図１８に示されるように、上述の実
施の形態２の場合と同様の方法でメモリセル部内に位置
するシリコン基板１の主表面に凹部１１を形成する。こ
の場合、凹部１１の深さは、５〜１００ｎｍ程度であ
る。他方、周辺回路部においては、ＷＳｉ層２ｂがＤ２
だけオーバーエッチングされる。このＤ２は、たとえば
２０ｎｍ以上である。それにより、ドープトポリシリコ
ン層２ａに達するコンタクトホール１４が周辺回路部に
形成される。
施の形態２の場合と同様の方法でメモリセル部内に位置
するシリコン基板１の主表面に凹部１１を形成する。こ
の場合、凹部１１の深さは、５〜１００ｎｍ程度であ
る。他方、周辺回路部においては、ＷＳｉ層２ｂがＤ２
だけオーバーエッチングされる。このＤ２は、たとえば
２０ｎｍ以上である。それにより、ドープトポリシリコ
ン層２ａに達するコンタクトホール１４が周辺回路部に
形成される。
【００８３】その後、コンタクトホール７，１４内にそ
れぞれ配線層９が形成される。以上の工程を経て図１３
に示される半導体装置が得られることとなる。
れぞれ配線層９が形成される。以上の工程を経て図１３
に示される半導体装置が得られることとなる。
【００８４】以上のようにこの発明の実施の形態につい
て説明を行なったが、今回開示された実施の形態はすべ
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更が含まれることが意図される。
て説明を行なったが、今回開示された実施の形態はすべ
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更が含まれることが意図される。
【００８５】
【発明の効果】以上説明したように、この発明に係る半
導体装置によれば、ＳｉＯ2 サイドウォールスペーサの
形成を省略しているので、シリコン基板の主表面にプラ
ズマが照射されることを回避できるとともにゲート電極
間に形成されるコンタクトホール底部の開口面積をも増
大させることが可能となる。それにより、半導体装置に
おけるリーク電流の発生を抑制できるとともに、コンタ
クトホール内に形成される配線層と半導体基板とのコン
タクト抵抗をも低減することが可能となる。その結果、
高性能かつ高信頼性の半導体装置が得られる。
導体装置によれば、ＳｉＯ2 サイドウォールスペーサの
形成を省略しているので、シリコン基板の主表面にプラ
ズマが照射されることを回避できるとともにゲート電極
間に形成されるコンタクトホール底部の開口面積をも増
大させることが可能となる。それにより、半導体装置に
おけるリーク電流の発生を抑制できるとともに、コンタ
クトホール内に形成される配線層と半導体基板とのコン
タクト抵抗をも低減することが可能となる。その結果、
高性能かつ高信頼性の半導体装置が得られる。
【００８６】この発明に係る半導体装置の製造方法によ
れば、１つの局面では、薄い絶縁層上に直接窒化物スト
ッパ層を形成している。この場合にも、ＳｉＯ2 サイド
ウォールスペーサの形成を省略でき、上述の場合と同様
の効果が得られる。
れば、１つの局面では、薄い絶縁層上に直接窒化物スト
ッパ層を形成している。この場合にも、ＳｉＯ2 サイド
ウォールスペーサの形成を省略でき、上述の場合と同様
の効果が得られる。
【００８７】この発明に係る半導体装置の製造方法によ
れば、他の局面では、第２のマスク層を用いてメモリセ
ル部内の主表面を選択的に露出させる第１のコンタクト
ホールと、周辺回路部内の第２のゲート電極に達する第
２のコンタクトホールとを同時に形成している。このよ
うに同一のマスクを用いて第１と第２のコンタクトホー
ルを形成することにより、製造工程を簡略化でき、製造
コスト低減が可能となる。
れば、他の局面では、第２のマスク層を用いてメモリセ
ル部内の主表面を選択的に露出させる第１のコンタクト
ホールと、周辺回路部内の第２のゲート電極に達する第
２のコンタクトホールとを同時に形成している。このよ
うに同一のマスクを用いて第１と第２のコンタクトホー
ルを形成することにより、製造工程を簡略化でき、製造
コスト低減が可能となる。
【図１】 この発明の実施の形態１における半導体装置
を示す断面図である。
を示す断面図である。
【図２】 図１に示されるゲート電極とその近傍とを拡
大した断面図である。
大した断面図である。
【図３】 ＳｉＮサイドウォールスペーサの高さとゲー
ト電極の厚みとの差ｄと、ハードマスク絶縁層の厚みａ
との関係を示す図である。
ト電極の厚みとの差ｄと、ハードマスク絶縁層の厚みａ
との関係を示す図である。
【図４】 ゲート電極と配線層間のリーク電流と、Ｓｉ
Ｎサイドウォールスペーサの高さとゲート電極の厚みと
の差ｄとの関係を示す図である。
Ｎサイドウォールスペーサの高さとゲート電極の厚みと
の差ｄとの関係を示す図である。
【図５】 図１に示される半導体装置の製造工程の第１
工程を示す断面図である。
工程を示す断面図である。
【図６】 図１に示される半導体装置の製造工程の第２
工程を示す断面図である。
工程を示す断面図である。
【図７】 図１に示される半導体装置の製造工程の第３
工程を示す断面図である。
工程を示す断面図である。
【図８】 この発明の実施の形態２における半導体装置
を示す断面図である。
を示す断面図である。
【図９】 図８に示される半導体装置の特徴的な製造工
程を示す断面図である。
程を示す断面図である。
【図１０】 この発明の実施の形態３における半導体装
置の製造工程の特徴的な第１工程を示す断面図である。
置の製造工程の特徴的な第１工程を示す断面図である。
【図１１】 この発明の実施の形態３における半導体装
置の製造工程の特徴的な第２工程を示す断面図である。
置の製造工程の特徴的な第２工程を示す断面図である。
【図１２】 この発明の実施の形態３における半導体装
置の製造工程の特徴的な第３工程を示す断面図である。
置の製造工程の特徴的な第３工程を示す断面図である。
【図１３】 この発明の実施の形態４における半導体装
置を示す断面図である。
置を示す断面図である。
【図１４】 図１３に示される半導体装置の製造工程の
第１工程を示す断面図である。
第１工程を示す断面図である。
【図１５】 図１３に示される半導体装置の製造工程の
第２工程を示す断面図である。
第２工程を示す断面図である。
【図１６】 図１３に示される半導体装置の製造工程の
第３工程を示す断面図である。
第３工程を示す断面図である。
【図１７】 図１３に示される半導体装置の製造工程の
第４工程を示す断面図である。
第４工程を示す断面図である。
【図１８】 図１３に示される半導体装置の製造工程の
第５工程を示す断面図である。
第５工程を示す断面図である。
【図１９】 従来の半導体装置の一例を示す断面図であ
る。
る。
【図２０】 図１９に示される半導体装置の製造工程の
第１工程を示す断面図である。
第１工程を示す断面図である。
【図２１】 図１９に示される半導体装置の製造工程の
第２工程を示す断面図である。
第２工程を示す断面図である。
【図２２】 図１９に示される半導体装置の製造工程の
第３工程を示す断面図である。
第３工程を示す断面図である。
１ シリコン基板、２ ゲート電極、２ａ，９ａ ドー
プトポリシリコン層、２ｂ，９ｂ ＷＳｉ層、３ ハー
ドマスク絶縁層、４ 薄いＳｉＯ2 層、５ ＳｉＮスト
ッパ層、６ 層間絶縁層、７，１４，１４ａ，１４ｂ
コンタクトホール、７ａ 開口、８，８ａ，１３ Ｓｉ
Ｎサイドウォールスペーサ、９ 配線層、１０，１０
ａ，１０ｂ レジスト、１１，１２ 凹部、１５ Ｓｉ
Ｏ2 サイドウォールスペーサ。
プトポリシリコン層、２ｂ，９ｂ ＷＳｉ層、３ ハー
ドマスク絶縁層、４ 薄いＳｉＯ2 層、５ ＳｉＮスト
ッパ層、６ 層間絶縁層、７，１４，１４ａ，１４ｂ
コンタクトホール、７ａ 開口、８，８ａ，１３ Ｓｉ
Ｎサイドウォールスペーサ、９ 配線層、１０，１０
ａ，１０ｂ レジスト、１１，１２ 凹部、１５ Ｓｉ
Ｏ2 サイドウォールスペーサ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 横山 雄一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 小田 拓嗣 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 前田 清司 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 (72)発明者 井上 慎也 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 (72)発明者 山本 祐司 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内
Claims (12)
- 【請求項１】 半導体基板の主表面上に形成されたゲー
ト電極と、 前記ゲート電極の上面上に形成されたハードマスク絶縁
層と、 前記ゲート電極の側面と前記ハードマスク絶縁層とを覆
うように形成された薄い絶縁層と、 前記ゲート電極の一方の側面上から前記ハードマスク絶
縁層の上面上に延在するように前記薄い絶縁層上に直接
形成された窒化物ストッパ層と、 前記ゲート電極の他方の側面を覆うように前記薄い絶縁
層上に直接形成されたサイドウォール窒化物層と、 前記窒化物ストッパ層を覆うように形成され、前記主表
面と前記サイドウォール窒化物層とに達するコンタクト
ホールを有する層間絶縁層と、 前記コンタクトホール内に形成された配線層と、を備え
た、半導体装置。 - 【請求項２】 前記ハードマスク絶縁層の厚みは、１２
０ｎｍ以上である、請求項１に記載の半導体装置。 - 【請求項３】 前記主表面と垂直な方向の前記サイドウ
ォール窒化物層の高さは、前記垂直な方向における前記
ゲート電極の厚みよりも２０ｎｍ以上大きい、請求項１
または２に記載の半導体装置。 - 【請求項４】 前記サイドウォール窒化物層近傍の前記
主表面に凹部が形成され、 前記凹部内に前記配線層の一部が充填される、請求項１
から３のいずれかに記載の半導体装置。 - 【請求項５】 前記ゲート電極の他方の側面の上部を、
前記ハードマスク絶縁層の側面よりも前記ゲート電極の
内方に後退させる、請求項１から４のいずれかに記載の
半導体装置。 - 【請求項６】 前記半導体装置は、メモリセル部と周辺
回路部とを有し、 前記ゲート電極は前記メモリセル部内に配置され、 前記周辺回路部内には上部に金属シリサイド部を有する
他のゲート電極が形成され、 前記他のゲート電極の上面上には他のハードマスク絶縁
層が形成され、 前記他のゲート電極の側面と前記他のハードマスク絶縁
層とを覆うように他の薄い絶縁層が形成され、 前記他のゲート電極の両側面を覆うように前記他の薄い
絶縁層上に直接１対の他のサイドウォール窒化物層が形
成され、 前記層間絶縁層は、前記他のハードマスク絶縁層の上面
と接するように前記他のハードマスク絶縁層上に延在
し、 前記層間絶縁層と前記他のハードマスク絶縁層と前記金
属シリサイド部とを貫通して前記他のゲート電極内に底
面を有するように他のコンタクトホールが形成され、 前記他のコンタクトホール内に前記他のゲート電極と電
気的に接続されるように他の配線層が形成される、請求
項１から５のいずれかに記載の半導体装置。 - 【請求項７】 半導体基板の主表面上にゲート電極を形
成する工程と、 前記ゲート電極の上面上にハードマスク絶縁層を形成す
る工程と、 前記ゲート電極と前記ハードマスク絶縁層とを覆うよう
に薄い絶縁層を形成する工程と、 前記薄い絶縁層上に直接窒化物ストッパ層を形成する工
程と、 前記窒化物ストッパ層を覆うように層間絶縁層を形成す
る工程と、 前記層間絶縁層と前記窒化物ストッパ層と前記薄い絶縁
層とを順次エッチングすることにより、前記主表面に達
するコンタクトホールを形成するとともに前記ゲート電
極の側面上にサイドウォール窒化物層を形成する工程
と、 前記コンタクトホール内に配線層を形成する工程と、を
備えた、半導体装置の製造方法。 - 【請求項８】 前記コンタクトホールの形成工程は、露
出した前記主表面を等方的にエッチングすることにより
凹部を形成する工程を含み、 前記配線層の形成工程は、前記凹部を充填するように前
記配線層を形成する工程を含む、請求項７に記載の半導
体装置の製造方法。 - 【請求項９】 前記ハードマスク絶縁層の形成工程は、
前記ハードマスク絶縁層が１２０ｎｍ以上の厚みを有す
るように前記ハードマスク絶縁層を形成する工程を含
み、 前記サイドウォール窒化物層の形成工程は、前記主表面
と垂直な方向の前記サイドウォール窒化物層の高さが前
記垂直な方向における前記ゲート電極の厚みより２０ｎ
ｍ以上大きくなるように前記サイドウォール窒化物層を
形成する工程を含む、請求項７または８に記載の半導体
装置の製造方法。 - 【請求項１０】 前記ハードマスク絶縁層の形成後に前
記ゲート電極の側面上部をエッチングすることにより、
前記ゲート電極の側面上部を前記ハードマスク絶縁層の
側面よりも前記ゲート電極の内方に後退させる工程を含
む、請求項７から９のいずれかに記載の半導体装置の製
造方法。 - 【請求項１１】 メモリセル部と周辺回路部とを有する
半導体装置の製造方法であって、 前記メモリセル部内に位置する半導体基板の主表面上に
第１のゲート電極を介在して第１のハードマスク絶縁層
を形成するとともに前記周辺回路部内に位置する前記主
表面上に第２のゲート電極を介在して第２のハードマス
ク絶縁層を形成する工程と、 前記第１と第２のハードマスク絶縁層および前記第１と
第２のゲート電極の側面を覆うように薄い絶縁層を形成
する工程と、 前記薄い絶縁層上に直接窒化物ストッパ層を形成する工
程と、 前記メモリセル部内に位置する前記窒化物ストッパ層を
覆うように第１のマスク層を形成する工程と、 前記第１のマスク層を用いて前記窒化物ストッパ層をエ
ッチングすることにより、前記第２のハードマスク絶縁
層を露出させるとともに前記第２のゲート電極の側面を
覆う１対のサイドウォール窒化物層を形成する工程と、 前記窒化物ストッパ層と前記第２のハードマスク絶縁層
とを覆うように層間絶縁層を形成する工程と、 前記層間絶縁層上に第２のマスク層を形成する工程と、 前記第２のマスク層を用いて、前記メモリセル部内に位
置する前記層間絶縁層，前記窒化物ストッパ層および前
記薄い絶縁層を順次エッチングして前記主表面を選択的
に露出させる第１のコンタクトホールを形成するととも
に前記周辺回路部内に位置する前記層間絶縁層，前記第
２のハードマスク絶縁層を順次エッチングして前記第２
のゲート電極に達する第２のコンタクトホールを形成す
る工程と、 前記第１と第２のコンタクトホール内に第１と第２の配
線層をそれぞれ形成する工程と、を備えた、半導体装置
の製造方法。 - 【請求項１２】 前記第２のゲート電極は上部に金属シ
リサイド部を含み、 前記第１と第２のコンタクトホールの形成工程は、前記
主表面の露出後に前記主表面に凹部を形成するとともに
前記金属シリサイド部を貫通するように前記第２のコン
タクトホールを形成する工程を含む、請求項１１に記載
の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9355330A JPH11186389A (ja) | 1997-12-24 | 1997-12-24 | 半導体装置およびその製造方法 |
| US09/115,514 US6249015B1 (en) | 1997-12-24 | 1998-07-15 | Semiconductor device and fabrication method thereof |
| TW087113540A TW407337B (en) | 1997-12-24 | 1998-08-18 | Semiconductor device and manufacture thereof |
| KR1019980033578A KR100274277B1 (ko) | 1997-12-24 | 1998-08-19 | 반도체장치 및 그 제조방법 |
| US09/761,176 US6444515B2 (en) | 1997-12-24 | 2001-01-18 | Method of fabricating a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9355330A JPH11186389A (ja) | 1997-12-24 | 1997-12-24 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186389A true JPH11186389A (ja) | 1999-07-09 |
Family
ID=18443311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9355330A Pending JPH11186389A (ja) | 1997-12-24 | 1997-12-24 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6249015B1 (ja) |
| JP (1) | JPH11186389A (ja) |
| KR (1) | KR100274277B1 (ja) |
| TW (1) | TW407337B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7781282B2 (en) | 2005-07-25 | 2010-08-24 | Samsung Electronics Co., Ltd. | Shared contact structure, semiconductor device and method of fabricating the semiconductor device |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6180494B1 (en) * | 1999-03-11 | 2001-01-30 | Micron Technology, Inc. | Integrated circuitry, methods of fabricating integrated circuitry, methods of forming local interconnects, and methods of forming conductive lines |
| US6429124B1 (en) * | 1999-04-14 | 2002-08-06 | Micron Technology, Inc. | Local interconnect structures for integrated circuits and methods for making the same |
| KR100383325B1 (ko) * | 2001-01-19 | 2003-05-12 | 삼성전자주식회사 | 셀프-얼라인 콘택을 형성하기 위한 반도체 장치의 배선 및그 형성방법 |
| US6455406B1 (en) * | 2001-11-28 | 2002-09-24 | Micron Technology, Inc. | Semiconductor processing method of forming a conductive connection through WxSiyNz material with specific contact opening etching |
| US6855988B2 (en) * | 2002-07-08 | 2005-02-15 | Viciciv Technology | Semiconductor switching devices |
| US7227234B2 (en) * | 2004-12-14 | 2007-06-05 | Tower Semiconductor Ltd. | Embedded non-volatile memory cell with charge-trapping sidewall spacers |
| KR100698087B1 (ko) * | 2005-12-29 | 2007-03-23 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| US8354726B2 (en) * | 2006-05-19 | 2013-01-15 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
| KR100935770B1 (ko) * | 2007-11-26 | 2010-01-06 | 주식회사 동부하이텍 | 반도체 소자 및 이의 제조방법 |
| CN102456689A (zh) * | 2010-10-21 | 2012-05-16 | 中国科学院微电子研究所 | 一种衬底结构、半导体器件及其制造方法 |
| KR102301249B1 (ko) | 2015-11-16 | 2021-09-10 | 삼성전자주식회사 | 반도체 장치 |
| CN112563208A (zh) * | 2019-09-26 | 2021-03-26 | 长鑫存储技术有限公司 | 半导体存储器及其制备方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970003903B1 (en) * | 1987-04-24 | 1997-03-22 | Hitachi Mfg Kk | Semiconductor device and fabricating method thereof |
| JPH06188385A (ja) * | 1992-10-22 | 1994-07-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5605857A (en) * | 1993-02-12 | 1997-02-25 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
| JPH0964302A (ja) | 1995-08-24 | 1997-03-07 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US5723381A (en) * | 1995-09-27 | 1998-03-03 | Siemens Aktiengesellschaft | Formation of self-aligned overlapping bitline contacts with sacrificial polysilicon fill-in stud |
| JP3435943B2 (ja) | 1995-11-24 | 2003-08-11 | ソニー株式会社 | 半導体装置およびその製造方法 |
| US5786249A (en) * | 1996-03-07 | 1998-07-28 | Micron Technology, Inc. | Method of forming dram circuitry on a semiconductor substrate |
-
1997
- 1997-12-24 JP JP9355330A patent/JPH11186389A/ja active Pending
-
1998
- 1998-07-15 US US09/115,514 patent/US6249015B1/en not_active Expired - Fee Related
- 1998-08-18 TW TW087113540A patent/TW407337B/zh not_active IP Right Cessation
- 1998-08-19 KR KR1019980033578A patent/KR100274277B1/ko not_active IP Right Cessation
-
2001
- 2001-01-18 US US09/761,176 patent/US6444515B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7781282B2 (en) | 2005-07-25 | 2010-08-24 | Samsung Electronics Co., Ltd. | Shared contact structure, semiconductor device and method of fabricating the semiconductor device |
| US8114730B2 (en) | 2005-07-25 | 2012-02-14 | Samsung Electronics Co., Ltd. | Shared contact structure, semiconductor device and method of fabricating the semiconductor device |
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