KR100274277B1 - 반도체장치 및 그 제조방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

반도체장치 및 그 제조방법에 관한 것으로서, 반도체기판의 주표면에 플라즈마가 조사되는 것에 기인하는 누설전류의 발생을 억제하고 게이트전극간의 간격을 증대시키지 않고 콘택트홀 바닥부의 개구면적을 증대시키기 위해, 반도체기판의 주표면상에 형성된 게이트전극, 게이트전극의 상면상에 형성된 하드마스크절연층, 게이트전극의 측면과 하드마스크절연층을 덮도록 형성된 얇은 절연층, 게이트전극의 한쪽의 측면상에서 하드마스크절연층의 상면상으로 연장하도록 얇은 절연층상에 직접 형성된 질화물 스토퍼층, 게이트전극의 다른쪽의 측면을 덮도록 얇은 절연층상에 직접 형성된 사이드월 질화물층, 질화물 스토퍼층을 덮도록 형성되고, 주표면과 사이드월 질화물층에 도달하는 콘택트홀을 갖는 층간절연층 및 콘택트홀내에 형성된 배선층을 마련하였다.
이와 같은 구성으로 하는 것에 의해, 반도체장치에 있어서의 누설전류의 발생을 억제할 수 있음과 동시에 콘택트홀내에 형성되는 배선층과 반도체기판의 콘택트저항도 저감할 수 있게 되어 고성능이고 고신뢰성인 반도체장치가 얻어진다는 효과를 얻을 수 있다.

Description

반도체장치 및 그 제조방법
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 메모리셀에 적용하는 질화물 스토퍼방식을 채용한 반도체장치 및 그 제조방법에 관한 것이다.
종래부터 질화물층을 스토퍼층으로서 사용한 소위 질화물 스토퍼방식을 채용한 반도체장치가 알려져 있다. 도 19에는 질화물 스토퍼방식을 채용한 종래의 반도체장치의 1예가 도시되어 있다.
도 19를 참조해서 설명하면, 실리콘기판(1)의 주표면상에는 게이트절연층을 개재해서 1쌍의 게이트전극(2)가 형성되어 있다. 게이트전극(2)는 예를 들면 도프된(doped) 폴리실리콘층(2a)와 WSi층(2b)를 갖는다.
게이트전극(2)상에는 SiO2등으로 이루어지는 하드마스크절연층(3)이 형성된다. 이 하드마스크절연층(3)과 게이트전극(2)를 덮도록 얇은 SiO2층(4)가 형성된다. 이 얇은 SiO2층을 개재해서 게이트전극(2)와 하드마스크절연층(3)의 측면을 덮도록 SiO2사이드월 스페이서(sidewall spacer)(15)가 형성된다.
하드마스크절연층(3)과 SiO2사이드월 스페이서(15)를 덮도록 SiN 스토퍼층(5)가 형성된다. 이 SiN 스토퍼층(5)를 덮도록 SiO2등으로 이루어지는 층간절연층(6)이 형성된다. 이 층간절연층(6), SiN 스토퍼층(5) 및 얇은 SiO2층(4)를 관통해서 실리콘기판(1)의 주표면에 도달하도록 콘택트홀(접속구멍)(7)이 형성된다. 콘택트홀(7)은 한쪽의 SiO2사이드월 스페이서(15)에 도달하도록 형성되고, 상기 한쪽의 SiO2사이드월 스페이서(15)의 표면상에는 SiN 사이드월 스페이서(8a)가 남는다.
상기한 콘택트홀(7)내에서 층간절연층(6)상으로 연장하도록 배선층(9)가 형성된다. 배선층(9)는 도프된 실리콘층(9a)와 그 위에 형성된 WSi층(9b)를 갖는다.
도 19에 도시된 구조에 있어서, 한쪽의 SiO2사이드월 스페이서(15)의 두께와 그 표면상에 형성되는 SiN 사이드월 스페이서(8a)의 두께로 분리폭W4가 규정된다. 이 분리폭W4의 값을 소정이상의 값으로 하는 것에 의해, 게이트전극(2)와 배선층(9) 사이의 절연을 확보할 수 있다. 도 19에 도시된 경우에서는 인접하는 게이트전극(2) 사이의 간격W1이 예를 들면 0. 24㎛인 경우, 콘택트홀(7) 바닥부의 개구폭W2는 0. 06㎛정도로 된다.
다음에, 도 20∼도 22를 사용해서 도 19에 도시된 반도체장치의 제조방법에 대해서 설명한다. 도 20∼도 22는 도 19에 도시된 반도체장치의 제조공정의 제1 공정∼제3 공정을 도시한 단면도이다.
우선, 도 20을 참조해서 설명하면, 실리콘기판(1)의 주표면상에 게이트절연층을 개재해서 게이트전극(2)와 하드마스크절연층(3)을 형성하고, 이들을 덮도록 CVD(Chemical Vapor Deposition)법 등을 사용해서 얇은 SiO2층(4)를 형성한다. 이 얇은 SiO2층(4)상에 CVD법 등에 의해 실리콘 산화물층을 퇴적시키고, 이것에 이방성 에칭처리를 실시한다. 그것에 의해, SiO2사이드월 스페이서(15)가 형성된다. 이 때, SiO2사이드월 스페이서(15)의 에칭은 플라즈마를 사용해서 실행된다. 그 때문에, 실리콘기판(1)의 주표면에는 플라즈마가 조사되게 된다.
다음에, CVD법 등을 사용해서 SiO2사이드월 스페이서(15)와 하드마스크절연층(3)을 덮도록 SiN 스토퍼층(5)를 형성한다. 이 SiN 스토퍼층(5)상에 CVD법 등을 사용해서 SiO2등으로 이루어지는 층간절연층(6)을 형성한다. 층간절연층(6)상에 소정 형상으로 패터닝된 레지스트(10)을 형성한다.
다음에, 도 21을 참조해서 설명하면, 레지스트(10)을 마스크로 사용해서 층간절연층(6)을 선택적으로 에칭한다. 그리고, SiN 스토퍼층(5)에 의해서 상기 에칭을 중지시키고 개구(7a)를 형성한다.
다음에, SiN 스토퍼층(5)를 에칭한다. 그것에 의해, 도 22에 도시된 바와 같이, 실리콘기판(1)의 주표면을 선택적으로 노출시키는 콘택트홀(7)을 형성한다. 이 때, SiN 스토퍼층(5)에는 오버에칭처리가 실시되고, 도 22에 도시된 바와 같이 SiO2사이드월 스페이서(15)의 표면상에 두께가 작은 SiN 사이드월 스페이서(8a)가 남게 된다.
그 후, CVD법 등을 사용해서 콘택트홀(7)내에서 층간절연층(6)상으로 연장하도록 배선층(9)를 형성한다. 이상의 공정을 거쳐서 도 19에 도시된 반도체장치가 얻어진다.
그러나, 상술한 바와 같이, SiO2사이드월 스페이서(15)의 형성시에 노출된 실리콘기판(1)의 주표면에 플라즈마가 조사되므로, 다음과 같은 문제가 염려된다.
도 19에는 도시되어 있지 않지만, 게이트전극(2)를 포함하는 MOS트랜지스터 등이 형성되는 소자형성영역을 둘러싸도록 소자분리산화물층이 형성된다. 이 소자분리산화물층의 주변부 근방에서는 상기 소자분리산화물층 형성시의 응력이 잔류하기 쉽다.
상기 SiO2사이드월 스페이서(15)는 통상 소자분리산화물층상으로도 연장하고, 상기 응력이 잔류하는 소자분리산화물층 주변부에 pn접합이 형성되는 경우도 있다. 이 경우에는 pn접합이 형성된 부분에 상기 플라즈마가 조사되게 된다. 그것에 의해, 상기 pn접합부에 누설전류가 발생하기 쉬워진다는 것이 염려된다. 이와 같은 누설전류가 발생하는 것에 의해, 예를 들면 반도체장치가 DRAM인 경우에는 커패시터의 리프레시특성이 저하한다는 문제가 발생한다.
또, 도 19에 도시된 바와 같이, SiO2사이드월 스페이서(15)가 형성되는 것에 의해, 이미 기술한 바와 같이 콘택트홀(7) 바닥부의 개구폭W2가 0. 06㎛정도로 작아져 버린다. 그 때문에, 콘택트홀(7) 바닥부의 개구면적이 작아진다는 문제도 발생한다.
본 발명의 목적은 상기한 문제를 해결하기 위해 이루어진 것으로서, 반도체기판의 주표면에 상기 플라즈마가 조사되는 것에 기인하는 누설전류의 발생을 억제할 수 있고 또한 게이트전극간의 간격을 증대시키지 않고 콘택트홀 바닥부의 개구면적을 증대시키는 것이 가능하게 되는 반도체장치 및 그 제조방법을 제공하는 것이다.
도 1은 본 발명의 실시예 1에 있어서의 반도체장치를 도시한 단면도,
도 2는 도 1에 도시된 게이트전극과 그 근방을 확대한 단면도,
도 3은 SiN 사이드월 스페이서의 높이와 게이트전극의 두께의 차 d와 하드마스크 절연층의 두께a의 관계를 도시한 도면.
도 4는 게이트전극과 배선층 사이의 누설전류와 SiN 사이드월 스페이서의 높이와 게이트전극의 두께의 차 d의 관계를 도시한 도면,
도 5∼도 7은 도 1에 도시된 반도체장치의 제조공정의 제1∼제3 공정을 도시한 단면도,
도 8은 본 발명의 실시예 2에 있어서의 반도체장치를 도시한 단면도,
도 9는 도 8에 도시된 반도체장치의 특징적인 제조공정을 도시한 단면도,
도 10∼도 12는 본 발명의 실시예 3에 있어서의 반도체장치의 제조공정의 특징적인 제1∼제3 공정을 도시한 단면도,
도 13a 및 도 13b는 본 발명의 실시예 4에 있어서의 반도체장치를 도시한 단면도,
도 14a 및 도 14b∼도 18a 및 도 18b는 도 13에 도시된 반도체장치의 제조공정의 제1∼제5 공정을 도시한 단면도,
도 19는 종래의 반도체장치의 1예를 도시한 단면도,
도 20∼도 22는 도 19에 도시된 반도체장치의 제조공정의 제1∼제3 공정을 도시한 단면도.
본 발명에 관한 반도체장치는 게이트전극, 하드마스크절연층, 얇은 절연층, 질화물 스토퍼층, 사이드월 질화물층, 층간절연층 및 배선층을 구비한다. 게이트전극은 반도체기판의 주표면상에 형성된다. 하드마스크절연층은 게이트전극의 상면상에 형성된다. 얇은 절연층은 게이트전극의 측면과 하드마스크절연층을 덮도록 형성된다. 여기에서, 얇은 절연층이라는 것은 예를 들면 5∼20㎚정도 두께의 절연층을 말한다. 질화물 스토퍼층은 게이트전극의 한쪽의 측면상에서 하드마스크절연층의 상면상으로 연장하도록 얇은 절연층상에 직접 형성된다. 사이드월 질화물층은 게이트전극의 다른쪽의 측면을 덮도록 얇은 절연층상에 직접 형성된다. 층간절연층은 질화물 스토퍼층을 덮도록 형성되고, 반도체기판의 주표면과 사이드월 질화물층에 도달하는 자기정합방식의 콘택트홀을 갖는다. 배선층은 콘택트홀내에 형성된다. 또한, 상기한 사이드월 질화물층은 반도체기판에서 격리됨에 따라서 선단이 점점 가늘어지는 형상(테이퍼형상)을 갖는 것이면 하드마스크절연층의 측면상에 상단을 갖고 있어도 좋고, 하드마스크절연층의 측면을 덮고 질화물 스토퍼층과 접속되어 있어도 좋다.
상술한 바와 같이, 본 발명에 관한 반도체장치에서는 얇은 절연층상에 직접 질화물 스토퍼층이 형성되어 있고, 종래예와 같이 얇은 절연층과 질화물 스토퍼층 사이에 SiO2사이드월 스페이서(15)가 형성되어 있지 않다, 이 SiO2사이드월 스페이서(15)의 형성시에 플라즈마가 사용되고 있었으므로, SiO2사이드월 스페이서(15)의 형성을 생략하는 것에 의해 실리콘기판의 주표면에 플라즈마가 조사되는 것을 회피할 수 있게 된다. 그것에 의해, 종래예에서 염려되었던 누설전류의 발생을 효과적으로 억제할 수 있게 된다. 또, SiO2사이드월 스페이서(15)의 형성을 생략하고 있으므로, 인접하는 게이트 전극간격을 종래예보다 증대시키지 않고 게이트전극 사이에 자기정합으로 형성되는 콘택트홀의 바닥부의 개구면적을 증대시킬 수 있게 된다. 또한, 게이트전극과 배선층 사이에 사이드월 질화물층이 형성되어 있으므로, 이 사이드월 질화물층의 존재에 의해 게이트전극과 배선층 사이의 절연은 확보된다.
상기한 하드마스크절연층의 두께는 바람직하게는 120㎚이상이다. 여기에서, 하드마스크절연층의 두께의 상한값은 제조가능한 최대값이다. 또, 반도체기판의 주표면과 수직인 방향의 사이드월 질화물층의 두께는 상기 수직인 방향에 있어서의 게이트전극의 두께보다 20㎚이상 큰 것이 바람직하다.
본원의 발명자들은 본원의 도 1 등에 도시된 구조에 있어서의 게이트전극과 배선층 사이의 누설전류의 발생과 상기 사아드월 질화물층의 두께와 게이트전극의 두께 사이의 차의 값d(㎚)의 관계에 주목해서 그것에 대해서 조사하였다. 그 결과가 도 4에 도시되어 있다. 이 도 4에 도시된 결과로부터 상기 d의 값이 20㎚이상이면 거의 누설전류의 발생을 억제할 수 있다는 것을 알 수 있다. 또, 본원의 발명자들은 상기 d의 값과 하드마스크절연층의 두께a(㎚)의 관계에 주목해서 그것에 대해서도 조사하였다. 그 결과가 도 3에 도시되어 있다. 이 도 3에 도시된 바와 같이 상기 두께a의 값이 120㎚이상일 때 상기 d의 값이 20㎚이상으로 되는 것을 알 수 있다. 그것에 의해, 하드마스크절연층의 두께a의 값을 120㎚이상으로 하는 것에 의해 상기 d의 값을 20㎚이상으로 할 수 있고, 게이트전극과 배선층 사이의 누설전류의 발생을 효과적으로 억제할 수 있게 된다.
상기 사이드월 질화물층 근방의 반도체기판의 주표면에는 오목부가 형성되어도 좋다. 이 오목부내에는 바람직하게는 상기 배선층의 일부가 충전된다.
상기한 바와 같이 반도체기판에 오목부를 마련하는 것에 의해, 콘택트홀 바닥부의 변질층을 제거할 수 있다. 이 오목부내에 배선층의 일부가 충전되므로 배선층과 반도체기판 사이의 콘택트저항을 저감할 수 있다.
또, 상기 게이트전극의 다른쪽의 측면의 상부를 하드마스크절연층의 측면보다 게이트전극의 내측으로 후퇴시켜도 좋다.
사이드월 질화물층은 예를 들면 도 1에 도시된 바와 같이 상측(반도체기판에서 격리되는 방향)을 향함에 따라서 선단이 점점 가늘어지는 형상을 갖는다. 그 때문에, 게이트전극의 상단코너부와 배선층 사이의 절연성을 확보하는 것이 주요하게 된다. 그래서, 상기한 바와 같이 배선층측에 위치하는 게이트전극의 다른쪽의 측면의 상부를 게이트전극의 내측으로 후퇴시키는 것에 의해 게이트전극의 상단 코너부와 배선층 사이의 거리를 증대시킬 수 있게 된다. 그것에 의해, 게이트전극과 배선층 사이의 내압을 향상시킬 수 있게 된다.
또, 상기 반도체장치는 메모리셀부와 주변회로부를 갖고 있어도 좋다. 이 경우, 상기 게이트전극은 메모리셀부내에 배치된다. 주변회로부내에는 상부에 금속실리사이드부를 갖는 다른 게이트전극이 형성된다. 다른 게이트전극의 상면상에는 다른 하드마스크절연층이 형성된다. 다른 게이트전극의 측면과 다른 하드마스크절연층을 덮도록 다른 얇은 절연층이 형성된다. 상기 다른 게이트전극의 양측면을 덮도록 다른 얇은 절연층상에 직접 1쌍의 다른 사이드월 질화물층이 형성된다. 상기 층간절연층은 다른 하드마스크절연층의 상면과 접하도록 다른 하드마스크절연층상으로 연장하고, 층간절연층과 다른 하드마스크절연층과 금속실리사이드부를 관통해서 다른 게이트전극내에 바닥면을 갖도록 다른 콘택트홀이 형성된다. 다른 콘택트홀내에 상기 다른 게이트전극과 전기적으로 접속되도록 다른 배선층이 형성된다.
상기한 바와 같이, 질화물 스토퍼층이 주변회로부내에 위치하는 다른 하드마스크절연층의 상면을 덮고 있지 않으므로, 동일 마스크를 사용해서 반도체기판의 주표면에 도달하는 자기정합방식의 상기 콘택트홀을 메모리셀부내에 형성함과 동시에 금속실리사이드부를 관통해서 게이트전극내에 바닥면을 갖는 다른 콘택트홀을 주변회로부내에 형성할 수 있게 된다. 그것에 의해 제조프로세스를 간략화할 수 있어 비용저감이 도모된다.
본 발명에 관한 반도체장치의 제조방법은 하나의 국면에서는 하기의 각 공정을 구비한다. 반도체기판의 주표면상에 게이트전극을 형성한다. 게이트전극의 상면상에 하드마스크절연층을 형성한다. 게이트전극과 하드마스크절연층을 덮도록 얇은 절연층을 형성한다. 얇은 절연층상에 직접 질화물 스토퍼층을 형성한다. 질화물 스토퍼층을 덮도록 층간절연층을 형성한다. 층간절연층과 질화물 스토퍼층과 얇은 절연층을 순차 에칭하는 것에 의해, 반도체기판의 주표면에 도달하는 자기정합방식의 콘택트홀을 형성함과 동시에 게이트전극의 측면상에 사이드월 질화물층을 형성한다. 콘택트홀내에 배선층을 형성한다.
상기한 바와 같이 본 발명에 관한 반도체장치의 제조방법의 하나의 국면에서는 얇은 절연층상에 직접 질화물 스토퍼층을 형성하고, 종래예와 같이 얇은 절연층과 질화물 스토퍼층 사이에 SiO2사이드월 스페이서(15)를 형성하고 있지 않다. 그것에 의해, 상술한 바와 같이 반도체기판의 주표면에 플라즈마가 조사되는 것을 회피할 수 있고, 누설전류의 발생을 효과적으로 억제할 수 있게 된다. 또, 인접하는 게이트전극 사이에 자기정합방식의 상기 콘택트홀을 형성하는 경우에 콘택트홀 바닥부의 개구면적을 종래예보다 증대시킬 수 있게 된다. 또, SiO2사이드월 스페이서(15)의 형성을 생략하고 있으므로 제조프로세스도 간략화할 수 있어 비용저감이 도모된다. 또한, 게이트전극과 배선층 사이의 절연은 사이드월 질화물층의 존재에 의해 확보할 수 있다.
상기 콘택트홀의 형성공정은 노출된 반도체기판의 주표면을 등방적으로 에칭하는 것에 의해 홈부를 형성하는 공정을 포함해도 좋다. 또, 배선층의 형성공정은 상기 오목부를 충전하도록 배선층을 형성하는 공정을 포함해도 좋다.
상기한 바와 같이 반도체기판의 주표면을 등방적으로 에칭하는 것에 의해 콘택트홀 바닥부에 형성된 변질층을 제거함과 동시에 오목부를 형성할 수 있게 된다. 이 오목부내에 배선층의 일부를 충전하는 것에 의해 배선층과 반도체기판 사이의 콘택트저항을 저감할 수 있게 된다.
상기 하드마스크절연층의 형성공정은 하드마스크절연층이 120㎚이상의 두께를 갖도록 하드마스크절연층을 형성하는 공정을 포함해도 좋다. 또, 상기 사이드월 질화물층의 형성공정은 반도체기판의 주표면과 수직인 방향의 사이드월 질화물층의 상기 수직인 방향에 있어서의 게이트전극의 두께보다 20㎚이상 크게되도록 사이드월 질화물층을 형성하는 공정을 포함해도 좋다.
상술한 바와 같이, 하드마스크절연층의 두께를 120㎚이상으로 하는 것에 의해, 반도체기판의 주표면과 수직인 방향의 사이드월 질화물층의 높이와 상기 수직인 방향에 있어서의 게이트전극의 두께의 차의 값d를 20㎚이상으로 할 수 있게 된다. 이와 같이 d의 값을 20㎚이상으로 하는 것에 의해 도 4에 도시된 바와 같이 게이트전극과 배선층 사이의 누설전류의 발생을 효과적으로 억제할 수 있게 된다. 따라서, 게이트전극과 배선층 사이의 내압이 확보된 반도체장치가 얻어진다.
또, 상술한 반도체장치의 제조방법은 하드마스크절연층의 형성후에 게이트전극의 측면 상부를 에칭하는 것에 의해 게이트전극의 측면 상부를 하드마스크절연층의 측면보다 게이트전극의 내측으로 후퇴시키는 공정을 포함해도 좋다.
이상과 같이, 게이트전극의 측면 상부를 하드마스크절연층의 측면보다 게이트전극의 내측으로 후퇴시키는 것에 의해 게이트전극의 상단 코너부와 배선층 사이의 거리를 증대시킬 수 있게 된다. 상술한 바와 같이 게이트전극의 상단 코너부와 배선층 사이의 내압이 무엇보다도 염려되므로, 게이트전극의 상단 코너부와 배선층 사이의 거리를 증대시키는 것에 의해 게이트전극과 배선층 사이의 내압이 향상된 반도체장치가 얻어진다.
본 발명에 관한 반도체장치의 제조방법은 다른 국면에서는 메모리셀부와 주변회로부를 갖는 반도체장치를 제조하기 위한 것이다. 그리고, 본 국면에 있어서의 반도체장치의 제조방법은 하기의 각 공정을 구비한다. 메모리셀부내에 위치하는 반도체기판의 주표면상에 제1 게이트전극을 개재해서 제1 하드마스크절연층을 형성함과 동시에 주변회로부내에 위치하는 주표면상에 제2 게이트전극을 개재해서 제2 하드마스크절연층을 형성한다. 제1 및 제2 하드마스크절연층과 제1 및 제2 게이트전극의 측면을 덮도록 얇은 절연층을 형성한다. 얇은 절연층상에 직접 질화물 스토퍼층을 형성한다. 메모리셀부내에 위치하는 질화물 스토퍼층을 덮도록 제1 마스크층을 형성한다. 제1 마스크층을 사용해서 질화물 스토퍼층을 에칭하는 것에 의해 제2 하드마스크절연층을 노출시킴과 동시에 제2 게이트전극의 측면을 덮는 1쌍의 사이드월 질화물층을 형성한다. 질화물 스토퍼층과 제2 하드마스크절연층을 덮도록 층간절연층을 형성한다. 층간절연층상에 제2 마스크층을 형성한다. 제2 마스크층을 사용해서 메모리셀부내에 위치하는 층간절연층, 질화물 스토퍼층 및 얇은 절연층을 순차 에칭해서 반도체기판의 주표면을 선택적으로 노출시키는 자기정합방식의 제1 콘택트홀을 형성함과 동시에 주변회로부내에 위치하는 층간절연층, 제2 하드마스크절연층을 순차 에칭해서 제2 게이트전극에 도달하는 제2 콘택트홀을 형성한다. 제1 및 제2 콘택트홀내에 제1 및 제2 배선층을 각각 형성한다.
상기한 바와 같이, 제1 마스크층을 사용해서 제2 하드마스크절연층상의 질화물 스토퍼층을 미리 제거하는 것에 의해 제2 마스크층을 사용해서 메모리셀부내에 자기정합방식의 제1 콘택트홀을 형성함과 동시에 주변회로부내에 제2 콘택트홀을 형성할 수 있게 된다. 이와 같이 동일 마스크를 사용해서 제1 및 제2 콘택트홀을 형성할 수 있으므로, 제조프로세스를 간략화할 수 있어 제조비용을 저감할 수 있게 된다.
상기한 제2 게이트전극은 상부에 금속실리사이드부를 포함해도 좋다. 이 경우, 제1 및 제2 콘택트홀의 형성공정은 반도체기판의 주표면의 노출후에 상기 주표면에 오목부를 형성함과 동시에 금속실리사이드부를 관통하도록 제2 콘택트홀을 형성하는 공정을 포함해도 좋다.
상기한 바와 같이 반도체기판의 주표면에 오목부를 형성하는 것에 의해 배선층과 반도체기판 사이의 접촉면적을 증대시킬 수 있고, 그들 사이의 콘택트저항을 저감할 수 있게 된다. 또, 금속실리사이드부를 관통하도록 제2 콘택트홀을 형성하는 것에 의해 게이트전극에 있어서 금속실리사이드부 이외의 부분과 배선층을 접촉시킬 수 있게 된다. 예를 들면, 배선층이 도프된 폴리실리콘에 의해 구성되는 경우에는 제2 게이트전극의 금속실리사이드부와 배선층이 접촉하는 것에 의해 배선층으로부터 불순물이 금속실리사이드부에 의해서 흡수된다. 그 때문에 제2 게이트전극과 배선층의 접속부에 불순물농도가 낮은 부분이 형성되고, 제2 게이트전극과 배선층 사이의 콘택트저항이 증대한다. 특히, 상기 배선층이 금속실리사이드부만과 접촉하는 경우에 콘택트저항의 증대가 염려된다. 그래서, 상기한 바와 같이 배선층이 금속실리사이드부 이외의 부분과 접촉하는 것에 의해 상기한 바와 같은 불순물농도가 낮은 부분이 형성되는 것을 제어할 수 있어 콘택트저항을 저감할 수 있게 된다.
이하, 도 1∼도 18을 사용해서 본 발명의 실시예에 대해서 설명한다.
(실시예 1)
우선, 도 1∼도 7을 사용해서 본 발명의 실시예 1에 대해서 설명한다. 도 1은 본 발명의 실시예 1에 있어서의 반도체장치를 도시한 단면도이다. 또한, 이하의 설명에서는 본 발명을 DRAM에 적용한 경우에 대해서 설명하겠지만, 본 발명은 SRAM 등의 다른 반도체 기억장치에도 적용할 수 있다.
도 1을 참조해서 설명하면, 실리콘기판(1)의 주표면상에는 게이트절연층을 개재해서 1쌍의 게이트(전송게이트)전극(2)가 형성되어 있다. 이 게이트전극(2)는 도프된 폴리실리콘층(2a)와 그 위에 형성된 WSi층(2b)를 갖는다. 도프된 폴리실리콘층(2a)는 예를들면 40∼80㎚정도의 두께를 갖는다. 또, WSi층(2b)는 40∼80㎚정도의 두께를 갖는다. 이 WSi층(2b)는 W 등의 저저항도전층으로 구성되어도 좋다.
게이트전극(2)의 상면상에는 예를 들면 SiO2등으로 이루어지는 하드마스크절연층(3)이 형성된다. 이 하드마스크절연층(3)은 예를 들면 100∼250㎚정도의 두께를 갖는다. 하드마스크절연층(3)과 게이트전극(2)의 측면을 덮도록 얇은 SiO2층(4)가 형성된다. 이 얇은 SiO2층(4)는 평탄한 표면을 갖고 또한 5∼20㎚정도의 두께를 갖는다.
게이트전극(2)의 한쪽의 측면상에서 하드마스크절연층(3)의 상면상으로 연장하도록 SiN(실리콘질화물)스토퍼층(5)가 형성된다. 이 SiN스토퍼층(5)는 자기정합 스토퍼층으로서의 기능을 갖고, 40∼100㎚정도의 두께를 갖는다. 또, 게이트전극(2)의 다른쪽의 측면상에는 SiN 사이드월 스페이서(8)이 형성된다. 이 SiN 사이드월 스페이서(8)은 얇은 SiN2층(4)상에 직접 형성되어 있다. 이 SiN 사이드월 스페이서(8)은 도 1에 도시된 바와 같이 하드마스크절연층(3)의 측면상에 상단을 구비해도 좋지만, 하드마스크절연층(3)의 측면을 덮고 또한 SiN 스토퍼층(5)와 접속되어도 좋다. 즉, 도 1에 있어서 SiN 사이드월 스페이서(8)과 SiN 스토퍼층(5) 사이에 실리콘질화물이 남아서 그들을 일체적으로 접속해도 좋다.
SiN스토퍼층(5)를 덮도록 SiO2등으로 이루어지는 층간절연층(6)이 형성된다. 이 층간절연층(6)과 SiN스토퍼층(5)와 얇은 SiO2층(4)를 관통해서 실리콘기판(1)의 주표면에 도달하도록 자기정합방식의 콘택트홀(7)이 형성된다. 이 콘택트홀(7) 주위에 콘택트홀(7)의 바닥부 개구를 규정하도록 SiN 사이드월 스페이서(8)이 형성되어 있다.
콘택트홀(7)내에서 층간절연층(6)상으로 연장하도록 배선층(비트선)(9)가 형성된다. 이 배선층(9)는 도프된 폴리실리콘층(9a)와 그 위에 형성되는 WSi층(9b)에 의해 구성된다.
도 1에 도시된 바와 같이 SiN 사이드월 스페이서(8)과 얇은 SiO2층(4) 사이에 종래예와 같이 SiO2사이드월 스페이서(15)가 형성되어 있지 않다. 그것에 의해, 콘택트홀(7) 바닥부의 개구폭W2를 종래예보다 증대시킬 수 있게 된다. 구체적으로는 인접하는 게이트전극(2) 사이의 간격W1이 0. 24㎛인 경우, 개구폭W2는 0. 14㎛로 된다. 종래예에서는 개구폭W2가 0. 06㎛이었으므로 콘택트홀(7)의 바닥부의 개구면적을 종래예보다 현저히 증대시킬 수 있게 된다. 그것에 의해, 배선층(9)와 실리콘기판(1)의 접촉면적을 증대시킬 수 있어 콘택트저항을 저감할 수 있게 된다.
또, SiO2사이드월 스페이서(15)가 형성되어 있지 않은 것에 의해 이 SiO2사이드월 스페이서(15)의 형성시에 사용되는 플라즈마가 실리콘기판(1)의 주표면에 조사되는 것을 회피할 수 있다. 그것에 의해, 예를 들면 상기 플라즈마가 실리콘기판(1)의 소자분리영역에 형성되는 소자분리산화막의 주위에 조사되는 것에 의한 누설전류의 발생을 효과적으로 억제할 수 있게 된다. 이상의 것에 의해, 신뢰성이 높고 또한 고성능의 반도체장치가 얻어진다.
다음에, 도 2∼도 4를 사용해서 도 1에 도시된 반도체장치의 특징적인 구성에 대해서 더욱 상세하게 설명한다. 도 2는 도 1에 있어서의 게이트전극(2)와 그 근방을 확대한 단면도이다.
도 2에 있어서, a는 하드마스크절연층(3)의 두께를 나타내고, b는 WSi층(2b)의 두께를 나타내고, c는 도프된 폴리실리콘층(2a)의 두께를 나타내고 있다. d는 SiN 사이드월 스페이서(8)의 높이g에서 게이트전극(2)의 두께(b+c)를 뺀 값이고, e는 층간절연층(6)의 에칭에 의한 SiN 사이드월 스페이서(8)의 에칭량을 나타내고, f는 SiN 스토퍼층(5)의 에칭시의 SiN 사이드월 스페이서(8)의 에칭량을 나타내고 있다. h는 SiN 스토퍼층(5)의 두께를 나타내고, i는 얇은 SiO2층(4)의 두께를 나타내고 있다. j는 얇은 SiO2층(4)와 게이트전극(2)와 하드마스크절연층(3)과 SiN스토퍼층(5)의 총 높이를 나타내고 있다.
도 3에는 상기 d의 값과 a의 값의 관계가 도시되어 있다. 또, 도 4에는 게이트전극(2)와 배선층(9) 사이의 누설전류와 상기 d의 값의 관계가 도시되어 있다. 또한, 도 3 및 도 4에 도시된 데이타는 트랜지스터전압이 2V인 경우의 것이다.
본원의 발명자들은 종래예에 있어서의 SiO2사이드월 스페이서(15)를 생략한 경우에 있어서도 게이트전극(2)와 배선층(9) 사이의 절연을 확보하기 위해 여러가지 검토를 실행하였다. 그 결과, 게이트전극(2)와 배선층(9) 사이의 누설전류가 상기 d의 값에 의존하는 것을 알게 되었다. 구체적으로는 도 4에 도시된 바와 같이, 도 2에 있어서의 d의 값이 20㎚이상인 경우에 게이트전극(2)와 배선층(9) 사이의 누설전류를 문제로 되지 않는 범위내로 억제할 수 있다는 것을 알게 되었다. 즉, 도 2에 있어서의 d의 값을 20㎚이상으로 하는 것에 의해 게이트전극(2)와 배선층(9) 사이의 절연성을 확보할 수 있게 되는 것이라고 고려된다. 보다 바람직하게는 상기 d의 값은 30㎚이상이다.
또, 본원 발명자들은 상기 d의 값의 하드마스크절연층(3)의 두께a에 대한 의존성에 주목하였다. 도 3에 도시된 바와 같이 하드마스크절연층(3)의 두께a가 120㎚이상인 경우에 상기 d의 값이 20㎚이상으로 되어 있다는 것을 알 수 있다. 즉, 하드마스크절연층(3)의 두께a를 120㎚이상으로 하는 것에 의해 확실하게 상기 d의 값을 20㎚이상으로 할 수 있고, 게이트전극(2)와 배선층(9) 사이의 누설전류의 발생을 억제할 수 있게 되는 것이라고 고려된다.
다음에, 도 5∼도 7을 사용해서 도 1에 도시된 반도체장치의 제조방법에 대해서 설명한다. 도 5∼도 7은 도 1에 도시된 반도체장치의 제조공정의 제1 공정∼제3 공정을 도시한 단면도이다.
우선, 도 5를 참조해서 설명하면, 실리콘기판(1)의 주표면상에 열산화법 등을 사용해서 게이트절연층을 형성하고, 그 위에 40∼80㎚정도 두께의 도프된 폴리실콘층, 40∼80㎚정도 두께의 WSi층 및 100∼250㎚정도 두께의 실리콘산화물층을, 예를 들면 CVD법 등에 의해 순차 퇴적시킨다. 그리고, 실리콘산화물층을 패터닝하는 것에 의해 하드마스크절연층(3)을 형성한다. 이 하드마스크절연층(3)을 마스크로서 사용해서 WSi층과 도프된 폴리실리콘층을 순차 에칭하는 것에 의해 게이트전극(2)를 형성한다.
다음에, CVD법 등을 사용해서 게이트전극(2)의 측면과 하드마스크절연층(3)을 덮도록 5∼20㎚정도의 얇은 SiO2층(4)를 형성한다. 이 얇은 SiO2층(4)상에 CVD법 등을 사용해서 40∼100㎚정도의 두께의 SiN스토퍼층(5)를 퇴적시킨다.
상기한 바와 같이 SiN스토퍼층(5)를 얇은 SiO2층(4)상에 직접 형성하고 있고, 종래예와 같은 SiO2사이드월 스페이서(15)를 SiN스토퍼층(5)와 얇은 SiO2층(4) 사이에 형성하고 있지 않다. 그것에 의해, 상술한 바와 같이 실리콘기판(1)의 주표면에 플라즈마가 조사되는 것을 회피할 수 있어 누설전류의 발생을 효과적으로 억제할 수 있게 된다.
상기한 바와 같이 SiN스토퍼층(5)를 퇴적시킨 후 이것을 덮도록 CVD법 등을 사용해서 SiO2등으로 이루어지는 층간절연층(6)을 형성한다. 이 층간절연층(6)상에 레지스트(10)을 도포하고, 그것을 소정 형상으로 패터닝한다.
상기한 패터닝된 레지스트(10)을 마스크로서 사용해서 층간절연층(6)을 에칭하는 것에 의해 SiN스토퍼층(5)에 도달하는 개구(7a)를 형성한다. 이 에칭은 예를 들면 ECR(Electron Cyclotron Resonance) 또는 마그네트론RIE(Reactive Ion Etching) 등의 형태의 에칭장치에 의해 프론계 가스, 아르곤(Ar)의 가스계를 사용하여 실리콘질화물에 대한 선택비가 높은 조건하에서 실행된다. 이러한 조건에서 층간절연층(6)을 에칭하고 SiN스토퍼층(5)의 표면에서 에칭을 중지시킨다. 그 것에 의해 자기정합형상의 개구(7a)가 형성된다.
다음에, 도 7을 참조해서 설명하면, 평행평판식 에칭장치에 의해 수소를 포함하는 프론계 가스로 개구(7a) 바닥부의 SiN스토퍼층(5)와 얇은 SiO2층(4)를 순차 에칭한다. 이것에 의해, 실리콘기판의 주표면이 선택적으로 노출됨과 동시에 SiN 사이드월 스페이서(8)이 형성된다.
이 때, 도 2에 있어서의 d의 값이 20㎚이상으로 되도록 SiN 사이드월 스페이서(8)을 형성하는 것에 의해 후의 공정에서 형성되는 배선층(9)와 게이트전극(2) 사이의 절연성을 확보하는 것이 가능하게 된다. 또, 상술한 하드마스크절연층(3)의 형성시에 하드마스크절연층(3)의 두께를 120㎚이상으로 하는 것에 의해 거의 확실하게 상기 d의 값을 20㎚이상으로 할 수 있게 된다.
상기와 같이 해서 자기정합방식의 콘택트홀(7)을 형성한 후 CVD법 등을 사용해서 콘택트홀(7)내에서 층간절연층(6)상으로 연장하도록 배선층(9)를 형성한다. 이상의 공정을 거쳐서 도 1에 도시된 반도체장치가 형성되게 된다.
(실시예 2)
다음에, 도 8 및 도 9를 사용해서 본 발명의 실시예 2에 대해서 설명한다. 도 8은 본 발명의 실시예 2에 있어서의 반도체장치를 도시한 단면도이다.
도 8을 참조해서 설명하면, 본 실시예 2에서는 실리콘기판(1)의 주표면에 오목부(11)이 형성되어 있다. 이 오목부(11)은 SiN 사이드월 스페이서(8) 바로아래로까지 연장하도록 형성되어 있다. 그리고, 이 오목부(11)내에 도프된 폴리실리콘층(9a)의 일부가 충전되어 있다.
이와 같이 실리콘기판(1)의 주표면에 오목부(11)을 형성하는 것에 의해 콘택트홀(7) 바닥부의 변질층을 제거할 수 있다. 이 오목부(11)내에 배선층(9)의 일부를 충전하는 것에 의해 배선층(9)와 실리콘기판(1)의 콘택트저항을 저감할 수 있게 된다. 또한, 상기 오목부(11)의 깊이는 예를 들면 5∼40㎚정도이다.
다음에, 도 9를 사용해서 도 8에 도시된 반도체장치의 제조방법에 대해서 설명한다. 도 9는 도 8에 도시된 반도체장치의 특징적인 제조공정을 도시한 단면도이다.
도 9를 참조해서 설명하면, 상기 실시에1의 경우와 마찬가지 공정을 거쳐서 콘택트홀(7)까지를 형성한다. 그 후, 다운플로방식의 등방성 폴리실리콘 에칭장치를 사용하여 CF4, O2등의 가스계로 실리콘기판(1)의 주표면을 에칭한다. 이 때, SiN 사이드월 스페이서(8)을 거의 에칭하지 않고 실리콘기판(1)을 에칭한다. 그것에 의해, 게이트전극(2)와 배선층(9) 사이의 절연을 확보하면서 SiN 사이드월 스페이서(8) 아래로까지 연장하도록 오목부(11)을 형성할 수 있다. 그 후에는 상기 실시예 1과 마찬가지 공정을 거쳐서 도 8에 도시된 반도체장치가 형성되게 된다.
(실시예 3)
다음에, 도 10∼도 12를 사용해서 본 발명의 실시예 3에 대해서 설명한다. 도 10∼도 12는 본 발명의 실시예 3에 있어서의 반도체장치의 제조공정의 특징적인 제1 공정∼제3 공정을 도시한 단면도이다.
우선, 도 10을 참조해서 설명하면, 상술한 실시예 1과 마찬가지 공정을 거쳐서 하드마스크절연층(3)과 게이트전극(2)를 형성한 후, 암모니아과수(aqueous ammonia)를 사용해서 25분∼50분 정도의 습식(웨트)에칭처리를 WSi층(2b)의 측면에 실시한다. 그것에 의해 WSi층(2b)의 측면이 WSi층(2b)의 내측으로 후퇴한다. 그 후퇴량W3은 10㎚∼20㎚정도이다. 이와 같이 해서 게이트전극(2)의 상부 측면에 오목부(12)를 형성한다.
다음에, 상기 실시예 1의 경우와 마찬가지 방법으로 얇은 SiO2층(4)와 SiN 스토퍼층(5)를 형성한다. 다음에, 도 12에 도시된 바와 같이 실시예 1과 마찬가지 방법으로 층간절연층(6)과 콘택트홀(7)을 형성한다. 그 후, 배선층(9)가 콘택트홀(7)내에 형성된다.
이상의 공정을 거쳐서 본 실시예 3에 있어서의 반도체장치가 형성된다. 본 실시예 3에 있어서의 반도체장치에서는 상술한 바와 같이 WSi층(2b)의 측면이 내측으로 후퇴하고 있으므로 게이트전극(2)의 상단코너부와 배선층(9) 사이의 분리폭W4를 상술한 각 실시예보다 증대시킬 수 있게 된다. 그것에 의해, 게이트전극(2)와 배선층(9) 사이의 절연성을 더욱 확실하게 확보할 수 있게 된다.
(실시예 4)
다음에, 도 13a, 도 13b∼도 18a, 도 18b를 사용해서 본 발명의 실시예 4에 대해서 설명한다. 도 13a, 도 13b는 본 발명의 실시예 4에 있어서의 반도체장치를 도시한 단면도이다. 또한, 본 실시예 4에서는 DRAM의 메모리셀부의 구조 뿐만 아니라 주변회로부의 구조도 설명하고 있다.
도 13a, 도 13b를 참조하는 경우, 메모리셀부내에 있어서의 구조는 도 8에 도시된 구조와 마찬가지이므로 설명은 생략한다. 주변회로부에서는 실리콘기판(1)의 주표면상에 게이트절연층을 개재해서 게이트전극(2)가 형성되고, 그 위에 하드마스크절연층(3)이 형성되어 있다. 이 하드마스크절연층(3)의 측면과 게이트전극(2)의 측면의 쌍방을 덮도록 얇은 SiO2층(4)를 개재해서 SiN 사이드월 스페이서(13)이 형성되어 있다. 이 SiN 사이드월 스페이서(13)은 SiN스토퍼층(5)를 에칭하는 것에 의해 형성되고, 얇은 SiO2층(4)상에 직접 형성된다.
층간절연층(6)이 하드마스크절연층(3)의 상면과 접하도록 하드마스크절연층(3)상으로 연장하고 있다. 층간절연층(6)과 하드마스크절연층(3)과 WSi층(2b)를 관통하도록 콘택트홀(14)가 형성된다. 이 콘택트홀(14)내에서 층간절연층(6)상으로 연장하도록 배선층(9)가 형성된다.
도 13b에 도시된 바와 같이 WSi층(2b)를 관통하도록 콘택트홀(14)를 형성하는 것에 의해 도프된 폴리실리콘층(9a)와 도프된 폴리실리콘층(2a)를 직접 접촉시킬 수 있게 된다. 도프된 폴리실리콘층(9a)가 WSi층(2b)와 접촉한 경우에는 도프된 폴리실리콘층(9a)로부터 WSi층(2b)에 의해서 불순물이 흡수되고, 도프된 폴리실리콘층(9a)와 WSi층(2b) 사이에 저불순물농도 부분이 형성된다. 그 때문에 도프된 폴리실리콘층(9a)가 WSi층(2b)만과 접촉하는 경우에는 배선층(9)와 게이트전극(2)의 콘택트저항이 증대되어 버린다.
그러나, 상술한 바와 같이 도프된 폴리실리콘층(9a)와 도프된 폴리실리콘층(2a)를 접촉시키는 것에 의해, 상기와 같은 저불순물농도 부분이 배선층(9)와 게이트전극(2)의 접촉부분 전면에 형성되는 것을 회피할 수 있다. 그것에 의해 배선층(9)와 게이트전극(2) 사이의 콘택트저항이 증대되는 것을 효과적으로 저지할 수 있게 된다.
다음에, 도 14a, 도 14b∼도 18a, 도 18b를 사용해서 본 실시예 4에 있어서의 반도체장치의 제조방법에 대해서 설명한다. 도 14a, 도 14b∼도 18a, 도 18b는 본 실시예 4에 있어서의 반도체장치의 제조공정의 특징적인 제1 공정∼제5 공정을 도시한 단면도이다.
우선, 도 14a, 도 14b를 참조해서 설명하면, 상술한 실시예 1과 마찬가지 공정을 거쳐서 SiN스토퍼층(5)까지를 형성한다. 그 후, 메모리셀부에 있어서의 SiN스토퍼층(5)를 덮도록 레지스트(10a)를 형성한다. 이 레지스트(10a)를 마스크로서 사용해서 주변회로부에 있어서의 SiN스토퍼층(5)를 에치백한다. 그것에 의해, 하드마스크절연층(3)의 상면을 노출시키고 게이트전극(2)의 양측면을 덮도록 SiN 사이드월 스페이서(13)을 형성한다. 그 후, 레지스트(10a)를 제거한다.
다음에, 도 15a, 도 15b를 참조해서 설명하면, 상기한 실시예 1과 마찬가지 방법으로 층간절연층(6)을 형성하고, 이 위에 레지스트(10b)를 형성한다. 이 레지스트(10b)는 도 15a, 도 15b에 도시된 바와 같이 메모리셀부내와 주변회로부내에 각각 개구를 갖는다.
다음에, 도 16a, 도 16b를 참조해서 설명하면, 레지스트(10b)를 마스크로서 사용해서 실시예 1의 경우와 마찬가지 방법으로 층간절연층(6)을 에칭한다. 그것에 의해 메모리셀부에 있어서는 SiN스토퍼층(5)의 일부표면이 노출되고, 주변회로부에 있어서는 층간절연층(6)과 하드마스크절연층(3)을 관통하고, WSi층(2b)에 도달하는 콘택트홀(14a)가 형성된다. 그 때, 주변회로부에서는 하드마스크절연층(3)상에 SiN스토퍼층(5)가 형성되어 있지 않으므로, 이와 같이 WSi층(2b)에까지 도달하는 콘택트홀(14a)를 형성할 수 있다.
다음에, 도 17a, 도 17b를 참조해서 설명하면, 평행평판식 에칭장치를 사용해서 수소를 포함하는 프론계 가스로 개구(7a) 바닥부의 SiN스토퍼층(5)와 얇은 SiO2층(4)를 에칭한다. 그것에 의해, 실리콘기판(1)의 주표면이 선택적으로 노출된다. 이 때, 주변회로부에서는 WSi층(2b)가 D1만큼 오버에칭된다. 이와 같이, 동일 마스크를 사용해서 메모리셀부에 있어서는 자기정합방식의 콘택트홀(7)이 형성되고, 주변회로부에 있어서는 게이트전극(2)상에 콘택트홀(14b)가 형성된다.
다음에, 도 18a, 도 18b에 도시된 바와 같이, 상술한 실시에 2의 경우와 마찬가지 방법으로 메모리셀부내에 위치하는 실리콘기판(1)의 주표면에 오목부(11)을 형성한다. 이 경우, 오목부(11)의 깊이는 5∼100㎚정도이다. 한편, 주변회로부에 있어서는 WSi층(2b)가 D2만큼 오버에칭된다. 이 D2는 예를 들면 20㎚이상이다. 그것에 의해, 도프된 폴리실리콘층(2a)에 도달하는 콘택트홀(14)가 주변회로부에 형성된다.
그후, 콘택트홀(7), (14)내에 각각 배선층(9)가 형성된다. 이상의 공정을 거쳐서 도 13에 도시된 반도체장치를 얻을 수 있게 된다.
이상 설명한 바와 같이, 본 발명에 관한 반도체장치에 의하면, SiO2사이드월 스페이서의 형성을 생략하고 있으므로, 실리콘기판의 주표면에 플라즈마가 조사되는 것을 회피할 수 있음과 동시에 게이트전극 사이에 형성되는 콘택트홀 바닥부의 개구면적도 증대시킬 수 있게 된다. 그것에 의해, 반도체장치에 있어서의 누설전류의 발생을 억제할 수 있음과 동시에 콘택트홀내에 형성되는 배선층과 반도체기판의 콘택트저항도 저감할 수 있게 된다. 그 결과, 고성능이고 고신뢰성인 반도체장치가 얻어진다.
본 발명에 관한 반도체장치의 제조방법에 의하면, 하나의 국면에서는 얇은 절연층상에 직접 질화물 스토퍼층을 형성하고 있다. 이 경우에도 SiO2사이드월 스페이서의 형성을 생략할 수 있고 상술한 경우와 마찬가지의 효과를 얻을 수 있다.
본 발명에 관한 반도체장치의 제조방법에 의하면, 다른 국면에서는 제2 마스크층을 사용해서 메모리셀부내의 주표면을 선택적으로 노출시키는 제1 콘택트홀과 주변회로부내의 제2 게이트전극에 도달하는 제2 콘택트홀을 동시에 형성하고 있다. 이와 같이 동일한 마스크를 사용해서 제1 및 제2 콘택트홀을 형성하는 것에 의해 제조공정을 간략화할 수 있고 제조비용저감이 가능하게 된다.

Claims (3)

  1. 반도체기판의 주표면상에 형성된 게이트전극,
    상기 게이트전극의 상면상에 형성된 하드마스크절연층,
    상기 게이트전극의 측면과 상기 하드마스크절연층을 덮도록 형성된 얇은 절연층,
    상기 게이트전극의 한쪽의 측면상에서 상기 하드마스크절연층의 상면상으로 연장하도록 상기 얇은 절연층상에 직접 형성된 질화물 스토퍼층,
    상기 게이트전극의 다른쪽의 측면을 덮도록 상기 얇은 절연층상에 직접 형성된 사이드월 질화물층,
    상기 질화물 스토퍼층을 덮도록 형성되고, 상기 주표면과 상기 사이드월 질화물층에 도달하는 콘택트홀을 갖는 층간절연층 및
    상기 콘택트홀내에 형성된 배선층을 구비한 반도체장치.
  2. 반도체기판의 주표면상에 게이트전극을 형성하는 공정,
    상기 게이트전극의 상면상에 하드마스크절연층을 형성하는 공정,
    상기 게이트전극과 상기 하드마스크절연층을 덮도록 얇은 절연층을 형성하는 공정,
    상기 얇은 절연층상에 직접 질화물 스토퍼층을 형성하는 공정,
    상기 질화물 스토퍼층을 덮도록 층간절연층을 형성하는 공정,
    상기 층간절연층과 상기 질화물 스토퍼층과 상기 얇은 절연층을 순차 에칭하는 것에 의해 상기 주표면에 도달하는 콘택트홀을 형성함과 동시에 상기 게이트전극의 측면상에 사이드월 질화물층을 형성하는 공정 및
    상기 콘택트홀내에 배선층을 형성하는 공정을 구비한 반도체장치의 제조방법.
  3. 메모리셀부와 주변회로부를 갖는 반도체장치의 제조방법으로서,
    상기 메모리셀부내에 위치하는 반도체기판의 주표면상에 제1 게이트전극을 개재해서 제1 하드마스크절연층을 형성함과 동시에 상기 주변회로부내에 위치하는 상기 주표면상에 제2 게이트전극을 개재해서 제2 하드마스크절연층을 형성하는 공정,
    상기 제1 및 제2 하드마스크절연층과 상기 제1 및 제2 게이트전극의 측면을 덮도록 얇은 절연층을 형성하는 공정,
    상기 얇은 절연층상에 직접 질화물 스토퍼층을 형성하는 공정,
    상기 메모리셀부내에 위치하는 상기 질화물 스토퍼층을 덮도록 제1 마스크층을 형성하는 공정,
    상기 제1 마스크층을 사용해서 상기 질화물 스토퍼층을 에칭하는 것에 의해 상기 제2 하드마스크절연층을 노출시킴과 동시에 상기 제2 게이트전극의 측면을 덮는 1쌍의 사이드월 질화물층을 형성하는 공정,
    상기 질화물 스토퍼층과 상기 제2 하드마스크절연층을 덮도록 층간절연층을 형성하는 공정,
    상기 층간절연층상에 제2 마스크층을 형성하는 공정,
    상기 제2 마스크층을 사용해서 상기 메모리셀부내에 위치하는 상기 층간절연층, 상기 질화물 스토퍼층 및 상기 얇은 절연층을 순차 에칭해서 상기 주표면을 선택적으로 노출시키는 제1 콘택트홀을 형성함과 동시에 상기 주변회로부내에 위치하는 상기 층간절연층, 상기 제2 하드마스크절연층을 순차 에칭해서 상기 제2 게이트전극에 도달하는 제2 콘택트홀을 형성하는 공정 및
    상기 제1 및 제2 콘택트홀내에 제1 및 제2 배선층을 각각 형성하는 공정을 구비한 반도체장치의 제조방법.
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