JPH0254967A - Ｓｏｉ型ｍｏｓｆｅｔ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。

Ａ、産業上の利用分野 Ｂ０発明の概要 従来技術［第２図］ 発明か解決しようとする問題点 問題点を解決するための手段 作用 実施例「第１図」 発明の効果 （Ａ、産業上の利用分野） 本発明はＳＯＩ型ＭＯＳＦＥＴ、特にサブスレッショル
ド特性を高くすることのできるＳＯＩ型ＭＯＳＦＥＴに
関する。

（Ｂ、発明の概要） 本発明は、ＳＯＩ型ＭＯＳ　Ｆ　ＥＴにおいて、サブス
レッショルド特性を高くするため、表面部にソース及び
ソース領域が形成されたｔ導体層の少なくともドレイン
領域の底側にあたる部分に半導体層と同じ導電型でこれ
よりも不純物濃度の高い半導体領域を設けたことを特徴
とするものである。

（Ｃ，従来技術）［第２図］ Ｓ　ＯＩ　（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎ５ｕｌａｔｏ
ｒ）型の半導体集積回路装置は高速性を高くすることが
できると共に対放射線強度を強めることができる等の利
点を有しており、強い注目を浴びている。第２図はＳＯ
Ｉ型のＭＯＳＦＥＴの典型例を示す断面図である。

図面において、１はシリコン半導体基板、２は該半導体
基板１の表面部の絶縁膜、３は該絶縁膜２上に形成され
たＰ−型の半導体層で、例えば１０００人程度０非常に
薄い膜厚を存している。

４は半導体層３表面上に形成されたゲート絶縁膜、５は
ゲート電極、６は半導体層３表面部に選択的に形成され
たｎ＋型のドレイン領域、７は同しくｎ＋型のソース領
域であある。このようなＳＯＩ型ＭＯ５ＦＥＴはチャン
ネルが生じる半導体層３が電気的にフローティングする
という点で普通のＭＯＳＦＥＴと大きく異なっている。

（Ｄ、発明か解決しようとする問題点）ところで、ＳＯ
Ｉ型ＭＯＳＦＥＴに限らずＭＯＳＦＥＴ１．：はＶｇ（
ゲート電圧）−ｒｄ（ドレイン電流）特性曲線の立ち上
りの良し悪しを示すゲートス、（’／グ（Ｇａｔｅ　　
Ｓｗｉｎｇ）Ｓか高いことが要求される場合が多い。そ
して、ｓｏｉ型ＭＯ５ＦＥＴにはドレイン電圧Ｖｄｓの
印加と共にゲートスイングＳが改善されるという特徴が
あるが、その特徴をより有効に生かしてよりゲートスイ
ングＳを高くし、より良好なサブスレッシシルト特性を
得ようとする試みは従来はなかったようである。この点
についてより詳細に説明すると次のとおりである。

ＳＯＩ９ＭＯ３ＦＥＴにおいてドレイン′成圧Ｖｄｓの
印加と共にケートス、イングＳが改みされるということ
が報告されているが、これは以下のように説明されてい
る。

普通のＭＯＳ　Ｆ　ＥＴは半導体層４には外部から電位
を与え得す、半導体層３はフローティング状態にある。

そして、第２図において２点鎖線で示した空乏層内部に
おいての特に破線で示したチャンネルとドレイン領域６
との間の部分でインパクトイオナイゼーションｉｍｐａ
ｃｔ　１ｏｎｉｚａｔｉｏｎにより′４ｒ・正孔対が発
生ずる。そして、そのうち正孔はドレイン電圧Ｖｄｓに
よってＰ−型半導体層３側に押し出され、半導体層３は
その正孔によって正に帯電する。Ｉｇｉはそのｉｍｐａ
ｃシ１ｏｎｉｚａｔｉｏｎによる電流である。

ここで、半導体層３の電位をＶｂｓとすると、ゲートス
イングＳは下記の式で表される。

尚、Ｃｏは酸化膜容置、Ｃｄは空乏層容量、ＶｇＳはゲ
ート電圧（ソースとゲート間に印加される電圧）である
。

ソｔ、ｃ、ｄ　Ｖ　ｄｓ／　ｄ　Ｖ　ｇｓハ、普通（７
）ＭＯＳＦＥＴにおいては０であるが、活性層の厚みが
０．３μｍあるいはそれ以下というように非常に薄くし
かもそれが電気的にフローティングするＳｏＩ型ＭＯＳ
ＦＥＴにおいてはサブスレッショルド付近（ゲート電圧
Ｖｇｓかしきい値電圧に近い値になるとき）では大きな
値を持つ。そのため、ゲートスイングＳが小さくなる、
即ちゲート電圧・ドレイン電流の特性曲線の立ち上りが
良くなるということが確認されている。

ここで、ｄＶｄｓ／ｄＶｇｓは］記の式で表すことがで
きる。

ｄＶｂｓ　　　　　ｍ／ｎ　　　　　　　　　　　　　
ｖａ尚、ｍはソース領域７と半導体層３とによるｐ”ｎ
＋ダイオードの順方向特性を示す定数、Ｉｇｔはドレイ
ン領域６と半導体層３とによるＰ・ｎ４′ダイオードを
逆方向に流れる電流である。

従って、この式からＩ　ｇＬ／　Ｔ　ｇｉを小さくすれ
ばｄＶｂｓ／ｄＶｇｓを大きくし、延いてはゲートスイ
ングＳをより小さくすることかできる筈である。

しかるに、従来においてはＩ　ｇＬ／′Ｉ　ｇｉをより
小さくするための試みが為さ第１たことはなかったよう
である。

本願発明者はＩ　ｇｔ／　Ｉ　ｇｉを小さくすればｄＶ
ｂｓ／ｄＶｇｓを大きくし、延いてはゲートスイングＳ
をより小さくすることができることに着目し、ｒ　ｇＬ
／　Ｉ　ｇｉをドレイン領域の下部構造を変えることに
より小さくすることを案出して本発明を為すに至ったも
のである。

即ち、本発明はＳＯＩ型ＭＯ５ＦＥＴのサブスレッショ
ルド特性をより良くすることを目的とする。

（Ｅ、問題点を解決するための手段） 本発明ＳＯＩ型ＭＯ５ＦＥＴは上記問題点を解決するた
め、表面部にソース及びソース＠域が形成された半導体
層のドレイン領域の底側にあたる部分にｆ導体層と同じ
導電型でこれよりも不純物濃度の高い半導体領域を設け
たことを特徴とする。

（Ｆ、作用） 本発明ＳＯＩ型ＭＯＳ　Ｆ　ＥＴによれば、半導体領域
を設けることにより゛ト導体層の不純物濃度はソース領
域の底側の部分において高くなるので、空乏層の延びが
悪くなり空乏層幅が狭くなる。。

従って、ドレイン領域から半導体層へ流れる逆方向電流
Ｉｇｔｈ＜減少する。

また、半導体領域を設けることによりチャンネル・ドレ
イン領域間における空乏層の縦方向の厚さが小さくなり
、延いてはその部分における電界強度が強くなる。する
と、チャンネル・ドレイン領域間から半導体層へ流れる
電流１ｇｉが大きくなる。

このように、半導体領域を設けることにより１１（ｔを
小さくしＩｇｉを大きくしてＩ　ｇｔ／　Ｉ　ｇｉを小
さくすることができる。従って、ゲートスイングＳを小
さくし、サブスレッショルド特性を改善することができ
る。

（Ｇ、実施例）「第１図」 以下、本発明ＳＯＩ型ＭＯＳＦＥＴを図示実施例に従っ
て詳細に説明する。

第１図は本発明ｓｏｉ型ＭＯ３ＦＥＴの一つの実施例を
示す断面図である。

本実施例のＳＯｔ型ＭＯＳ　Ｆ　ＥＴは、第１図に示し
た従来のＳＯＩ型ＭＯＳ　Ｆ　ＥＴとはドレイン領域６
、ソース領域７の下に２０型半導体領域８．９を有して
いる点で異なっているが、それ以外の点では共通してお
り、共通しＣいる部分については既に説明済である。従
って、その共通部分については重ねて説明はしない。

半導体領域８．９の形成は、ドレイン領域６及びドレイ
ン領域７の形成のための砒素Ａｓのイオン打込みの萌に
、セルフアライメントによるＢ　Ｆ　２＋の選択的イオ
ン打込みをドレイン領域６．７よりも稍深いところにホ
ウ素Ｂが達するようにしておくことにより行う。半導体
領域８．９の不純物濃度はドレイン領域６及びドレイン
領域７の例えば１／１０程度である。このようにＢＦ２
＋のイオン打込みをドレイン領域６．ソース領域７を形
成するためのイオン打込みの１１１に行フておくと、ホ
ウ素ＢのシリコンＳｉ中における拡散係数が砒素Ａｓの
それに比較して大きいので、ドレイン領域６、ソース領
域７の底側にｐ−型の半導体層３よりも不純物濃度の高
いＰ＋型の半導体領域８．９が形成されるのである。

この第１図に示すようなＳＯＴ型ＭＯＳＦＥＴによれば
、Ｐ＋型半導体領域８が存在するのでドレイン領域６下
側の空乏層く２点鎖線で示す）の幅が狭くなり、その分
道方向電流１ｇＬが小さくなると共に、空乏層のチャン
ネル（破線で示す。）・ドレイン領域６間の部分におけ
る縦方向の厚みが小さくなるのでインパクトイオナイゼ
ーションによる電流１ｇｉが大きくなる。従って、Ｉ　
ｇｔ／Ｉｇｉか小さくなり、ｄ　Ｖ　ｂｓ、／　ｄ　Ｖ
　ｇｓカ増加し、延いてはゲートスイングＳが減少する
、即ちサブスレッショルド特性曲線の立ち上りが良くな
るのである。

ここで、空乏層のチャンネル・ドレイン領域６間の部分
における縦方向における厚みが小さくなるとインパクト
イオナイゼーションによる電流［ｇｉが大きくなる理由
について説明を補足すると次のとおりである。インパク
トイオナイゼーション　ｉｍｐａｃｔ　１ｏｎｉｚａｔ
ｉｏｎは、チャンネルを走行する充分なエネルギーを持
った電子が価電子帯の電・子を伝導帯へ励起して電子（
エレクトロン）・正孔（ホール）の対を生成する現象で
あり、この現象によって生じた正孔が空乏層内部の電界
によってｔ導体層側へ押しやられて電流Ｉｇｉとなるの
である。ところで、電子・正孔対がインパクトイオナイ
ゼーションによって生じても電子と正孔との間にはクー
ロン力が（動き、互いにくっついて消滅しようとする。

即ち、電子・正孔対はきわめて不安定であり、これによ
って直ちに電流Ｉｇｉが流れることになるというわけで
はない。電流Ｉｇｉが流れるためには不安定な電子・正
孔対を引き離す電界が必要であり、電流■ｇｉを大きく
するためには電界強度が強いことが必要である。そして
、同じ電圧で電界強度が強くなるためには当然のことな
がらチャンネル・ドレイン領域間空乏幅が狭くなること
が必要である。ここで、チャネル・ドレイン領域間空乏
層幅Ｌｊは次式で表される。

要するに、Ｌｊは不純物濃度Ｎａの１／３乗に反比例す
る。従って、半導体層３よりも不純物濃度の大きな半導
体領域８をドレイン電圧域６の底側に設けることにより
不純物濃度を大きくして空乏層幅を小さくすることがで
き、延いては電界強度を強くすることができる。そして
、電界強度を強くすることができるので上述したように
インパクトイオナイセーションにより生じた電子・正孔
対をクーロン力に抗して引き離し電流■ｇｉを生ぜしめ
ることができるのである。以上で補足説明を終える。

このように、ドレイン領域６の底側にｐ“型半導体領域
８を設けることによりＩｇｔは小さく、Ｉｇｉは大きく
でき、延いては、ゲートスイングＳを小さくすることが
できるのであるが、本実施例においてはソース領域７の
底側にもＰ″″型の半導体領域９があり、この半導体領
域９によってもゲートスイングＳを小さくすることがで
きるのである。以）にこの理由を説明する。

ソース領域７と半導体層３との間のｐｎ接合を流れる順
方向電流Ｉｒは次式で表される。

！　ｒ　＝　Ｉｒｏ　ｅｘｐ（ｑＶｂｓ／ＬＩＩｋ’ｒ
）ところで、ｍはソース領域７と半導体層３との間の接
合ダイオードの順バイアス特性曲線の立ち上りを特徴づ
ける係数であり、１〜２の値をとるが、ｄＶｂｓ／ｄＶ
ｇｓはこの係数ｍの関数である。

そして、ｄＶｂｓ／ｄＶｇｓの値を大きくするためには
ｍを大きく、即ちｍを２にできるだけ近い値にする方が
良い。これはソース領域７と半導体層３との間のｐｎ接
合の順方向電流に占める再結合電流成分の比率を高める
ことに外ならない。

ところで、再結合電流１　ｒｅｃと拡散Ｉｄｉｆｆどの
比１ｄｉｆｆ／Ｉｒｅｃは半導体層３側の不純物濃度Ｎ
ａに反比例する。従って、ｐ０型型半体領域９を設ける
ことにより半導体層３側の不純物濃度Ｎａを高くして上
記係数ｍの値を２に近づけることができ、それによって
ｄＶｂｓ／ｄＶｇｓを大きくすることができるのである
。そして、このｄＶｂｓ／ｄＶｇｓを大きくすることは
ゲートスイングＳを小さくすることにつながる。

このように、ソース領域７の底側に設けたｐ＋型゛杵導
体領域９によってもゲートスイングＳを小さくしてサブ
スレッンヨルド特性の改善を図ることができるのである
。

（Ｈ，発明の効果） 以上に述べたように、本発明ＳＯＩ型 ＭＯＳ　Ｆ　ＥＴは、ドレイン領域の底側に該ドレイン
領域、ソース領域が形成された半導体層と同じ導電型で
それよりも高い不純物濃度の半導体領域を設けたことを
特徴とするものである。

従って、本発明ＳＯｔ型ＭＯ３ＦＥＴによれば、半導体
領域を設けることによりドレイン領域から半導体層へ延
びる空乏層の幅が狭くなるのでドレイン領域と半導体層
との間の接合を流れる逆方向電流が減少すると共に、空
乏層のチャンネル・ドレイン領域間にあける縦方向の厚
さが薄くなってドレイン電圧による電界強度が小さくな
るので　インパクトイオナイゼーシフンによる電流が大
きくなる。従って、ゲートスイングＳが小さくなる、即
ち、サブスレッシクル１：特性特性が改Ｎざわるのであ
る。

【図面の簡単な説明】

第１図は本発明ＳＯＩ型ＭＯ５ＦＥＴの一つの実施例を
示す断面図、第２図はＳＯｒ型ＭＯ５ＦＥＴの従来例の
一つを示す断面図である。 符号の説明 ３・・・半導体層、６・・・ドレイン領域、８・・・′
＃導体領域。 従来例の断面図 第２図

Claims (1)

【特許請求の範囲】
1. （１）絶縁層上の第１導電型半導体層の表面部に互いに
   離間する第２導電型のソース及びドレイン領域が形成さ
   れ、該ソース及びドレイン領域間上にゲート絶縁膜を介
   してゲート電極を形成したＳＯＩ型ＭＯＳＦＥＴにおい
   て、 少くとも上記ドレイン領域の底側に上記半導体層よりも
   不純物濃度の高い第１導電型半導体領域を設けてなる ことを特徴とするＳＯＩ型ＭＯＳＦＥＴ