TW463380B - Semiconductor device - Google Patents

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Takuji Matsumoto
Shigenobu Maeda
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Description

4 633 8 0 五、發明說明¢1) [發明的詳細說明] [發明的技術領域] 本發明是關於一種矽在絕緣體上之SOI型的M0S(金屬-氧 化物-半導體）電晶體’特別是關於抑制其浮體效應的技 術。 [習知技術] 在絕緣體上S 0 I型的Μ 0 S電晶體（後面統稱s 〇 I μ 0 S電晶 體），作為一種高速、耗電低的裝置，近來特別受到重 視，可以預期將應用到便攜式設備用的大型積體電路等。 但是’在此以前的S0IM0S電晶體，由於其主體處在浮動 狀態’會產生出一種寄生雙載子效應：汲極近旁利用撞擊 電離生成的載子（例如η型S 0 IΜ 0 S電晶體是電洞，ρ型 S0IM0S電晶體是電子），在源極近旁積聚，由源極、主 體.、汲極所組成的寄生雙載子電晶體開始活動。這就造成-了 S 01 Μ 0 S電晶體臨限電壓下降’在某個汲極電壓（源極和 汲極之間外加的電壓）附近汲極電流發生突發性局部性變 化等曲折的效果’並帶來了没極擊穿電壓下降的問題。此 外，為了抑制由於寄生雙載子效應造成的S〇IM0S電晶體臨 限電壓下降’設法提高通道區雜質濃度後，卻使得電晶體 的電流驅動能力下降，電晶體的速度、性能下降。 從這樣的事情出發，為了抑制寄生雙載子效應，就不使 在SO IM0S電晶體的源極附近積聚這種載子的技術，提出了 種種方案。下面以η型SO IM0S電晶體為例作說明，但ρ型 S 0 IΜ 0 S電晶體也是一樣的。
89109906.ptd 第4頁
4 6 33 8 0 案號89109卯6 五、發明說明（2) —~-一--_二 圖22是表示在此以前的SOI M0S電晶體的結構者。在半導 體基板上形成的埋置氧化膜2上，形成了含有通道區的成 為主體的SOI層4，貫穿SOI層4形成了源極51、汲極52。源 極5 1和汲極5 2有著L D D結構（輕摻雜汲極）^在炎在源極 5 1、汲極5 2上的SO I層4 ’通過含有側壁的閘極氧化膜6， 與閘極電極7相對。在源極5 1、汲極5 2外侧，設有貫穿g 〇 I 層4的溝渠隔離氧化膜31。 在這樣結構的SO IM0S電晶體中，作為不使源極附近積聚 電洞的第一個習知技術’是向源極5 1和埋置氧化膜2的邊 界附近注入氬離子以生成壽命限制劑。這項技術是由大野 等在題為M通過把氬離子注入源極/汲極區，抑制在超薄膜 nMOSFETs/SIMOX上的寄生雙載子效應"文章中介紹的。 (〇hno T.et. a 1. , Tech. Dig. I EDM 1 9 9 5， nn β?7-ftqn、 圖23是圖22所示結構採用自對準矽化物結構時的剖面 圖。對照圖22所示的結構在源極51、汲極52、閘極電極7 的上方分別形成了矽化物層5 8、5 9、7 9。 圖24是表示習知的SOIM0S電晶體的另一種結構的剖面 圖。對照圖22所示結構，源極51、汲極52在SOI層4埋置氧 化膜2相對一側的上表面，分別有著鍺注入區8 1、82。例 如源極5 1、；：及極5 2是由石夕形成的，區81、8 2的成分就是石夕 -鍺。在提出這一結構的第二項習知技術中，源極和主體 之間的能帶結構存在畸變。這項技術是由良美等在題為：" 通過用一個矽鍺源結構的能帶工程方法，抑制SOI M0SFET 中的浮體效應"（Y〇shimi M. et. al., IEEE Trans.
修正頁 4 633 80
Electron, Devices, vol^, 1 99 7. dp. 423-42^ 文章和 特開平5-21 762號公報中導入的。 [發明所欲解決的問題] 在第一和第二個習知技術中，都是源極5〗、汲極5 2貫穿 S 0 I層4 ’到達埋置氧化膜2，因而依舊存在無法抑制,，衍射 電場"的問題。源極、汲極貫穿s〇I層到達埋置氧化膜的結 構的其它實例如日本專利特開平8_13〇315號公報所示。 圖2 5是說明"衍射電場"的剖面圖。在閘極電極了上外加 規疋的電壓，把對源極5 1來說的高電位，加到汲極5 2上 時’就形成了一空乏層” 91。此外’從汲極5 2，通過埋置 氧化膜2，到源極5 1，生成電場1 〇 1。這就是上面所述的" 衍射電場"。 這種衍射電場”，出現了顯著的汲極感應障壁降低現象 (DIBL)。這種DIBL效應是一種短通道效應，源極側的障 壁，隨没極電壓變動’降低了電晶體的臨限值。因而，在 —個如同SO IM0S電晶體那樣有埋置氧化膜2的元件，特別 應當防止”衍射電場"現象。 此外’還有提出源極51、汲極52不貫穿s〇I層4因而也不 到達埋置氧化膜2的結構。圖26是表示在此以前s〇IM〇s電 晶體另外結構的剖面圖。對照圖2 2所示結構，有不使源極 51、汲極52的底部接觸埋置氧化膜2而配置在8〇1層4中的 結構。這樣，通過源極51和埋置氧化臈2之間留下的s 〇 i層 4，可以對源極5 1從閘極電極的相反〜側把電洞引出。這 一第二個習知技術，見日本專利公報特開平5_67785號和 1 ! 1 Ϊ I 1 1 1 1 I I ΐ I i I I ϊ ! s 11 \\326\2d-\90-08\89109906.ptc ^ c -------- 第 6 頁 2001.08.03.006 修正頁 463380 __案號89109906_>年&月^日 條正 五、發明說明（4) 文章π連接主體的S0IM0SFET結構及其在dram上的應用"d -H. Κ〇h__e_t_.—a 1.,——I,EEE_Trans. Electron, Devices.— vol.45， 1988. dd.1063-1070) 〇 但在這一結構中，為引出電洞，需要新設主體端子。設 了主體端子’就會產生區間補償的問題。還有，通過主體 端子引出電洞的方法’根據主體接點的位置，引出電洞的 效果會有所變化，產生模式依賴性問題。 還有’在圖26中，表示由於加到汲極52的電壓小，空乏 層的端部只能留在S 0 I層4，無法到達埋置氧化膜2，如果 波極電壓被加到超過規定值’則空乏層迎的端部就到達埋 置乳化膜2。隨者接面電容減少，導致空乏層電壓下蜂， 就有可能使埋置層2上的電壓下降’由此減低"衍射電場„ 強度。這樣’在源極上也需要減少接面電容。源極電位變 小時，由於源極上的接面電容會使工作速度降低。因此， 在不外加電壓的狀態下空乏層接到埋置氧化膜的結構，可 以防止這種工作速度降低。 有馨於在此以前的前面介紹的第一到第三個技術中都存 在的問題’本發明的目的是，提供即使汲極電壓小接面電 容也不大的S0IM0S電晶體以及抑制浮體效應的s〇IM〇s電晶 體。 [解決問題之手段] 本發明是一個半導體裝置，包含有一個絕緣層，一個設 在絕緣層上的第一導電型的半導體層，在半導體層上面^ 接觸絕緣層並彼此隔絕且跟第—導電型相反的第二導電
\\326\2d-\90-08\89109906.ptc 2001.08. 03.007 修正買 五、發明說明（6)
在於絕緣膜和絕緣層之間的半導體層厚度還小D 本發明中的第一雜質層是石夕，金屬化合物層是钻和石夕的 化合物，第一雜質層的厚度在1 5 n m以上4 0 n m以下° 本發明中的第一雜質層是矽，金屬化合物層是鈦和矽的 化合物，第一雜質層的厚度在50ηπι以上lOOnm以下。 本發明中還包含有一個在第一雜質層上部表面跟半導體 層分開設立的第三雜質層，它使得夾在它和半導體層中間 的第一雜質層的能帶結構變形。 本發明是一個半導體裝置，包含有：一個絕緣層，一個 設在絕緣層上的第一導電型的半導體層。在半導體層上面 不接觸絕緣層並彼此隔絕的跟第一導電型相反的第二導電 型的第一和第二雜質層一個跟夾在第一第二雜質層中間的 半導體上面隔著絕緣膜而相對的電極，以及在第一雜質層 上部表面跟半導體層分開設立的並把跟丰導體層一起夾住 的第一雜質層的能帶結構變形的第三雜質層。 本發明是一個半導體裝置，包含有：一個絕緣層，一個 設在絕緣層上的第一導電型的半導體層，在半導體層上彼 此隔絕設置的跟第一導電型相反的第二導電型的第一第二 雜質層，一個跟夾在第一第二雜質層中間的半導體層上面 隔著絕緣膜相對的電極，以及一個鄰接第二雜質層和相反 —側的第一雜質層並貫穿半導體層的含氧絕緣膜。 [發明的實施形態] 實施形態1. 圖1是本發明實施形態1的SO IM0S電晶體的結構剖面圖。
89109906.ptd 第9頁 463380 五、發明說明（7) 在P型半導體矽基板1上形成的埋置氧化膜2上，形成了含 有通道區的主體的SOI層4，在SOI層4跟埋置氧化膜2相對 •"側的表面形成了 η型的源極5 1、汲極5 2，它們的底部配 置在SOI層4中，不接觸埋置氧化膜2，源極51、汲極52有 LDD(輕摻雜汲極）結構，具體地說，源極5 1有一個雜質高 濃度區5 1 a和一個雜質低濃度區5 1 b ;汲極5 2有一個雜質高 濃度區52a和一個雜質低濃度區52b。 夾在源極5 1、汲極5 2中間的S 0 I層4，跟閘極電極7相 對’中間是含有侧壁的閘極氧化膜6。相對於閘極電極7的 源極5 1、汲極5 2外側，設有貫穿SO I層4的溝渠隔離氧化膜 31。 本實施形態跟圖2 6所示的以往的第三個技術的不同之 處’是即使在不施加汲極電壓時，空乏層9 〇的端部也到達 埋置氧化膜2，由此，即使汲極電壓低時也可以減少接面 電容從而抑制衍射電場。因此，可以減少寄生電容，抑制 DIB L效應。 M0S電晶體的延遲時間r和功率消耗p，可以r =c . V/ I P=f _C .V2來表示’這裡’c是電路的總電容，i是流經 電路的電流’ V是電源電壓’ f是工作頻率，這兩個公式表 明’減少寄生電容有助於提高電路速度和減少功率消耗， 從而表明了 ，按照本實施形態，s〇丨M〇s電晶體可以實現高 速化及低消耗功率。 並且’通過抑制D IBL效應，電晶體臨限值降低問題也可 得到解決。
89109906.ptd 第10頁 4 6 33 8 0 案號 89109905 %年公月/曰 修正 五、發明說明（8) 下面說明不施加汲極電壓而使空乏層9 0的端部也到達埋 置氧化膜2所需要的條件。 圖2是說明該條件的剖面圖，表示源極5 1及其下部結 構。這裡，以SOI層4的總厚度即沒有形成源極51的區域的 厚度為Ts，源極51的厚度Xe(<Ts)，空乏層90的厚度為 Xb，空乏層90的厚度Xb可以由下面公式1、2來決定。 公式1 / 2 f s / Ne+Nb \ Λ/ q \Ne -Nbi •Vbi . k丁， Ne -Nb 公式 2 Vb l = 1 n^^j2— 這裡，e s是SO I層4的介電常數，q是電子電荷（1. 6 x 10_19庫倫），Ne、Nb分別是源極51和SOI層4的雜質濃度，T 是絕對溫度，ni是SOI層4、源極51所採用的半導體的本徵 載子濃度，k是波茲曼常數，Vb i是内建電位。即使不施加 汲極電壓，要使空乏層9 0端部到達埋置氧化膜2，下面的 公式3必須成立。 公式3 Xbgt：=Ts—Xe 這裡，t表示在埋置氧化膜2和源極5 1之間的S 0 I層4的厚 度，例如SO I層4、源極51上採用矽，各自的雜質濃度分別 為1 018 cnr3、1 02Q cnr3時，石夕的介電常數、真空介電常數和本
89)09906.ptc 第11頁 修正頁 463380 五、發明說明（9) 倣載子濃度n i分別為π , 9、8, 8 5 X 1 0-14 F / c m和1. 4 5 X l〇1()cr3 ’在室溫（τ =約30〇κ)下，空乏層90的厚度x b可以 推定為37nm左右。這樣，在SOI層4厚度為ΙΟΟηιη時，源極 51的厚度Xe應在63nm以上，不到lOOmn。 圖3是表示圊1結構的s〇 I M0S電晶體效果的曲線圖。曲線 2 〇 1、20 2分別表示本實施形態中$〇 I MOS電晶體和原來第三 項技術的效果。曲線圖的橫座標上，表示把卯I層4和源極 51 起連接在及極5 2上施加的電壓，縱座標上表示接面 電容’從兩條曲線的比較中可以看出，施加電壓在〇. 5V以 下時’本實施形態有顯著的優越性，考慮到近年來降低電 源電壓的趨勢’這種在低電壓時接面電容的減少，是有利 的。 圖4是表不本實施形態的變形的剖面圖，其中低雜質濃 度區51b和52b的厚度，變成跟高雜質濃度區51已、52& 一 樣。甚至就在低雜質濃度區5丨b、5 2 b ^ ^ ^ ^ ^ ^ ^ ^ 了埋置氧化膜2。因而，比起圖】所示的結“乏〇 = f置乳化膜2接觸區擴大了’可以進-步降低接面電容。 佳亡：2 士 ： 1所不結構中，通過導入壽命限制劑，可以 s麵〜電二“術的效果。圖5是本實施形態中 $ D構的剖面圖。跟圖1所示結構相比較，在 源極51、没極5 2和+田m t M , 0 埋置軋化膜2之間的SO I層4上導入壽命 限制劑這一點上，右 ^ ^ ^ ^ 1 .有本貝上的不同。在本實施形態中，最 m J' ' A ^ 公式3的關係，但並不是必須的。
第12頁 4 33 80 案號.8910卯06 月 曰 修正 五、發明說明（10) 如果301層4的厚度了5是10〇〇入，以2〇1(6¥以下的能量往 SOI層4注入砷離子，形成源極51、汲極52，不使接觸埋置 氧化膜2。在源極51、汲極52形成後，以70-11 OKeV的能 量、1 X 1 013〜5 X 1 014 c nr2的劑量、3 0 °以下的注入角度， 注入1離子，以形成壽命限制劑Μ。不同氬，也可以用 矽、碳、氮、氟。 這樣’注入氬所形成的壽命限制劑5 4，具體地轉換成晶 體缺陷’晶體變形、點缺陷和複合中心。由於要縮減電洞 壽命並抑制它的積累，因此壽命限制劑Μ最好設在寬廣範 圍内。但如圖22所示’在源極51、汲極52接觸埋置氧化膜 的結構中，即使注入氬，也只在源極51、汲極52、埋置氡 化膜2和SOI層4彼此接觸的位置近旁形成壽命限制劑（圖22 中J的位置）。當然’如果提高氬的劑量，加大注入角度， 也可預期會增大抑制寄生雙載子效應的效果。但是，此時 在S 01層4中接近閘極電極7的部分即通道區内，會受到晶 體缺陷、晶體變形、點缺陷的影響，導致電流驅動能力降 低。 在圖2 2所示結構令’即使i離子射程分布大，但有效地 發揮作用的壽命限制劑的分布也不超過s〇 I層4的厚度Ts， 因而’縮減電洞壽命的作用面積是W · ，W是閘極寬度。 相反’在本實施形態中，縮減電洞壽的作用面積，進 步加上了W ’Z的面積’Z是在閘極長度方向上源極51露 出j長度’從而增大了抑制寄生雙載子效應的效果。設定 s — 1 OOnm，W = 1 " m，z _ 5以m，此時跟圖22的結構相比
89109906.ptc
第13頁 修正頁 ^ 633 80 _SS__89109906. AJb 修正 五、發明說明αυ 較’本實施形態縮減電洞壽命的 a ^ 這樣的效果來自壽命限制劑54的位置，因W匕:51倍。 不成立’也可以。並且，由於源極51、= 不，觸埋置氧化膜，還可以抑制衍射電場。 及極52 這樣即使採用了在通道區排除由氬造成的晶w 形、點缺陷的影響的注入條件，也可以抑 力應。換句話說，在防止電流驅動能力降低的π _ 也可以抑制寄生雙載子效應。 他的R時， >於^，如果能夠保持公式丨至公式3的關係，不僅 ^形態1那樣抑制寄生電容獲得了高速度和低功耗的性 =，還可以提高第一個習知技術的效果，抑制扭結 洋體效應和降低汲極擊穿電壓等。並且，#制這‘二 j不需要新的主體終端，因而不會產生區間補償問題。； 通過主體終端引出電洞的方法，引出電洞的效果因主 體接點位置而變化，存在模式依賴性問題，而本實施形態 2不需要主體終端’因此不會發生這類問題。 如圖1所示，空乏層90從源極51、汲極52伸展到埋置氧 化膜2，此時，有些壽命限制劑54存在於這一空乏層中， 也有些例如在低雜質濃度區51 b、5 2b直接下面壽命限制劑 5*4不存在於空乏層中。但是，在圖*所示變形中，在導入 壽命限制劑時’幾乎所有壽命限制劑54存在於空乏層9〇 中。在本發明中也含有這一變形。 曰本專利公報特開平7-504 1 7中揭示了，在源極和汲極 不接觸成為SO I層4底層的絕緣層的結構中，在通道區直接
修正頁
463380 案號 89109906 五 、發明説明（12) 下面也设置了奇命限制劑的技術。但是，通常在設有壽命 限制劑的區域中，雜質會加速擴散。因此，在通道區直接 下面設置可命限制劑，則源極、汲極的雜質容易擴散到劑 道區下面’有可能降低耐擊穿性能。 換句話說，最好如同本發明那樣，不在通道區直接下面 設置壽命限制劑，以便不降低耐擊穿性能。 圖6是本實施形態中表示SO IMOS電晶體結構的叫面圖。 金屬化合物層如石夕化物層58、59、79分別在源極51、沒極 52、閘極電極7上方形成，它跟圖7所示結構有著本質上的 不同。在本實施形態中’最好能保持公幻乃至公式3的關 係，但並不是必須的。 這些秒化物層58、79的形成，在如同實施形態丨中所示 源極5 1 '没極52底部不接觸埋置氧化膜2時，會如同實施 形態2 —樣形成壽命限制劑。可以認為晶體缺陷、晶二變 形、點缺陷、複合中心是由矽化物作用產生。這樣，可以 得到跟實施形態2同樣的效果壽命限制劑形成的區域广 跟在實施形態2中一樣，並且跟實施形態2一樣，即使公 1至公式3不成立’只要源極51、没極52不接觸埋置氧化^ 2，就可以得到來自矽化物層58和7 9的效果。 、 採用 CoSi2、TiSi2、WSi2、TaSi2、M〇Si2、Ptsi 、
Pt2Si 'Pd#、幽、NiSl、NiSi “乍為石夕化物層；8、59、 79 ’可以獲得自對準石夕化物結構。當然，在源;虽、沒極上 有矽化物而閘極上不用矽化物的結構，也可以取得本杂施
89109906.ptc 修正買 463380 五、發明說明（13) 形態的效果 的生成在源極51附近對電洞有效地發揮作用 =二制二源極51最好不要過厚，是說明源極51 上= 、Xj被規ί為從妙化物層5“⑽層4 、長度d源極5 1上面是矽化物層5
是灣4，要使壽命限制劑有效地工作：;8極=:面 度’，根據矽化物層材質，最好在1 〇〇nm以下'/ J 試驗結果表明，矽化物層58由矽化鈷形成時 理想厚度X j在1 5-40nm，由矽化鈦形成時，χ '、、 50- 1 0 0nm。 J & 另：方面，物、極51的厚度Xj'使它無法按照公式 (二3七，層90的端部帶到埋置氧化膜2。為了保持公 式⑴（3)的關係，最好設法減少在設置源極。的位置上 的SCU層4的總厚度圖8是本實施形態的一個變形的剖_ 面圖。存在於閘極氧化膜6外側的源極5丨表面，比起圖6所 示π構大大地下Jly 了。亦即從石夕化物層5 8、5 g表面到埋置 氧化膜2的距離，比閘極氧化膜6和埋置氧化膜2之間的S0I 層4的厚度還要小。這樣—《，在把源極51的厚度變薄 ，就容易把空乏層9 〇的端部接觸到埋置氧化膜了。 圖9到圖1 9 ’是把採用圖6所示SQ丨MQS電晶體的半導體的 製造方法，按步驟次序表示的剖面圖。矽用作半導體基板 1，上面設埋置氧化膜2，再上面設S0I層4。然後在85(rc 進行熱氧化，形成厚度100- 3 0 0 A的氧化膜301 ,然後用 LPCVD(低壓化學氣相沈積）法，在m8〇〇 t把氮化矽膜
89109906.ptd 第16頁 五、發明說明（14) 3 0 2堆積到1 〇 〇 〇 一 3 〇 〇 〇 a厚度，獲得如圖9所示結構。 然後把在氮化矽膜3 02上用光阻形成的圖案光罩，用 RIE(反應離子蝕刻）法進行矽氧化膜3和氮化矽膜3〇2的 乾姓刻。以通過這一蚀刻構圖的氮化石夕膜3 〇 2作為光罩， 用R IE法對s〇 I層4進行乾蝕刻，把溝渠3 〇 3開口 ，由此得到 圖1 〇所示結構。 此後’把溝渠3 0 3的内壁’在8 0 〇 - 1 ο ο 〇 °C進行熱氧化， 形成厚度為1 0 0- 1 0 00 A的内壁氧化膜30 9。然後用CVD法把 砂氧化膜304堆積到3000-6000A厚度，由此充填溝渠 3 0 3，得到圖11所示結構。 , 然後用氮化矽膜3 0 2作為阻擋層，用化學機械研磨磨平 上部表面後’用熱磷酸除去氮化矽膜3 〇 2。由此，在溝渠 30 3來開口的SOI層4上方殘留有矽氧化膜3〇1，在溝渠3〇3 中形成了由内壁氧化膜309和氧化矽膜3 0 4構成的溝 氧化膜31。得到圖12所示結構。 離 然後’把構圖的光阻3 0 5作為光罩，進行通道離子注入 (圖13)。在形成η型M0S電晶體的活性區，以能量 範圍’劑量5 X ΙΟ11」X 1013cnr2範圍注入硼離子。在形e 型M0S電晶體的活性區’以能量丨〇〜12〇]^ν範圍，劑旦5 P 1〇h-3x，⑽範圍，注入坤離子。由此， 和P型M0S電晶體的臨限電壓，可以分別設定在〇 ] 和-0· 1〜-0. 6V，圖14到圖19顯示了一對p型或n型分V SOI電晶體。 77的 然後，通過濕蝕刻 去掉活性區上的氧化矽膜301，形
4 6 33 8 0 五、發明說明（15) ~~ 成20-300A厚度的閘極氧化膜6a。在它上面，通過Lpcvj) 法’在600-700 t ’堆積1〇〇〇 — 3〇〇〇 A厚度的多晶矽。於 疋’用Μ景^術形成構圖的光罩，通過r丨E法整形，形成閘 極電極7。再對S 〇 I層表面，通過閘極氧化膜6 a，選擇性地 進行離子注入，形成依雜質濃度區5丨b、5 2b，得到如圖丄4 所示結構。 如前所述’ SO I MOS電晶體的導電類型，在本圖上未作區 別’這樣，一對電晶體也可以有不同的導電型。如，在形 成η型M0S電晶體的活性區，注入了 5 x 1 〇】3〜5 x 1 〇i5 cm-2劑 量的砷離子，而在形成p型M0S電晶體的活性區，注入了 5 X 10I3-5 X 1015cnr2 劑量的氟化硼（bf2)。 其次’把以T E 0 S (原矽酸四乙酯）為原料的氧化矽膜堆積 1 00-2000 A厚。此後，用]he法進行回蝕刻形成侧壁6b， 並且把除了在側壁6b和閘極電極7直接下面的以外的閘.極 乳化膜6 a去掉’得到圖1 5所示結構。在本說明書中，有時 不僅把殘留的閘極氧化膜6a還包含侧壁讣，都稱作閘極氧 化膜6。但側壁6b也可以採用氮化矽膜。 其次’對S 0 I層4表面選擇性地進行離子注入，形成高雜 質浪度區5 1 a、5 2 a ’得到圖1 6所示結構。在S 01層4為]〇 〇 〇 A時’以不超過2 〇 K e V的能量注入離子，使高雜質濃度區 51a、52a不接觸埋置氧化膜2。在形成n型m〇S電晶體的活 性區注入砷’在ρ型M0S電晶體形成的活性區注入氟化硼 (BF2)，劑量都是1 X ι〇ΐ5 〜1 χ ι〇ι6(：[ίΓ2。 其次’用噴塗法，把鈷或鈦沈積到5 〇 - 1 5 〇 Α厚度。再用
89109906.ptd 4b33 8 0 五、發明說明（]6) —--_ RTA(快速熱退火）法進行400 t左右的埶戍评妙化 濕纷把除在源極。 極；。上、:後’進： 1 *掉再用KTA法進行80 0 — 1 0 0(rc 此，在源極51、沒極52、間 理。由 58、^、79，得到圖17所示結^7上刀別形成石夕化物層 荦：Ϊ輩沈右的氧切膜’用微影術所形成之圖 把砂化物層58、59上方的砍化膜· 所示結構。，用贺塗法沈積丨"“右的叙層3〇7’得圖18 然後，用微影術所形成之圖案的光罩’通過RIE法，對 铭層3 0 7才冓圖’把氧化石夕膜3〇8堆積！ 右，得到圖。所 示結構。 此後，在氧化矽膜的規定部分開口，露出鋁層3〇7，在 400 °C進行30分鐘氫退火。 在上述半導體裝置中採用圖8所示結構時，在得到圖j 5 所示結構的步驟中’為形成側壁6蝕刻時，應當進行深度 蚀刻。去掉5 1 b、5 2 b區表面層，跟閘極電極γ下面比較， 把SOI層4的總厚度減薄。 實施形態4. 在本發明中也可以採用第二個習知的技術，圖2〇是本實 施形態中S 0 I Μ 0 S電晶體結構的剖面圖。在源極& 1、汲極5 2 上面分別設置鍺注入區域8 1、8 2 ’這一點跟圖1所示結構 有本質上的不同°在本實施形態中，最好也保持公式1 -3 的關係，但不是必須的。
圆丨 Β
II
IP 89109906.ptd 第19頁 4 6 33 8 0 五、發明說明（17) 按照本實施形態，不僅具有減少附圖2 4所示結構中的寄 生電容的效果，而且使在區域81和源極5 1之間的能帶結構 變形分布更廣。以區域81的厚度為t，以閘極長度方向上 露出的長度為Y，則能帶結構產生變形部分的面積，在圖 24所示結構中最多為t . w左右，但在圖20所示結構中，面 積增加為w . y。設w = 1 " m，y = 5〆m，t二5〇nm時’本實 施形態中可以防止電洞積聚的面積，為圖2 2結構的1 〇 1 倍。這一效果是通過能帶結構變形取得的。因此’源極 5 1、汲極5 2最好不接觸埋置氧化膜2即使公式1 ~ 3不成立也 行。 如果能保持公式1 -公式3之間的關係，如同在實施形態1 —樣，在抑制接面電容的同時，可以進一步提高第二個習 知技術的效果。 實施形態5. 圊2 1是本實施形態中SO I M0S電晶體結構的剖面圖。溝渠 隔離氧化膜3 1四周為絕緣膜3 2所包圍，此點跟圖1所示結 構有本質上的不同。絕緣膜3 2含有氮。這樣一種溝渠隔離 技術’在曰本專利公報特開平6-3〇 2 68 1上發表出來。在本 實施形態中’不保持公式卜公式3關係的結構’圖2 2那樣 源極51、汲極5 2接觸埋置氧化膜的結構，都可以適用。 即，本實施形態中的SOIM0S電晶體，在設在埋置氧化膜2 上的SOI層4上面，設有彼此隔絕的源極51、汲極52，並在 源極51相對一侧設有鄰接汲極52貫穿SOI層4的含氮絕緣膜 32。在汲極52相對一側，也設有鄰接源極η貫穿s〇i層4的
4 b33 80
絕緣膜3 2。 鈀緣膜32所含氮，在絕緣膜32和3〇1層4、源極51、汲極 52的界面和近旁，產^為#命限制劑的晶體缺陷、/ 灰狄 TT·/ 日日月直 交形、點缺陷以及複合中心。由此，通過在S0IM0S電晶體 上採用含氮絕緣膜3 2包圍的溝渠隔離氧化膜3丨，可以抑制 寄生雙載子效應，因而可以取得跟實施形態丨同樣的效 果°當然取好能保持公式1 _ 3的關係，可以進一步抑 生雙載子效應。 ° 在獲得圖1 0所示結構後’可以在溝渠3 〇 3的内壁，通過 LPCVD法，在7 0 0 -8 5 0 °C，沈積1 0- 1 0 0 0人的氮化膜，形成 絕緣膜32。也可以在800- 1 000 °c，通過RTP(快速熱處理） 法，形成氮化膜，成為絕緣膜3 2。此時，也可以預先通過 熱氧化在内壁上形成丨〇 — 8 0 〇 A的氧化膜後，再在上面堆積 絕緣膜32 ’在形成絕緣膜32以後，通過CVD法堆積厚 30 00- 6 0 0 0 A的氧化矽膜3 04，由此充填溝渠303，進行圖 11以後所示的步驟。 絕緣膜32，可以採用si3N4膜、Si3N4/Si02層積膜、
Si〇2/Si3N4 層積骐（on 膜）、Si02/Si3N4/Si02 層積膜（〇NO 膜）。 [發明的效果] 藉由本發明的半導體裝置，可以減輕第一雜質層和半導 體層的接面電容，經由絕緣層抑制衍射電場。從而可以減 少寄生電容’抑制汲極感應障壁降低（PIBL)現象。 藉由本發明的半導體裝置，在不外加電壓的情況下，把
疹正頁 五、發明說明（19) 第一雜質層和半導體層所作 , , ίί£ α L , 作成的空乏層擴展到絕緣層。 藉由本發明的半導體, a ^ 4置，由於跟第一雜質層和絕緣層 接觸的結構比較，哥命限击丨 制劑大範圍地存在，可以抑制無 用載子的殘留’可以抑制寄
藉由本發明的半導體裝 M ^ T 置’可以抑制在源極近旁載子 (NMOS時疋電洞）的籍命，γ 會降低耐擊穿性。Λ 抑制寄生雙載子效應，而不 在ί由ϋ Γ的半導體裝置’由於構成了金屬化合物層’ 在苐一雜質層和絕緣層之問 尽 < 間的+導體層上，可以設置壽命 限制劑。 第一雜質層的厚度減薄，也 可以得到半導體裝置更顯著 跟第一雜質層和絕緣層接觸 藉由本發明的半導體裝置 便於使空乏層到達絕緣層。 藉由本發明的半導體裝置 的效果^ 藉由本發明的半導體裝置
Λ1 ^ π ，Β π 等尽伐乃*J 極^i 乂，存在大範圍的能帶變形，因而可以抑制源 u的載子（NMOS時為電洞）的積聚，可以抑制寄生雙載 子應。 藉由本發明的半導體裝置，在絕緣膜跟半導體層、第一 雜質層的界面和近旁，连^式人阳冰丨 曰姊 万產生成為奇〒限制劑的晶體缺陷、 ^ Μ ’交形、點缺陷和復合中心，由此可以抑制寄生雙載子 文應。 [元件編號之說明] 1 P型半導體;e夕基板
修正頁 ^〇33 8 0 案號 89109906 __f%_ 》月7日_修正 五、發明說明 (20) 2 埋 置 氧 化 膜 4 SOI層 6 閘 極 氧 化 膜 6a 閘 極 氧 化 膜 6b 側 壁 7 閘 極 電 極 31 溝 渠 隔 離 氧 化膜 32 絕 緣 膜 51 源 極 51a 雜 質 濃 度 區 51b 雜 質 低 濃 度 區 52 汲 極 5 2a 雜 質 南 濃 度 區 52b 雜 質 低 濃 度 區 54 壽 命 限 制 劑 58 ' 59 矽 化 物 層 79 矽 化 物 層 81 ' 82 鍺 注 入 區 90 空 乏 層 91 空 乏 層 92 空 乏 層 101 電 場 301 氧 化 膜 302 氮 化 矽 膜
89109906.ptc 第23頁 修正頁 4 6 33 8 0 案號 89109906 修正 五、發明說明 (21) 303 溝渠 304 氧化矽膜 305 光阻 306 矽化膜 307 鋁層 308 氧化矽膜 309 内壁氧化膜
89109906.ptc 第24頁 修正頁 46 33 8 0
----i:號891 〇卯nR_?弈.？杧 曰 條J 圖式簡單說明 ~^ 圖1顯示本發明實施形態1中的SO I M0S電晶體的社4tt 圖。 &構剖面 圖2為說明本發明實施形態1的剖面圖。 圖3顯示本發明實施形態1效果的曲線圖。 圖4顯示本發明實施形態1變形的剖面圖。 圖5為本發明實施形態2中的s〇IM〇s電晶體的結 圖。 再Μ面 圖6為本發明實施形態3中的s〇IM〇s電晶體 圖。 、傅。']面 圖7為說明本發明實施形態3的剖面圖。 圖8顯示本發明實施形態3變形的剖面圖。 圖9為採用本發明實施形態3中的s〇丨M〇s電晶體的半 裝置的製造方法的步騍次序的剖面圖。 肢 圖1 〇為採用本發明實施形態3中的so I M0S電晶體的半導 體裳置的製造方法的步驟次序剖面圖。 圖1 1為採用本發明實施形態3中的so IM0S電晶體的半導 體裂置的製造方法的步驟次序剖面圖。 圖1 2為採用本發明實施形態3中的S0丨M〇s電晶體的半導 體裝置的製造方法的步驟次序剖面圖。 圖1 3為採用本發明實施形態3中的s〇丨M〇s電晶體的半導 體裳置的製造方法的步驟次序剖面圖。 . 圖1 4為採用本發明實施形態3中的s〇 I M0S電晶體的半導 體裝置的製造方法的步驟次序剖面圖。 圖1 5為採用本發明實施形態3中的s〇 I M0S電晶體的半導
修正 463380 __案號一 圖式簡單說明 體裝置的製造 圖1 6為採用 體裝置的製造 圖1 7為採用 體裝置的製造 圖1 8為採用 體裝置的製造 圖1 9為採用 體裝置的製造 圖2 0顯示本 面圖。 圖2 1顯示本 面圖。 圖2 2顯示在 圖2 3顯示在 圖。 圖2 4顯示習 圖2 5為說明 圖2 6顯示習
89109906.ptc 89109906 方法的步驟次序剖面圊。 本發明貫施形態3中的S0IM0S電晶體的半導 方法的步驟次序剖面圖。 本發明實施形態3中的SO I M0S電晶體的半導 方法的步驟次序剖面圖。 本發明實施形態3中的SOI M0S電晶體的半導 方法的步驟次序剖面圖。 本發明實施形態3中的S 01 Μ 0 S電晶體的半導 方法的步驟次序剖面圖。 發明實施形態4中的SO IM0S電晶體的結構剖 發明實施形態5中的SO IM0S電晶體的結構剖 此以前的SOIM0S電晶體的結構剖面圖。 圖2 2的結構上採用自對準石夕化物的結構剖面 知的SO IM0S電晶體其他的結構剖面圖。 習知技術的剖面圖。 知的SOI M0S電晶體另一種結構剖面圖。
第26頁

Claims (1)

  1. 90. 8. -7 修正 修正本· 補无j 463380 --1號,8M〇99Q6__9& 年 f 月9 曰 六、申請專利範圍 κ 一種半導體裴置，其係包含有： 絕緣層（2 ); 第導電型的半導體層(4 )，設在絕緣層上； 第二導電型的第—和第二雜質層(SK S2)，在前述半導 體層上面不接觸前述絕緣層’彼此隔絕設置且跟前述第一 導電型相反；以及 電極在夾著前述第一和第二雜質層的前述半導體 層之前述上面隔著絕緣膜而相對， 在不外加電壓的情況下，前述第一雜質層和前述半導體 層作成的空乏層係擴展到前述絕緣層。 2. 如申請專利範圍第丨項之半導體裝置，其中前述第一 雜質層是在前述半導體層上導入前述第二導電变雜質而形 成的， 前述絕緣層和前述第一雜質層之間的前述半導體厚度作 為t，前述半導體層的雜質濃度為心，前述第一雜質層的 雜質濃度為Ne，基本電荷為q，波兹曼常數為k ’絕對溫度 為T，前述半導體層和前述第一雜質層的度和 介電常數分別為ni、es，wi / (Γ2_£ΐ+ Nb)/Ne · Nb) · (kT/q) 1 i^Ne ~Nb/ni2)) U 可以成立。 3. 如申請專利範圍第1項之半導體裝置，其中還包含有& 存在於前述第一雜質層和前述絕緣層之間的半導體磨上由’ 壽命限制劑（5 4)。 4. 一種半導體裝置，其係包含有： 絕緣層（2);
    \\326\2d-\90-Q8\89109906.ptc
    案號 89109906 修正 層 體 導 半 勺 白 型 _fr& 圍 , 範 利 專一 請 申 ' 六 體反 第 跟 且 置 設 層絕 質隔 雜此 二彼 第’ 和層 一 緣 第絕 的觸 型接 電不 導面 一 二上 第第層 上 層 緣 絕 在 設 導 半 述 前 在 相 型 電 導 絕 著 隔 極面 電上 層 夾 在 膜 緣 體 導 半 述 前 的 層 質 雜 二及 第以 和； 一對 第相 述而 前 著 於 在 存 NJ 4 5 /IV 劑半 制述 限前 命的 壽間 之 而 上 層 體 導 層 緣 絕 述 前 和 層 質著 雜夾 一於 第在 述存 前不 含 包 還。 中8) 其(5 〇 ， 上置物 層裝合 體體化 導導屬 半半金 述之的 前項成 形 面 第表 圍層 範質 MV 窬 和專一 一 請第 第申述 述如前 前5.在 有 的 層 質 雜二 第 或 離 距 的 層 丨緣 第絕 圍述 ^巳 *摩 、一月 tMnJ. 1HJ. 專面 請表 申層 如物 6合 化 金 述 前 中 其 置 裝 體 導 半 之 項 述 前 和 膜 緣 絕 述 前 比 ' */J 還 度 厚 的 層 體丨 導第 半圍 AV -in <車 在利 存專 間請 之申 層如 緣7. 絕 置 裝 體 導 半 之 項 第 述 前 中 其 矽一 是第 層述 質前 雜 請矽 申是 如層 質 8 雜 雜專 物 合 〇 化下 的以發關 σο 矛 4 鈷上 是以 層m 物15η 合在 化度 屬厚 金的 述層 0Fίί貝 矽 和 欽 是 層 物 合 化 第屬 圍金 範述 泮、一月 置 裝 體 導 半 之 項 第 述 前 中 其 物 合 化 的 在 度 厚第 的圍 層範 質利 雜專 一 請 第申 述如 前9 以 置 裝 體 導 半 之 項 有 含 包 c 還 下中 以其 第 述 層一 質第 前雜述 在三前 表 β— 上 層 質 ,ί 的 層 質 雜 第的 的間 立中 設層 開體 分導 層半 體述 導前 半和 述它。 前在形 跟夾變 面得構 使結 它帶
    89109906.ptc 第28頁 4 6 33 8 0 案號89109906 %年f月7 曰 修正_ 六、申請專利範圍 10. —種半導體裝置，其係包含有： 絕緣層（2)； 第一導電型的半導體層(51，52)，設在絕緣層上； 第二導電型的第一和第二雜質層，在半導體層上面不接 觸絕緣層，彼此隔絕設置且跟第一導電型相反； 電極，在夾著前述第一和第二雜質層之前述半導體 層上面隔著絕緣膜而相對；以及 第三雜質層(81 ^ 8 2)，在前述第一雜質層上部表面跟前 述半導體層分開設置、並使得夾在它和前述半導體層中間 的前述第一雜質層的能帶結構變形。 1 1.如申請專利範圍第9或1 0項之半導體裝置，其中前述 第一雜質層是矽，前述第三雜質層是矽和鍺。 1 2.如申請專利範圍第1項之半導體裝置，其中還包含有 在前述第二雜質層相對一側，鄰接前述第一雜質層並貫穿 前述半導體層的含氮絕緣膜（32)。
    89109906.ptc 第29頁
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