KR100372668B1 - 반도체 장치 - Google Patents

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미쓰비시덴키 가부시키가이샤
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Abstract

드레인 전압이 작더라도 접합 용량이 작은 S0IM0S 트랜지스터를 제공한다. 매립 산화막(2) 상에 S0I층(4)이 S0I층(4)의 상면 상에 매립 산화막(2)와 떨어져 형성된 소스(51) 및 드레인(52)이 각각 설치되어 있다. 소스(51) 및 드레인(52)이 SOI층(4)과 함께 만드는 공핍층(90)은 매립 산화막(2)에 도달하여, 기생 용량이 경감된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 SOI(Silicon 0n Insulator)형의 MOS(Metal-0xide-Semiconductor) 트랜지스터에 따른 것으로, 특히 그 부유 보디 효과를 억제하는 기술에 관한 것이다.
S0I형의 M0S 트랜지스터(이하「S0IM0S 트랜지스터」)는, 고속, 저소비 전력의 디바이스로서, 최근 특히 주목받고 있으며, 휴대 기기용 LSI 등에의 응용이 기대되어 있다.
그러나, 종래의 S0IM0S 트랜지스터에서는, 그 보디가 부유 상태에 있기 때문에, 드레인 근방에서 충돌 전리에 의해 생성된 캐리어의 한쪽(예를 들면 n형 S0IM0S 트랜지스터에서는 정공, p형 SOIM0S 트랜지스터에서는 전자)이 소스 근방에 축적되고, 소스, 보디, 드레인으로 이루어지는 기생 바이폴라 트랜지스터가 동작한다고 하는, 기생 바이폴라 효과가 생긴다. 이것은, S0IM0S 트랜지스터의 임계치 전압을 저하시키거나, 드레인 전류가 어떤 드레인 전압(소스와 드레인 사이에 인가되는 전압) 근방에서 국소적으로 급격하게 변화한다고 하는 킹크 효과나, 드레인 브레이크 다운 전압이 저하한다고 하는 문제를 초래하기도 한다. 한편, 기생 바이폴라 효과에 의한 SOIM0S 트랜지스터의 임계치 전압의 저하를 억제하기 위해, 채널 영역의 불순물 농도를 높게 설정하면, 트랜지스터의 전류 구동 능력이 저하하여, 트랜지스터의 속도 성능이 저하한다.
이러한 사정으로부터, 기생 바이폴라 효과를 억제시키기 위해, SOIM0S 트랜지스터의 소스 부근에 이 캐리어를 축적시키지 않은 기술이 여러가지 제안되어 왔다. 이하에서는 n형 SOIM0S 트랜지스터를 예로서 설명하지만, p형 SOIM0S 트랜지스터에서도 마찬가지다.
도 22는 종래의 SOIMOS 트랜지스터의 구조를 나타내는 단면도이다. 반도체 기판(1) 상에 형성된 매립 산화막(2) 상에는 채널 영역을 포함시켜 보디가 되는 SOI층(4)이 형성되어 있고, SOI층(4)을 관통하여 소스(51), 드레인(52)이 형성되어 있다. 소스(51), 드레인(52)은 예를 들면 LDD(Lightly Doped Drain) 구조를 갖고 있다. 소스(51), 드레인(52)에 끼워진 SOI층(4)에는, 측벽을 포함하는 게이트 산화막(6)을 통해 게이트 전극(7)이 대치하고 있고, 게이트 전극(7)에 대해 소스(51), 드레인(52)의 외측에는 SOI층(4)을 관통하는 트렌치 분리 산화막(31)이 설치되어 있다.
이러한 구조의 SOIM0S 트랜지스터에 있어서, 소스(51) 부근에 정공을 축적시키지 않은 제1의 종래 기술로서는, 소스(51)와 매립 산화막(2)과의 경계 근방으로 아르곤 이온을 주입하고, 라이프 타임 킬러를 생성하는 것이 있다. 예를 들면 "Suppression of the Parasitic Bipolar Effect in Ultra-Thin-Film nMOSFETs/SIMOX by Ar Ion Implantation into Source/Drain Regions"(T.Ohno et al., Tech. Dig. IEDM, 1995, pp627-630)에 소개되어 있다.
도 23은 도 22에 도시된 구조에 대해, 샐리사이드 구조가 적용된 경우를 나타내는 단면도이다. 도 22에 도시된 구조에 대해, 실리사이드층(58, 59, 79)이 각각 소스(51), 드레인(52),게이트 전극(7)의 상측에 형성된 구성으로 되어 있다.
도 24는 종래의 SOIMOS 트랜지스터의 다른 구조를 나타내는 단면도이다. 도 22에 도시된 구조에 있어서, 소스(51), 드레인(52)은 각각, SOI층(4)의 매립 산화막(2)과 반대측의 면(상면)에 있어서 게르마늄이 도입된 영역(81, 82)을 갖고 있다. 예를 들면 소스(51), 드레인(52)은 실리콘으로 형성되고, 영역(81, 82)의 성분은 Si-Ge으로 되어 있다. 이러한 구조를 제시하는 제2의 종래 기술에서는, 소스와 보디 사이에서의 대역 구조에 왜곡을 제공하고 있다. 예를 들면 특개평5-21762호 공보나, "Suppression of the Floating-Body Effect in SOI MOSFET's by the Bandgap Engineering Method Using a Si1-xGexSource Struture"(M. Yoshimi et al., IEEE Trans. Electron Devices, vol.44, 1997, pp423-429)에 소개되어 있다.
그러나, 제1 및 제2의 종래 기술에서는 어느 것이나 소스(51), 드레인(52)이 SOI층(4)을 관통하여 매립 산화막(2)에 도달하고 있기 때문에「회절 전계(diffraction electric field)」를 억제할 수 없다고 하는 문제점이 남아 있었다. 소스나 드레인이 SOI층을 관통하여 매립 산화막에 도달하는 구조는 그 외에도 예를 들면 특개평8-130315호 공보에도 개시되어 있다.
도 25는「회절 전계」를 설명하는 단면도이다. 게이트 전극(7)에 소정의 전압을 인가하여, 소스(51)에 대해 높은 전위를 드레인(52)에 인가하면, 공핍층(91)이 형성된다. 그 한편, 드레인(52)으로부터 매립 산화막(2)을 통해 소스(51)로 전계(101)가 발생된다. 이것이 상기한「회절 전계」이다.
이러한「회절 전계」는, 드레인 유기 장벽 저하 현상(DIBL:Drain induced barrier lowering)를 현저하게 한다. 이 DIBL 효과는, 단채널 효과의 일종이고, 소스측의 전위 장벽이 드레인 전압에 의해 변화하게 되어, 트랜지스터의 임계치가저하하게 되는 것이다. 따라서, 특히 SOIM0S 트랜지스터와 같이 매립 산화막(2)이 존재하는 소자에 있어서는「회절 전계」를 발생시키지 않도록 하는 것이 바람직하다.
한편, 소스(51), 드레인(52)이 SOI층(4)을 관통하지 않고, 따라서 매립 산화막(2)에 도달하지 않은 구조도 제안되어 있다. 도 26은 종래의 SOIMOS 트랜지스터의 또 다른 구조를 나타내는 단면도이고, 도 22에 도시된 구조에 있어서, 소스(51), 드레인(52)의 바닥을 매립 산화막(2)에 접촉시키지 않고, SOI층(4) 중에 배치시킨 구성으로 되어 있다. 이와 같이 하여 소스(51)와 매립 산화막(2) 사이에 남겨진 SOI층(4)을 통해, 정공을 소스(51)에 대해 게이트 전극(7)과 반대측에서 인출하는 것이 가능해진다. 이러한 제3의 종래 기술은, 예를 들면 “Body-Contacted SOI MOSFET Structure and Its Application to DRAM"(Y.-H.Koh et al., IEEE Trans. Electron Devices, vol.45, 1998, pp1063-1O70)나 특개평5-67785호 공보에 소개되어 있다.
그러나, 이 구조에서는, 정공을 인출하기 위해 새롭게 보디 단자를 설치할 필요가 있다. 그리고 보디 단자를 설치하면 면적 감소가 발생되는 문제가 있다. 또한, 이 보디 단자에 의해 정공을 인출하는 방법에서는, 그 보디 컨택트의 장소에 의해, 정공의 인출 효과가 변하여, 패턴 의존성이 생기는 문제가 발생된다.
또한 도 26에서는, 소스(51)에 대해 드레인(52)에 인가된 전압이 작기 때문에, 공핍층(92) 단부가 SOI층(4)에 있고, 매립 산화막(2)에 도달하지 않은 상태가 도시되고 있다. 그리고 드레인 전압이 어떤 소정의 값 이상으로 인가되어 있는 경우에는, 공핍층(92)의 단부가 매립 산화막(2)에 도달하고, 접합 용량을 작게 하면서, 또한 공핍층으로 전압이 강하하기 때문에, 매립 산화막(2)에 걸리는 전압이 저하하여, 「회절 전계」를 저감시킬 수 있을 지도 모른다. 또한 소스에 있어서도 접합 용량의 저감이 기대된다. 소스의 포텐셜이 작게 변화하게 되는 경우에는, 소스에 있어서의 접합 용량에 의해 동작 속도를 저하시키게 된다. 따라서, 전압을 인가하지 않은 상태에서 공핍층이 매립 산화막에 접하고 있는 구조에서는, 그와 같은 동작 속도의 저하를 방지할 수 있다.
본 발명은 상기 제1 내지 제3의 종래 기술에 있어서도 남겨진 문제점을 감안하여 이루어진 것으로, 드레인 전압이 작더라도 접합 용량이 작은 SOIM0S 트랜지스터를 제공하는 것을 목적으로 한다. 또한 부유 보디 효과를 억제하는 SOIM0S 트랜지스터를 제공하는 것도 목적으로 한다.
본 발명에 따르면, 절연층과, 상기 절연층 상에 설치된 제1 도전형의 반도체층과, 상기 반도체층의 상면에 있어서 상기 절연층과 격리하여, 또한 상호 격리하여 설치된 상기 제1 도전형과 반대의 제2 도전형의 제1 및 제2의 불순물층과, 상기 제1 및 제2의 불순물층이 끼워지는 상기 반도체층의 상기 상면에 절연막을 통해 대치하는 전극을 구비한 반도체 장치에 있어서, 외부에서 전압을 인가하지 않은 상태에 있어서, 상기 제1의 불순물층과 상기 반도체층이 만드는 공핍층이 상기 절연층으로까지 넓어지고 있다.
본 발명에 따르면, 본 발명에 기재된 반도체 장치에 있어서, 상기 제1의 불순물층은 상기 반도체층에 상기 제2 도전형의 불순물을 도입하여 형성되고, 상기 절연층과 상기 제1의 불순물층 사이의 상기 반도체층의 두께를 t, 상기 반도체층의 불순물 농도를 Nb, 상기 제1의 불순물층의 불순물 농도를 Ne, 전자 전하량을 q, 볼쯔먼 상수를 k, 절대 온도를 T, 상기 반도체층 및 상기 제1의 불순물층의 진성 캐리어 농도 및 유전률을 각각 ni, εs로 하고, √((2εs/q)·((Ne+ Nb)/Ne·Nb)·(kT/q) ln(Ne·Nb/ni2))≥t가 만족된다.
본 발명에 따르면, 본 발명에 기재된 반도체 장치에 있어서, 상기 제1의 불순물층과 상기 절연층 사이의 상기 반도체층에서 존재하는 라이프 타임 킬러를 더욱 구비한다.
본 발명에 따르면, 절연층과, 상기 절연층 상에 설치된 제1 도전형의 반도체층과, 상기 반도체층의 상면에 있어서 상기 절연층과 격리하고, 또한 상호 격리하여 설치된 상기 제1 도전형과 반대의 제2 도전형의 제1 및 제2의 불순물층과, 상기 제1 및 제2의 불순물층이 끼워지는 상기 반도체층의 상기 상면에 절연막을 통해 대치하는 전극과, 상기 제1의 불순물층과 상기 절연층 사이의 상기 반도체층에서 존재하고, 상기 제1 및 제2의 불순물층이 끼워지는 상기 반도체층에서 존재하지 않는 라이프 타임 킬러를 구비하는 반도체 장치이다.
본 발명에 따르면, 본 발명에 기재된 반도체 장치에 있어서, 상기 제1 불순물층의 표면에 형성된 금속 화합물층을 더욱 구비한다.
본 발명에 따르면, 본 발명에 기재된 반도체 장치에 있어서, 상기 금속 화합물 층의 표면으로부터 상기 절연층까지의 거리가, 상기 절연막과 상기 절연층 사이에 존재하는 상기 반도체층의 두께보다도 작다.
본 발명에 따르면, 본 발명에 기재된 반도체 장치에 있어서, 상기 제1의 불순물층이 실리콘이고, 상기 금속 화합물층은 코발트와 실리콘과의 화합물이며, 상기 제1의 불순물층의 두께가 15㎚ 이상 40㎚ 이하인 것을 특징으로 한다.
본 발명에 따르면, 본 발명에 기재된 반도체 장치에 있어서, 상기 제1의 불순물층이 실리콘이고, 상기 금속 화합물층은 티탄과 실리콘과의 화합물이며, 상기 제1의 불순물층의 두께가 50㎚ 이상 100㎚ 이하인 것을 특징으로 한다.
본 발명에 따르면, 본 발명에 기재된 반도체 장치에 있어서, 상기 제1의 불순물층의 상면 내에서 상기 반도체층과는 떨어져 설치되고, 상기 반도체층과 함께 끼우는 상기 제1의 불순물층의 대역 구조를 왜곡시키는 제3의 불순물층을 더욱 구비한다.
본 발명에 따르면, 절연층과, 상기 절연층 상에 설치된 제1 도전형의 반도체층과, 상기 반도체층의 상면에 있어서 상기 절연층과 격리하고, 또한 상호 격리하여 설치된 상기 제1 도전형과 반대의 제2 도전형의 제1 및 제2의 불순물층과, 상기 제1 및 제2의 불순물층이 끼워지는 상기 반도체층의 상기 상면에 절연막을 통해 대치하는 전극과, 상기 제1의 불순물층의 상면 내에서 상기 반도체층과는 떨어져 설치되고, 상기 반도체층과 함께 끼워지는 상기 제1의 불순물층의 대역 구조를 왜곡시키는 제3의 불순물층을 구비하는 반도체 장치이다.
본 발명에 따르면, 절연층과, 상기 절연층 상에 설치된 제1 도전형의 반도체층과, 상기 반도체층의 상면에 있어서 상호 격리하여 설치된 상기 제1 도전형과 반대의 제2 도전형의 제1 및 제2의 불순물층과, 상기 제1 및 제2의 불순물층이 끼워지는 상기 반도체층의 상기 상면에 절연막을 통해 대치하는 전극과, 상기 제2의 불순물층과 반대측에서 상기 제1의 불순물층에 인접하면서 상기 반도체층을 관통하고, 질소를 포함하는 절연막을 구비하는 반도체 장치이다.
도 1은 본 발명의 실시예 1에 따른 S0IM0S 트랜지스터의 구조를 나타내는 단면도.
도 2는 본 발명의 실시예 1을 설명하기 위한 단면도.
도 3은 본 발명의 실시예 1의 효과를 나타내는 그래프.
도 4는 본 발명의 실시예 1의 변형을 나타내는 단면도.
도 5는 본 발명의 실시예 2에 따른 SOIMOS 트랜지스터의 구조를 나타내는 단면도.
도 6은 본 발명의 실시예 3에 따른 SOIMOS 트랜지스터의 구조를 나타내는 단면도.
도 7은 본 발명의 실시예 3을 설명하는 단면도.
도 8은 본 발명의 실시예 3의 변형을 나타내는 단면도.
도 9는 본 발명의 실시예 3에 따른 SOIMOS 트랜지스터를 채용한 반도체 장치의 제조 방법을, 공정순으로 나타내는 단면도.
도 10은 본 발명의 실시예 3에 따른 SOIMOS 트랜지스터를 채용한 반도체 장치의 제조 방법을, 공정순으로 나타내는 단면도.
도 11은 본 발명의 실시예 3에 따른 SOIMOS 트랜지스터를 채용한 반도체 장치의 제조 방법을, 공정순으로 나타내는 단면도.
도 12는 본 발명의 실시예 3에 따른 SOIMOS 트랜지스터를 채용한 반도체 장치의 제조 방법을, 공정순으로 나타내는 단면도.
도 13은 본 발명의 실시예 3에 따른 SOIMOS 트랜지스터를 채용한 반도체 장치의 제조 방법을, 공정순으로 나타내는 단면도.
도 14는 본 발명의 실시예 3에 따른 S0IMOS 트랜지스터를 채용한 반도체 장치의 제조 방법을, 공정순으로 나타내는 단면도.
도 15는 본 발명의 실시예 3에 따른 SOIMOS 트랜지스터를 채용한 반도체 장치의 제조 방법을, 공정순으로 나타내는 단면도.
도 16은 본 발명의 실시예 3에 따른 SOIMOS 트랜지스터를 채용한 반도체 장치의 제조 방법을, 공정순으로 나타내는 단면도이다.
도 17은 본 발명의 실시예 3에 따른 S0IMOS 트랜지스터를 채용한 반도체 장치의 제조 방법을, 공정순으로 나타내는 단면도이다.
도 18은 본 발명의 실시예 3에 따른 SOIMOS 트랜지스터를 채용한 반도체 장치의 제조 방법을, 공정순으로 나타내는 단면도이다.
도 19는 본 발명의 실시예 3에 따른 SOIMOS 트랜지스터를 채용한 반도체 장치의 제조 방법을, 공정순으로 나타내는 단면도이다.
도 20은 본 발명의 실시예 4에 따른 SOIMOS 트랜지스터의 구조를 나타내는 단면도.
도 21은 본 발명의 실시예 5에 따른 SOIMOS 트랜지스터의 구조를 나타내는단면도.
도 22는 종래의 SOIMOS 트랜지스터의 구조를 나타내는 단면도.
도 23은 도 22에 도시된 구조에 실리사이드를 적용시킨 구조를 나타내는 단면도.
도 24는 종래의 SOIMOS 트랜지스터의 다른 구조를 나타내는 단면도.
도 25는 종래의 기술을 설명하는 단면도.
도 26은 종래의 SOIMOS 트랜지스터의 또 다른 구조를 나타내는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
2 : 매립 산화막
4 : SOI층
6 : 게이트 산화막
7 : 게이트 전극
32 : 절연막
51 : 소스
52 : 드레인
58, 59 : 실리사이드층
90 : 공핍층
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 SOIM0S 트랜지스터의 구조를 나타내는 단면도이다. 예를 들면 실리콘을 채용한 p형의 반도체 기판(1) 상에 형성된 매립 산화막(2) 상에는, 채널 영역을 포함시켜 보디가 되는 SOI층(4)이 형성되어 있고, SOI층(4) 중, 매립 산화막(2)과 반대측의 표면에는 n형의 소스(51), 드레인(52)이 형성되어 있고, 각각의 바닥은 SOI층(4) 중에 배치되고, 매립 산화막(2)에는 접촉하고 있지 않다. 소스(51), 드레인(52)은 예를 들면 LDD(Lightly Doped Drain) 구조를 갖고 있다. 구체적으로는 소스(51)는 불순물 농도가 높은 영역(51a)과, 불순물 농도가 낮은 영역(51b)을 지니고, 드레인(52)은 불순물 농도가 높은 영역(52a)과, 불순물 농도가 낮은 영역(52b)을 갖고 있다.
소스(51), 드레인(52)에 끼워진 SOI층(4)에는, 측벽을 포함하는 게이트 산화막(6)을 통해 게이트 전극(7)이 대치하고 있고, 게이트 전극(7)에 대해 소스(51), 드레인(52)의 외측에는 SOI층(4)을 관통하는 트렌치 분리 산화막(31)이 설치되어 있다.
본 실시예와 도 26에 도시된 제3의 종래 기술과의 특징적인 차이는, 드레인 전압이 인가되어 있지 않은 경우에서도 공핍층(92)의 단부가 매립 산화막(2)에 도달하고 있다고 하는 점에 있다. 이에 따라, 드레인 전압이 작은 상태에서도 접합 용량을 작게 하여, 회절 전계를 억제할 수가 있다. 따라서, 기생 용량을 작게 하고, DIBL 효과를 억제할 수가 있다.
일반적으로 M0S 회로의 지연 시간 τ 및 그 소비 전력 P는 회로의 전체의 용량을 C, 회로에 흐르는 전류를 I, 전원 전압을 V, 동작 주파수를 f로 하여, τ= C·V/I, P = f·C·V2으로 나타낼 수 있으므로, 기생 용량의 저감은 회로의 고속화, 소비 전력의 저감에 기여하는 것을 알 수 있다. 따라서 본 실시예에 따른 SOIM0S 트랜지스터는 고속화, 저소비 전력이 실현되는 것을 알 수 있다.
또한 DIBL 효과를 억제함으로써, 트랜지스터의 임계치가 저하하는 문제점도 해결할 수가 있다.
이와 같이 드레인 전압이 인가되어 있지 않은 경우에서도 공핍층(92)의 단부가 매립 산화막(2)에 도달하기 위한 조건을 이하에 설명한다.
도 2는 상기 조건을 설명하기 위한 단면도이고, 소스(51) 및 그 하측의 구조를 나타내고 있다. 여기서 SOI층(4)의 전 두께, 즉 소스(51)가 형성되어 있지 않은 영역에서의 두께를 Ts로 하고, 소스(51)의 두께를 Xe(<Ts)로 하며, 공핍층(90)의 두께를 Xb로 하고 있다. 공핍층(90)의 두께 Xb는 수학식 1 및 수학식 2에 의해서 결정된다.
여기서 εs는 SOI층(4)의 유전률이고, q는 전자 전하량(1.6×10-19Coulomb)이고, Ne, Nb는 각각 소스(51) 및 SOI층(4)의 불순물 농도이고, T는 절대 온도, ni는 SOI층(4), 소스(51)에 채용되는 반도체의 진성 캐리어 농도이며, k는 볼쯔먼 상수이고, Vbi는 확산 전위이다. 그리고 드레인 전압이 인가되어 있지 않은 경우에서도 공핍층(92)의 단부가 매립 산화막(2)에 도달하기 위해서는 수학식 3이 성립되어 있을 필요가 있다.
여기서, t는 매립 산화막(2)과 소스(51) 사이의 SOI층(4)의 두께를 보이고 있다. 예를 들면 SOI층(4), 소스(51)에 실리콘을 채용하고, 각각의 불순물 농도를 1O18㎝-3, 1O20㎝-3으로 한 경우에는, 실리콘의 비유전률 및 진공의 유전률, 진성 캐리어 농도 ni를 각각 11.9, 8.85×10-14F/㎝, 1.45×1010㎝-3으로 하여, 실온(T=약 300K)에서는 공핍층(90)의 두께 Xb는 37㎚ 정도로 예상된다. 따라서 SOI층(4)의두께를 100㎚로 한 경우에는 소스(51)의 두께 Xe를 63㎚ 이상, 100㎚ 미만으로 할필요가 있다.
도 3은 도 1에 도시된 구조의 SOIM0S 트랜지스터의 효과를 나타내는 그래프이다. 곡선(201, 202)은 각각 본 실시예의 SOIMOS 트랜지스터 및 제3의 기술의 효과를 나타내고 있다. 그래프의 횡축에는, SOI층(4)과 소스(51)를 공통으로 접속하고, 이에 대해 드레인(52)에 인가한 전압을 채용하고, 종축에는 접합 용량을 채용하고 있다. 양자의 비교로부터 알 수 있듯이, 인가 전압이 0.5V 이하에 있어서 본 실시예의 우위성이 현저하다. 이와 같이 낮은 전압에서의 접합 용량의 저감은, 전원 전압의 저하라는 최근의 경향을 감안하여 유리하다.
도 4는 본 실시예의 변형을 나타내는 단면도이고, 불순물 농도가 낮은 영역(51b, 52b)의 두께도 불순물 농도가 높은 영역(51a, 52a)와 동일 정도로 두껍게 하고, 불순물 농도가 낮은 영역(51b, 52b)의 바로 아래에 있더라도 공핍층(90)이 매립 산화막(2)에 도달할 때까지 넓어지고 있다. 따라서, 도 1에 도시된 구조보다도, 공핍층(90)과 매립 산화막(2)이 접촉하는 영역은 넓게 되어, 접합 용량을 더욱 내릴 수 있다.
(실시예 2)
실시예 1에서 도시된 구조에 있어서 라이프 타임 킬러를 도입함으로써, 제1의 종래 기술의 효과를 더욱 높일 수 있다. 도 5는 본 실시예에 따른 SOIM0S 트랜지스터의 구조를 나타내는 단면도이다. 도 1에 도시된 구조에 대해 라이프 타임 킬러(54)가 소스(51), 드레인(52)과 매립 산화막(2) 사이의 SOI층(4)에 도입된 점에서 특징적으로 다르다. 본 실시예에 있어서도 수학식 1 내지 수학식 3의 관계는 유지되는 것이 바람직하지만, 필수는 아니다.
예를 들면 SOI층(4)의 두께 Ts가 1000Å이면, 소스(51), 드레인(52)이 매립 산화막(2)이 접촉하지 않도록, SOI층(4)으로 20keV 이하의 에너지로 비소를 이온 주입하여 이들을 형성한다. 소스(51), 드레인(52)을 형성한 후, 아르곤을 70∼110 keV의 에너지, 1×1O13∼5×1O14㎝-2의 도우즈량으로 3O°이하의 주입 각도로 이온 주입하여 라이프 타임 킬러(54)를 형성한다. 아르곤을 대신하여, 실리콘, 탄소, 질소, 불소를 채용하는 것도 가능하다.
이와 같이 하여 주입된 아르곤이 형성하는 라이프 타임 킬러(54)는, 구체적으로는 결정 결함이거나 결정 왜곡이거나 점 결함이거나 재결합 중심이 되기도 한다. 라이프 타임 킬러(54)는 정공의 라이프 타임을 작게 하여 축적을 억제시키기위해서, 넓은 영역에 설치되는 것이 바람직하다. 그러나 도 22에 도시된 바와 같이 소스(51), 드레인(52)이 매립 산화막(2)과 접촉하고 있는 구조에서는, 아르곤을 주입하더라도 소스(51), 드레인(52)과 매립 산화막(2)과 SOI층(4)이 상호 접촉하고 있는 위치 근방에만 라이프 타임 킬러가 형성된다(도 22의 위치 J). 물론, 아르곤의 도우즈량을 높이거나, 주입 각도를 크게 하기도 하면, 기생 바이폴라 효과를 억제시키는 효과의 증대도 기대할 수 있다. 그러나, 그 경우에는 SOI층(4) 중, 게이트 전극(7)에 가까운 부분, 즉 채널 영역에서도 결정 결함이나 결정 왜곡, 점 결함의 영향을 받아 전류 구동 능력의 저하를 초래하게 된다.
도 22에 도시된 구조에 있어서는, 아르곤 이온의 범위의 분포가 큰 경우에서도, 유효하게 기능하는 라이프 타임 킬러는 SOI층(4)의 두께 Ts 이상에는 분포하지 않는다. 따라서 정공의 라이프 타임 저하에 기여하는 면적은 게이트 폭을 w로 하여 wㆍTs 정도이다. 이것에 대해 본 실시예에서는, 정공의 라이프 타임 저하에 기여하는 면적은, 게이트 길이 방향으로 소스(51)가 노출하는 길이를 z로 하여 wㆍz의 면적이 더욱 가해진다. 따라서 기생 바이폴라 효과를 억제하는 효과는 증대한다. 예를 들면 Ts=100㎚, w=1㎛, z=5㎛로 설정할 수가 있고, 이 경우에는 도 22의 구조와 비교하여, 본 실시예에서는 정공의 라이프 타임 저하에 기여하는 면적은 51배가 된다. 이러한 효과는 라이프 타임 킬러(54)의 위치에 의해서 얻어지기 때문에, 수학식 1 내지 수학식 3이 성립하지 않은 경우라도 상관없다. 그리고 소스(51), 드레인(52)이 매립 산화막(2)과 접하지 않음으로써, 회절 전계를 억제할 수 있다.
이와 같이, 채널 영역에 있어서 아르곤에 의한 결정 결함이나 결정 왜곡, 점 결함의 영향을 배제하는 주입 조건을 채용하더라도, 기생 바이폴라 효과를 억제할 수가 있다. 다시 말하면 전류 구동 능력의 저하를 회피하면서도 기생 바이폴라 효과를 억제할 수가 있다.
그리고 수학식 1 내지 수학식 3의 관계가 유지하되, 실시예 1과 마찬가지로 기생 용량을 억제하여 동작의 고속화, 소비 전력의 저감이 얻어질 뿐만 아니라, 제1의 종래 기술의 효과를 높여, 킹크 효과, 드레인 브레이크 전압의 저하 등의 부유 보디 효과를 억제하는 것도 가능해진다. 더구나, 그 부유 보디 효과를 억제하기 위해서, 새롭게 보디 단자를 필요로 하지 않기 때문에, 면적 감소의 문제가 생기지 않는다. 또한, 이 보디 단자에 의해 정공을 인출하는 방법에서는, 그 보디 컨택트의 장소에 의해 정공의 인출 효과가 변하여, 패턴 의존성이 생기는 문제가 있다. 그것에 대해, 본 실시예 2에서는, 그 보디 단자를 필요로 하지 않기 때문에, 그 문제도 발생되지 않는다.
또, 도 1에 있어서 도시된 바와 같이 공핍층(90)은 소스(51), 드레인(52)으로부터 매립 산화막(2)으로 도달할 때까지 넓어지고 있으므로, 이 공핍층(90) 중에 존재하는 라이프 타임 킬러(54)도 있지만, 예를 들면 불순물 농도가 낮은 영역(51b, 52b)의 바로 아래에 있어서는 공핍층(90) 중에 존재하지 않은 라이프 타임 킬러(54)도 있다. 그러나, 도 4에 도시된 변형에 있어서 라이프 타임 킬러(54)를 도입한 경우에는, 거의 모든 라이프 타임 킬러(54)가 공핍층(90) 중에 존재하게 된다. 이러한 변형도 본 발명에 포함된다.
또한, 소스나 드레인이 SOI층의 기초가 되는 절연층에 도달되어 있지 않은 구조에 있어서, 라이프 타임 킬러를 그 채널 영역 바로 아래에도 설치한 기술이, 예를 들면 특개평7-50417호 공보에 개시되어 있다. 그러나, 일반적으로 라이프 타임 킬러를 설치한 영역에 있어서는 불순물의 확산이 증속되므로, 채널 영역 바로 아래에 라이프 타임 킬러를 설치하면, 소스, 드레인의 불순물이 채널 영역 바로 아래로 확산하기 용이해져서 펀치스루 내성이 저하될 가능성이 있다.
다시 말하면, 본 발명과 같이, 채널 영역 바로 아래에는 라이프 타임 킬러를 설치하지 않은 쪽이 펀치스루 내성을 저하시키지 않는 관점에서 바람직하다.
(실시예 3)
도 6은 본 실시예에 따른 SOIMOS 트랜지스터의 구조를 나타내는 단면도이다. 도 1에 도시된 구조에 대해, 금속 화합물층, 예를 들면 실리사이드층(58, 59, 79)이 각각 소스(51), 드레인(52), 게이트 전극(7)의 상측에 형성된 점에서 특징적으로 다르다. 본 실시예에 있어서도 수학식 1 내지 수학식 3의 관계는 유지되는 것이 바람직하지만, 필수는 아니다.
이들 실리사이드층(58, 79)의 형성에 의해, 실시예 1에 도시된 바와 같이 소스(51), 드레인(52)의 바닥이 매립 산화막(2)과 떨어져 있는 경우에는, 실시예 2와 마찬가지로 하여 라이프 타임 킬러가 형성된다고 생각된다. 즉, 실리사이드화에 의해 결정 결함, 결정 왜곡, 점 결함, 재결합 중심이 형성된다고 생각된다. 따라서, 실시예 2와 마찬가지의 효과를 얻을 수 있다. 라이프 타임 킬러가 형성되는 개소는, 실시예 2와 마찬가지의 가능성이 있다. 그리고 실시예 2와 마찬가지로, 수학식 1 내지 수학식 3이 성립하지 않은 경우에 있어서도, 소스(51), 드레인(52)이 매립 산화막(2)과 접하지 않으면, 실리사이드층(58, 79)에 유래하는 효과가 얻어진다.
실리사이드층(58, 59, 79)으로서는, CoSi2, TiSi2, WSi2, TaSi2, MoSi2, PtSi2, Pt2Si, Pd2Si, PdSi, NiSi, NiSi2를 채용하여, 샐리사이드 구조로서 실현할 수가 있다. 물론 소스· 드레인에 실리사이드를 지니고, 게이트에는, 실리사이드를 이용하지 않은 구조에 있어서도, 본 실시의 효과가 얻어지는 것은 물론이다.
실리사이드층(58)이, 소스(51)의 근방에 있어서 정공에 대해 유효하게 기능하는 라이프 타임 킬러를 발생시키기 위해서는, 소스(51)가 지나치게 두꺼우면 바람직하지 않다.
도 7은 바람직한 소스(51)의 두께 Xj를 설명하는 단면도이다. 두께 Xj는 실리사이드층(58)의 바닥으로부터 SOI층(4)에 이르기까지의 길이로서 정의되어 있다. 소스(51)의 상에는 실리사이드층(58)이 설치되고, 소스(51)의 아래쪽으로는 SOI층(4)이 존재하고 있다. 라이프 타임 킬러를 유효하게 기능시키기 위해서는, 실리사이드층의 재질에도 의존하지만, 소스(51)의 두께 Xj는 약 100㎚ 이하인 것이 바람직하다.
실리사이드층(58)이 CoSi2로 형성되어 있는 경우에는 소스(51)의 두께 Xj는 15㎚ 이상 40㎚ 이하인 것이, 또한 TiSi2로 형성되어 있는 경우에는 소스(51)의 두께 Xj는 50㎚ 이상 100㎚ 이하인 것이, 각각 바람직하다는 것을 실험 결과로부터 알 수 있다.
한편, 소스(51)의 두께 xj를 얇게 하면 수학식 1 내지 수학식 3에 기초하여 공핍층(90)의 단부를 매립 산화막(2)에 도달시키는 것은 곤란해진다. 그래서 수학식 1 내지 수학식 3의 관계를 유지하기 위해서는 소스(51)가 설치되는 위치에서의 SOI층(4)의 전 두께 Ts를 작게 하는 연구가 바람직하다. 도 8은 본 실시예의 변형을 나타내는 단면도이다. 게이트 산화막(6)의 외측에 존재하는 소스(51)의 표면을, 도 6에 도시된 구조보다도 움푹 파이게 하고 있다. 즉 실리사이드층(58, 59)의 표면으로부터 매립 산화막(2)까지의 거리가, 게이트 산화막(6)과 매립 산화막(2) 사이의 SOI층(4)의 두께보다도 작다. 이에 따라 소스(51)의 두께 Xj를 얇게 하면서도, 공핍층(90)의 단부를 매립 산화막(2)에 도달시키는 것이 용이해진다.
도 9 내지 도 19는 도 6에 도시된 SOIMOS 트랜지스터를 채용한 반도체 장치의 제조 방법을, 공정순으로 나타내는 단면도이다. 반도체 기판(1)으로서 실리콘을 채용하고, 그 상면에 매립 산화막(2)을 설치하고, 또한 그 위에 SOI층(4)을 설치한다. 다음에 850℃에서 열 산화를 행하여, 산화막(301)을 100∼300Å의 두께로 형성한다. 그 후 실리콘 질화막(302)을 LPCVD(Low Pressure Chemical Vapor Deposition)법에 의해 예를 들면 700∼800℃에 있어서, 1000∼3000Å의 두께로 퇴적하여, 도 9에 도시된 구조를 얻는다.
다음에 실리콘 질화막(302) 상에 패터닝된 마스크를 예를 들면 레지스트로 형성하고, RIE(Reactive Ion Etching)법에 의해 실리콘 산화막(301) 및 실리콘 질화막(302)의 드라이 에칭을 행한다. 이 에칭에 의해 패터닝된 실리콘 질화막(302)을 마스크로 하여, RIE 법에 의해서 SOI층(4)을 드라이 에칭하고, 트렌치(303)를 개구한다. 이것에 의해 도 10에 도시된 구조를 얻는다.
그 후, 트렌치(303)의 내벽을 800∼1000℃에서 열 산화하고, 100∼1000Å의 내벽 산화막(309)을 형성한다. 그리고 CVD법에 의해 실리콘 산화막(304)을 3000∼6000Å 퇴적시키고, 이것에 의해 트렌치(303)를 충전하여 도 11에 도시된 구조를 얻는다.
다음에 실리콘 질화막(302)을 스토퍼(stopper)로 하는 화학 기계 연마를 행하여 상면을 평탄화한 후, 열 인산(thermal phosphoric acid)을 이용하여 실리콘 질화막(302)을 제거한다. 이에 따라 트렌치(303)가 개구되어 있지 않던 SOI층(4)의 상측에는 실리콘 산화막(301)이 잔치되고, 트렌치(303)에는 내벽 산화막(309) 및 실리콘 산화막(304)으로 이루어지는 트렌치 분리 산화막(31)이 형성되어, 도 12에 도시된 구조를 얻는다.
그 후, 패터닝된 레지스트(305)를 마스크로 하여 채널 이온의 주입을 행한다(도 13). 예를 들면 n형 M0S 트랜지스터가 형성되는 활성 영역에서는 붕소가 1O∼7OkeV의 에너지로, 5×1O11∼3×1O13㎝-2의 도우즈량으로, 이온 주입된다. 또한 p형 M0S 트랜지스터가 형성되는 활성 영역에서는 비소가 10∼12OkeV의 에너지로, 5×1011∼3×1013㎝-2도즈량으로, 이온 주입된다. 이에 따라, n형 MOS 트랜지스터 및 p형 MOS 트랜지스터의 임계치 전압은 각각 0.1∼0.6V 및 -0.1∼-0.6V로 설정할 수가 있다. 도 14 내지 도 19에서는 p형인지 n형인지를 구별하지 않고 한쌍의 SOI 트랜지스터를 나타내고 있다.
다음에 습식 에칭(wet etching)에 의해, 활성 영역 상의 실리콘 산화막(301)을 제거하고, 게이트 산화막(6a)을 예를 들면 20∼300Å의 두께로 형성한다. 그 위에 LPCVD법에 의해, 폴리 실리콘을 600∼700℃에서 1000∼3000Å의 두께로 퇴적한다. 그리고 리소그래피 기술을 이용하여 패터닝된 마스크를 이용한 RIE법을 행하여 정형하고, 게이트 전극(7)을 형성한다. 또한 SOI층(4)의 표면에 대해 선택적으로, 게이트 산화막(6a)을 통해 이온 주입을 행하고, 불순물 농도가 낮은 영역(51b, 52b)을 형성하여, 도 14에 도시된 구조를 얻는다.
이미 상술한 바와 같이, 본 도면에서는 SOIM0S 트랜지스터의 도전형을 구별하여 도시하지 않고, 도시된 한쌍의 트랜지스터 구조는 상호 다른 도전형이어도 좋다. 예를 들면 n형 MOS 트랜지스터가 형성되는 활성 영역에서는 비소가 5×1013∼5×1015㎝-2의 도우즈량으로 이온 주입된다. 또한 p형 MOS 트랜지스터가 형성되는 활성 영역에서는 불화붕소(BF2)가 5×1013∼5×1015㎝-2의 도우즈량으로 이온 주입된다.
다음에 TEOS(tetraethylorthosilicate)를 재료로 하는 실리콘 산화막을 100∼2000Å 퇴적한다. 그 후, 이것에 RIE법에 의해 에치백(etch back)을 실시하여 측벽(6b)을 형성하고, 또한 측벽(6b) 및 게이트 전극(7)의 바로 아래를 제외하고 게이트 산화막(6a)을 제거하여 도 15에 도시된 구조를 얻는다. 본 명세서에서는, 잔치된 게이트 산화막(6a)뿐만 아니라 측벽(6b)도 포함시켜 게이트 산화막(6)이라고 부르는 경우도 있다. 단, 측벽(6b)은 실리콘 질화막을 채용하는 것도 가능하다.
다음에 SOI층(4)의 표면에 대해 선택적으로 이온 주입을 행하고, 불순물 농도가 높은 영역(51a, 52a)을 형성하여, 도 16에 도시된 구조를 얻는다. 불순물 농도가 높은 영역(51a, 52a)이 매립 산화막(2)과 접촉하지 않도록, 예를 들면 SOI층(4)이 1000Å의 경우에는, 20 KeV 이하의 에너지로 이온을 주입한다. n형 M0S 트랜지스터가 형성되는 활성 영역에서는 비소가, p형 MOS 트랜지스터가 형성되는 활성 영역에서는 불화붕소(BF2)가, 어느 것이나 1 ×1O15∼1 ×1O16㎝-2의 도우즈량으로 이온 주입된다.
다음에 스퍼터링법에 의해, Co 혹은 Ti를 50∼150Å의 두께로 퇴적시킨다. 그리고 RTA(Rapid Thermal Anealing)법에 의해, 400℃ 정도의 열 처리를 행한다. 그리고 습식 에칭을 실시하여 소스(51), 드레인(52), 게이트 전극(7) 상 이외의 Co 혹은 Ti를 제거하고, RTA법에 의해 800∼1000℃의 열 처리를 더욱 행한다. 이에 따라, 소스(51), 드레인(52),게이트 전극(7) 상에는 각각 실리사이드층(58, 59, 79)이 형성되어 도 17에 도시되는 구조가 얻어진다.
이 후 실리콘 산화막(306)을 1㎛ 정도 퇴적시키고, 리소그래피에 의해 패터닝된 마스크를 이용한 RIE법에 의해 실리사이드층(58, 59)의 상측의 실리콘 산화막(306)을 개구한다. 그 후, 스퍼터링법에 의해 알루미늄층(307)을 1㎛ 정도 퇴적시키고, 도 18에 도시되는 구조가 얻어진다.
그리고 리소그래피에 의해 패터닝된 마스크를 이용한 RIE법에 의해 알루미늄층(307)을 패터닝하고, 실리콘 산화막(308)을 1㎛ 정도 퇴적시키고 도 19에 도시되는 구조가 얻어진다.
이 후에는, 실리콘 산화막(308)의 소정의 개소를 개구하여 알루미늄층(307)을 노출시키고, 수소 어닐링을 400℃에서 30분간 행한다.
상기 반도체 장치에 있어서 도 8에 도시된 구조를 채용하는 경우에는 도 15에 도시된 구조를 얻기 위한 공정에 있어서, 측벽(6)을 형성하는 에칭 시에, 이것을 오버 에칭으로 한다. 그리고 영역(51b, 52b)의 표면을 제거하고, 게이트 전극(7) 바로 아래와 비교하여 SOI층(4)의 전 두께를 얇게 하면 좋다.
(실시예 4)
본 발명에 있어서도 제2의 종래 기술을 채용할 수가 있다. 도 20은 본 실시예에 따른 SOIM0S 트랜지스터의 구조를 나타내는 단면도이다. 도 1에 도시된 구조에 대해, 소스(51), 드레인(52)의 상면에, 각각 게르마늄이 도입된 영역(81, 82)이 설치되는 점에 있어서 특징적으로 다르다. 본 실시예에 있어서도 수학식 1 내지 수학식 3의 관계는 유지되는 것이 바람직하지만, 필수는 아니다.
본 실시예에 따르면, 도 24에 도시된 구조에 대해, 기생 용량을 저감시키는 효과가 있을 뿐만 아니라, 영역(81)과 소스(51) 사이에서의 대역 구조의 왜곡이 보다 넓게 분포하게 된다. 영역(81)의 두께를 t, 게이트 길이 방향으로 노출하는 길이를 y로 하면, 대역 구조의 왜곡이 생기는 부분의 면적은, 도 24에 도시된 구조에서는 겨우 tㆍw 정도이지만, 도 20에 도시된 구조에서는 wㆍy만큼 증가한다. 예를 들면 w=1㎛, y=5㎛, t=50㎚로 설정할 수가 있어, 이 경우에는 도 22의 구조와 비교하여, 본 실시예에서는 정공의 축적 방지에 기여하는 면적은 101배로 된다. 이러한 효과는 대역 구조의 왜곡에 의해 얻어지므로, 수학식 1 내지 수학식 3이 성립하지 않은 경우에서도, 소스(51), 드레인(52)이 매립 산화막(2)과 접하지 않으면 좋다.
그리고 수학식 1 내지 수학식 3의 관계를 유지하면, 실시예 1과 마찬가지로 접합 용량을 억제하면서, 제2의 종래 기술의 효과를 보다 크게 할 수가 있다.
(실시예 5)
도 21은 본 실시예에 따른 SOIMOS 트랜지스터의 구조를 나타내는 단면도이다. 도 1에 도시된 구조에 대해, 트렌치 분리 산화막(31)은 그 주위가 절연막(32)으로 둘러싸여 있는 점에서 특징적으로 다르다. 절연막(32)은 질소를 포함하고 있다. 이러한 트렌치 분리의 수법 자체는 예를 들면 특개평6-302681호 공보에 개시되어 있다. 본 실시예에 있어서는 수학식 1 내지 수학식 3의 관계가 유지되지 않은 구조나, 도 22와 같이 소스(51), 드레인(52)이 매립 산화막(2)에 도달한 구조에 있어서 적용시키는 것도 가능해진다. 즉, 본 실시예에 따른 SOIMOS 트랜지스터는, 매립 산화막(2) 상에 설치된 SOI층(4)의 상면에서 상호 격리하여 소스(51), 드레인(52)이 설치되어 있다. 그리고 소스(51)와 반대측에서 드레인(52)에 인접하면서 SOI층(4)을 관통하여, 질소를 포함하는 절연막(32)이 설치된다. 드레인(52)과 반대측에서 소스(51)에 인접하면서 SOI층(4)을 관통한 절연막(32)도 설치되어 있다.
절연막(32)이 포함하는 질소는, 절연막(32)과 SOI층(4), 소스(51), 드레인(52)과의 계면 및 그 근방에 라이프 타임 킬러가 되는 결정 결함, 결정 왜곡, 결함 또는 재결합 중심을 발생시킨다. 따라서 질소를 포함한 절연막(32)으로 둘러싸인 트렌치 분리 산화막(31)을 SOIMOS 트랜지스터에 채용함으로써, 기생 바이폴라 효과를 억제할 수가 있다. 따라서 실시예 1과 마찬가지의 효과를 얻을 수 있다. 물론, 수학식 1 내지 수학식 3의 관계가 유지되는 쪽이, 기생 바이폴라 효과를 한층 더 억제할 수가 있어 바람직하다.
절연막(32)은, 도 10에 도시된 구조를 얻은 후, 트렌치(303)의 내벽에 예를 들면 LPCVD 법에 의해 700∼850℃에서 10∼1000Å의 질화막을 퇴적함으로써 형성할 수 있다. 또한, 800∼1000℃에서 RTP(Rapid Thermal Processing)법에 의해 질화막을 형성하여 절연막(32)을 설치하는 것도 가능하다. 이 때, 미리 열 산화에 의해 내벽에 10∼800Å의 산화막을 형성하고 나서 절연막(32)을 그 위에 퇴적하는 것도 가능하다. 그리고 절연막(32)을 형성하고 나서 CVD법에 의해 실리콘 산화막(304)을 3000∼6000Å 퇴적시키고, 이것에 의해 트렌치(303)를 충전하여, 도 11 이후에 도시된 공정이 행해진다.
절연막(32)에서는 예를 들면 Si3N4막, Si3N4/SiO2적층막, SiO2/Si3N4적층막(ON막), SiO2/Si3N4/SiO2적층막(ONO막)을 채용할 수 있다.
본 발명의 반도체 장치에 따르면, 제1의 불순물과 반도체층과의 접합 용량을 경감하면서, 절연층을 경유한 회절 전계를 억제시킬 수가 있다. 따라서, 기생 용량을 작게 하고, 드레인 유기 장벽 저하 현상을 억제시킬 수가 있다.
본 발명의 반도체 장치에 따르면, 외부로부터 전압을 인가하지 않은 상태에있어서, 제1의 불순물층과 반도체층이 만드는 공핍층을 절연층으로까지 넓혀진다.
본 발명의 반도체 장치에 따르면, 제1의 불순물층과 절연층과가 접촉한 구조와 비교하여, 광범위하게 라이프 타임 킬러가 존재하기 때문에, 불필요한 캐리어의 잔류를 억제할 수가 있어, 기생 바이폴라 효과를 억제할 수가 있다.
본 발명의 반도체 장치에 따르면, 소스 근방에서의 캐리어(nMOS의 경우에는 정공)의 축적을 억제할 수가 있고, 기생 바이폴라 효과를 억제할 수가 있으며, 또한 펀치스루 내성을 저하시키는 일이 없다.
본 발명의 반도체 장치에 따르면, 금속 화합물층이 구성됨으로써, 제1의 불순물층과 절연층 사이의 반도체층에서 라이프 타임 킬러를 설치할 수 있다.
본 발명의 반도체 장치에 따르면, 제1의 불순물층(1)의 두께를 얇게 하면서도, 공핍층을 절연층에 도달시키는 것이 용이해진다.
본 발명의 반도체 장치에 따르면, 반도체 장치의 효과를 보다 현저히 얻을 수 있다.
본 발명의 반도체 장치에 따르면, 제1의 불순물층과 절연층이 접촉한 구조와 비교하여, 광범위하게 대역의 왜곡이 존재하기 때문에, 소스 근방에서의 캐리어(NMOS의 경우에는 정공)의 축적을 억제할 수가 있어, 기생 바이폴라 효과를 억제할 수가 있다.
본 발명의 반도체 장치에 따르면, 절연막과 반도체층, 제1의 불순물층과의 계면 및 그 근방에 라이프 타임 킬러가 되는 결정 결함, 결정왜곡, 결함 또는 재결합 중심을 발생시킨다. 따라서 기생 바이폴라 효과를 억제하는 것이 가능해진다.

Claims (3)

  1. 절연층과,
    상기 절연층 상에 설치된 제1 도전형의 반도체층과,
    상기 반도체층의 상면에 있어서 상기 절연층과 격리하고, 또한 상호 격리하여 설치된 상기 제1 도전형과 반대의 제2 도전형의 제1 및 제2 불순물층과,
    상기 제1 불순물층 표면에 형성된 금속 화합물층과,
    상기 제1 및 제2 불순물층이 끼워지는 상기 반도체층의 상기 상면에 절연막을 통해 대치하는 전극을 구비하고,
    외부에서 전압을 인가하지 않은 상태에 있어서, 상기 제 l 불순물층과 상기 반도체층이 만드는 공핍층이 상기 절연층으로까지 넓혀져 있는 반도체 장치.
  2. 절연층과,
    상기 절연층 상에 설치된 제1 도전형의 반도체층과,
    상기 반도체층의 상면에 있어서 상기 절연층과 격리하고, 또한 상호 격리하여 설치된 상기 제1 도전형과 반대의 제2 도전형의 제1 및 제2 불순물층과,
    상기 제1 불순물층 표면에 형성된 금속 화합물층과,
    상기 제1 및 제2 불순물층이 끼워지는 상기 반도체층의 상기 상면에 절연막을 통해 대치하는 전극과,
    상기 제1 불순물층과 상기 절연층 사이의 상기 반도체층에 있어서 존재하고, 상기 제1 및 제2 불순물층이 끼워지는 상기 반도체층에 있어서 존재하지 않는 라이프 타임 킬러를 구비하는 반도체 장치.
  3. 절연층과,
    상기 절연층 상에 설치된 제1 도전형의 반도체층과,
    상기 반도체층의 상면에 있어서 상기 절연층과 격리하고, 또한 상호 격리하여 설치된 상기 제1 도전형과 반대의 제2 도전형의 제1 및 제2 불순물층과,
    상기 제1 및 제2 불순물층이 끼워지는 상기 반도체층의 상기 상면에 절연막을 통해 대치하는 전극과,
    상기 제1 불순물층의 상면 내에서 상기 반도체층과는 떨어져 설치되고, 상기 반도체층과 함께 끼워지는 상기 제1 불순물층의 대역 구조를 왜곡시키는 제3 불순물층
    을 구비하는 반도체 장치.
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