JPH0434979A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0434979A JPH0434979A JP14303090A JP14303090A JPH0434979A JP H0434979 A JPH0434979 A JP H0434979A JP 14303090 A JP14303090 A JP 14303090A JP 14303090 A JP14303090 A JP 14303090A JP H0434979 A JPH0434979 A JP H0434979A
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- JP
- Japan
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- drain
- source
- insulator
- channel
- insulating film
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- Pending
Links
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- 239000012212 insulator Substances 0.000 claims abstract description 15
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 230000000452 restraining effect Effects 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
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- 238000004088 simulation Methods 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｓｏｌ基板や多結晶薄膜Ｓｉ薄膜等に形成さ
れたＭＩＳＦＥＴに関する。
れたＭＩＳＦＥＴに関する。
本発明は、Ｓｏｌや多結晶Ｓｔ薄膜に形成されたＭＩＳ
ＦＥＴにおいて、ソース・ドレイン拡散層が下層の絶縁
体にまで突き抜けることなく、しかしソース・ドレイン
に電圧を印加したときに形成される空乏層が下層の絶縁
体に接することにより、バックチャネルによるオフリー
ク電流をドレイン容量の増大を同時に抑制することを可
能にした。
ＦＥＴにおいて、ソース・ドレイン拡散層が下層の絶縁
体にまで突き抜けることなく、しかしソース・ドレイン
に電圧を印加したときに形成される空乏層が下層の絶縁
体に接することにより、バックチャネルによるオフリー
ク電流をドレイン容量の増大を同時に抑制することを可
能にした。
従来のＳＯＥ技術によるＭＯＳＦＥＴの一例を第３図を
用いて説明する。１は下地絶縁体、２は半導体活性層で
ある。この中にチャネル領域３゜ソース４．ドレイン５
があり、チャネル３上にはゲート酸化膜６．さらにゲー
ト電極７が設けられている。ソース４．ドレイン５は半
導体層２の上下方向全体にわたっている。
用いて説明する。１は下地絶縁体、２は半導体活性層で
ある。この中にチャネル領域３゜ソース４．ドレイン５
があり、チャネル３上にはゲート酸化膜６．さらにゲー
ト電極７が設けられている。ソース４．ドレイン５は半
導体層２の上下方向全体にわたっている。
しかしながら、絶縁体１と半導体層２との界面状態が不
安定なため、半導体層２の裏面に反転層または空乏層（
いわゆるバックチャネル８）が形成され、ここに電流が
流れてオフリークとなってしまう。
安定なため、半導体層２の裏面に反転層または空乏層（
いわゆるバックチャネル８）が形成され、ここに電流が
流れてオフリークとなってしまう。
そこで、ソース４．ドレイン５を絶縁体２から離すこと
によって、バンクチャネルの形成を防ぎオフリークを抑
制した。この距離を離しすぎるとドレイン−基板間の容
量が増えて、Ｓ○■基板を使用した意味が半減してしま
う。本発明ではドレイン５に電圧が印加されたときに延
びる空乏層が絶縁体２に接するようドレイン５の深さを
コントロールした。
によって、バンクチャネルの形成を防ぎオフリークを抑
制した。この距離を離しすぎるとドレイン−基板間の容
量が増えて、Ｓ○■基板を使用した意味が半減してしま
う。本発明ではドレイン５に電圧が印加されたときに延
びる空乏層が絶縁体２に接するようドレイン５の深さを
コントロールした。
以上の手段により、バックチャネルによるオフリークを
抑え、しかもドレイン容量も増加しないＳＯＩ基板上の
ＭＩＳＦＥＴが実現可能となった。
抑え、しかもドレイン容量も増加しないＳＯＩ基板上の
ＭＩＳＦＥＴが実現可能となった。
本発明による実施例の断面図を第１図に示す。
１は下地絶縁体、２は半導体活性層である。３のチャネ
ル領域上にばゲート絶縁膜６．ゲート電極７が設けられ
ており、チャネル３の両側にソース４、ドレイン５が設
けられている。ソース４及びドレイン５は絶縁体１から
分離されるよう形成する必要があり、ソース４．ドレイ
ン５の深さをｄ＄Ｄ＋半導体活性層２の厚みをｔ、。１
とすると、ｄ、。 ＜ １．。１ ・
・・（１）としなければならない。ｄ８Ｄはイオン注入
時の飛程距離と、その後の熱処理による拡散から決まる
値で、計算、シミュレーション、実測等から求めておく
。
ル領域上にばゲート絶縁膜６．ゲート電極７が設けられ
ており、チャネル３の両側にソース４、ドレイン５が設
けられている。ソース４及びドレイン５は絶縁体１から
分離されるよう形成する必要があり、ソース４．ドレイ
ン５の深さをｄ＄Ｄ＋半導体活性層２の厚みをｔ、。１
とすると、ｄ、。 ＜ １．。１ ・
・・（１）としなければならない。ｄ８Ｄはイオン注入
時の飛程距離と、その後の熱処理による拡散から決まる
値で、計算、シミュレーション、実測等から求めておく
。
第２図は、第１図の実施例においてドレインに電源電圧
を印加したときの断面図である。ドレインの空乏層８が
下地絶縁体１まで届かなければならない、空乏層８の巾
をＷ、とすると、ｄ、。 ＋ ｗ６＞ｔ、。１ ・
・・伐）とする必要がある。Ｗｐは電源電圧、半導体層
２とソース４．ドレイン５の濃度、半導体層２の誘電率
、温度から計算することができる。
を印加したときの断面図である。ドレインの空乏層８が
下地絶縁体１まで届かなければならない、空乏層８の巾
をＷ、とすると、ｄ、。 ＋ ｗ６＞ｔ、。１ ・
・・伐）とする必要がある。Ｗｐは電源電圧、半導体層
２とソース４．ドレイン５の濃度、半導体層２の誘電率
、温度から計算することができる。
以上、１１． ＋２１式を満足するｄ３Ｄ＋ ｗ、、
＋ ｔＳ。。
＋ ｔＳ。。
を選ぶことによって、ドレイン容量が小さく高速で、し
かもバックチャネル形成によるオフリーク電流の少ない
ＳＯＩＭＯ３ＦＥＴを得ることができた。
かもバックチャネル形成によるオフリーク電流の少ない
ＳＯＩＭＯ３ＦＥＴを得ることができた。
９・・・空乏層
以上
出願人 セイコー電子工業株式会社
代理人 弁理士 林 敬 之 助
第１図は本発明による半導体装置の断面図、第２図は本
発明による半導体装置における電圧印加時の断面図、第
３図は従来の半導体装置の断面図である。 下地絶縁体 半導体活性層 チャネル ソース ドレイン ゲート絶縁膜 ゲート電極 バックチャネル
発明による半導体装置における電圧印加時の断面図、第
３図は従来の半導体装置の断面図である。 下地絶縁体 半導体活性層 チャネル ソース ドレイン ゲート絶縁膜 ゲート電極 バックチャネル
Claims (1)
- 絶縁体上に設けられた半導体活性領域と、前記半導体
活性領域内のチャネル領域と、前記チャネル領域上に設
けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けら
れたゲート電極と、前記半導体活性領域内で前記チャネ
ル領域の両側に隣接して設けられたソース・ドレイン領
域からなる構造において、前記ソース・ドレイン領域が
前記絶縁体に接することなく、しかも前記ソース・ドレ
イン領域に電圧を印加したときに形成される空乏層が前
記絶縁膜に接していることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14303090A JPH0434979A (ja) | 1990-05-30 | 1990-05-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14303090A JPH0434979A (ja) | 1990-05-30 | 1990-05-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0434979A true JPH0434979A (ja) | 1992-02-05 |
Family
ID=15329277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14303090A Pending JPH0434979A (ja) | 1990-05-30 | 1990-05-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0434979A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5574292A (en) * | 1992-05-13 | 1996-11-12 | Seiko Instruments Inc. | Semiconductor device with monosilicon layer |
| US6486513B1 (en) * | 1999-07-23 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215077A (ja) * | 1987-03-04 | 1988-09-07 | Agency Of Ind Science & Technol | Ｍｏｓトランジスタ |
| JPS6477967A (en) * | 1987-09-18 | 1989-03-23 | Sharp Kk | Soi type mos semiconductor device |
-
1990
- 1990-05-30 JP JP14303090A patent/JPH0434979A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215077A (ja) * | 1987-03-04 | 1988-09-07 | Agency Of Ind Science & Technol | Ｍｏｓトランジスタ |
| JPS6477967A (en) * | 1987-09-18 | 1989-03-23 | Sharp Kk | Soi type mos semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5574292A (en) * | 1992-05-13 | 1996-11-12 | Seiko Instruments Inc. | Semiconductor device with monosilicon layer |
| US6486513B1 (en) * | 1999-07-23 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US7358569B2 (en) * | 1999-07-23 | 2008-04-15 | Renesas Technology Corp. | Semiconductor device with semiconductor layer having various thickness |
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