JPH03105976A - Ｍｏｓ型電界効果トランジスタ - Google Patents
Ｍｏｓ型電界効果トランジスタInfo
- Publication number
- JPH03105976A JPH03105976A JP24421789A JP24421789A JPH03105976A JP H03105976 A JPH03105976 A JP H03105976A JP 24421789 A JP24421789 A JP 24421789A JP 24421789 A JP24421789 A JP 24421789A JP H03105976 A JPH03105976 A JP H03105976A
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- Japan
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- soi
- film thickness
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 22
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- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 3
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、絶縁体上に形威されるＭＯＳ型電界効果トラ
ンジスタ（以下ＭＯＳＦＥＴ）に関するものである。
ンジスタ（以下ＭＯＳＦＥＴ）に関するものである。
（従来の技術）
絶縁体上に形或されるＭＯＳＦＥＴは、デバイス間の分
離が容易である、寄生容量が少ない等の特徴を有し、高
集積化高速化ＬＳＩに適した構造であると考えられてい
る。また従来、基板作製が容易であることから０．５〜
ｌｐｍ程度の膜厚のＳＯＩ基板を用いてＭＯＳＦＥＴを
作製していた。
離が容易である、寄生容量が少ない等の特徴を有し、高
集積化高速化ＬＳＩに適した構造であると考えられてい
る。また従来、基板作製が容易であることから０．５〜
ｌｐｍ程度の膜厚のＳＯＩ基板を用いてＭＯＳＦＥＴを
作製していた。
しかしながら、ｌｌｌｍ程度の膜厚のＳＯＩ基板を用い
たＭＯＳＦＥＴにおいては、通常のバルクＭＯＳＦＥＴ
と同様に、ゲート長の微細化に伴い、バンチスルーや短
チャネル効果が発生し易く、また、基板浮遊効果により
、トランジスタの電流電圧特性にキングが発生するとい
った問題点があった。これに対し、ＳＯＩ基板の膜厚が
１００ｎｍ以下の場合には、ＭＯＳＦＥＴの動作時にＳ
ＯＩ基板中がすべて空乏化されるために、キンクが発生
しなくなるという報告がジェー・ビー・コリンジュ（Ｊ
． Ｐ． Ｃｏｌｉｎｇｅ）らによりエレクトロンレタ
ーズ（Ｅｌｅｃｔｒｏｎ Ｌｅｔｔｅｒｓ）第２２巻１
８７頁から１８８頁に、また基板が完全空乏化する膜厚
である構造の薄膜ＳＯＩＭＯＳＦＥＴのドレイン電流は
バルクＭＯＳＦＥＴのドレイン電流に比べて、５０パー
セント程度も増加することがジエー．シー．スターム（
Ｊ． Ｃ．Ｓｔｕｒｍ）により、ＩＥＥＥエレクトロン
デバイスレターズ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅ Ｌｅｔｔｅｒｓ）第９巻４６０頁に報告され
ている。
たＭＯＳＦＥＴにおいては、通常のバルクＭＯＳＦＥＴ
と同様に、ゲート長の微細化に伴い、バンチスルーや短
チャネル効果が発生し易く、また、基板浮遊効果により
、トランジスタの電流電圧特性にキングが発生するとい
った問題点があった。これに対し、ＳＯＩ基板の膜厚が
１００ｎｍ以下の場合には、ＭＯＳＦＥＴの動作時にＳ
ＯＩ基板中がすべて空乏化されるために、キンクが発生
しなくなるという報告がジェー・ビー・コリンジュ（Ｊ
． Ｐ． Ｃｏｌｉｎｇｅ）らによりエレクトロンレタ
ーズ（Ｅｌｅｃｔｒｏｎ Ｌｅｔｔｅｒｓ）第２２巻１
８７頁から１８８頁に、また基板が完全空乏化する膜厚
である構造の薄膜ＳＯＩＭＯＳＦＥＴのドレイン電流は
バルクＭＯＳＦＥＴのドレイン電流に比べて、５０パー
セント程度も増加することがジエー．シー．スターム（
Ｊ． Ｃ．Ｓｔｕｒｍ）により、ＩＥＥＥエレクトロン
デバイスレターズ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅ Ｌｅｔｔｅｒｓ）第９巻４６０頁に報告され
ている。
（発明が解決しようとする課題）
しかしながら、従来の薄膜ＳＯＩＭＯＳＦＥＴにおいて
は、チャネル長が１〜５ｌｌｍのＭＯＳ型電界効果トラ
ンジスタを対象としていたので、ＳＯＩ膜厚は、単にＳ
ＯＩ基板が完全空乏化するという条件により、１００〜
２００ｎｍ程度が選択されており、バンチスルーや短チ
ャネル効果を抑制するための構造は知られていなかった
。
は、チャネル長が１〜５ｌｌｍのＭＯＳ型電界効果トラ
ンジスタを対象としていたので、ＳＯＩ膜厚は、単にＳ
ＯＩ基板が完全空乏化するという条件により、１００〜
２００ｎｍ程度が選択されており、バンチスルーや短チ
ャネル効果を抑制するための構造は知られていなかった
。
本発明の目的は、微細ゲート長のＭＯＳ型電界効果トラ
ンジスタにおいて、パンチスルーや短チャネル効果の発
生を抑制する、ＳＯＩＭＯＳＦＥＴを提供する事にある
。
ンジスタにおいて、パンチスルーや短チャネル効果の発
生を抑制する、ＳＯＩＭＯＳＦＥＴを提供する事にある
。
（課題を解決するための手段）
本発明は、第ｌ図に示す、基板濃度ｎＡで決まる短チャ
ネル効果を生ずる限界曲線と、ドレイン電圧の最小値と
、ＳＯＩ膜厚の最小値とで囲まれた領域内の基板濃度、
ＳＯＩ膜厚、ドレイン電圧を採用することを特徴とする
ＭＯＳＦＥＴである。
ネル効果を生ずる限界曲線と、ドレイン電圧の最小値と
、ＳＯＩ膜厚の最小値とで囲まれた領域内の基板濃度、
ＳＯＩ膜厚、ドレイン電圧を採用することを特徴とする
ＭＯＳＦＥＴである。
（作用）
本発明のＭＯＳＦＥＴについて説明する。
第１図は、筆者らが見出した、ＳＯＩ膜厚とドレイン電
圧の関係において、ゲート長０．１ｌｌｍのＳＯＩＭＯ
Ｓ型電界効果トランジスタの安定動作領域を示す図であ
る。動作温度は７７Ｋである。ここで、短チャネル効果
を生ずる限界曲線の判定には、しきい値電圧Ｖ，に対す
るＶＤの依存性（γ＝ΔＶＶΔＶＤ）で評価し、現在の
ＤＲＡＭに用いるＭＯＳＦＥＴの許容範囲を、γ＝０．
０５、ＣＭＯＳの許容範囲をγ＝０．５とした。第１図
より、ゲート長０．１ｐｍのＳＯＩＭＯＳＦＥＴにおい
ては、ＳＯＩ膜厚が１００ｎｍの場合、ドレイン電圧が
０．２■でもパンチスルーを生じることが判る。また、
ＳＯＩ膜厚が５０ｎｍの場合には、約０．８Ｖでパンチ
スルーを生じ、基板濃度をＩＸ１０１８ｃｍ−２とする
ことにより０．６〜０．８Ｖ以下のドレイン電圧で正常
動作することが判る。さらに、ドレイン電圧１．０Ｖ以
上でデバイスを正常動作させるためには、ＳＯＩ膜厚が
３０ｎｍ、基板濃度が５ Ｘ １０１７ｃｍ＝以上必要
であることが判る。
圧の関係において、ゲート長０．１ｌｌｍのＳＯＩＭＯ
Ｓ型電界効果トランジスタの安定動作領域を示す図であ
る。動作温度は７７Ｋである。ここで、短チャネル効果
を生ずる限界曲線の判定には、しきい値電圧Ｖ，に対す
るＶＤの依存性（γ＝ΔＶＶΔＶＤ）で評価し、現在の
ＤＲＡＭに用いるＭＯＳＦＥＴの許容範囲を、γ＝０．
０５、ＣＭＯＳの許容範囲をγ＝０．５とした。第１図
より、ゲート長０．１ｐｍのＳＯＩＭＯＳＦＥＴにおい
ては、ＳＯＩ膜厚が１００ｎｍの場合、ドレイン電圧が
０．２■でもパンチスルーを生じることが判る。また、
ＳＯＩ膜厚が５０ｎｍの場合には、約０．８Ｖでパンチ
スルーを生じ、基板濃度をＩＸ１０１８ｃｍ−２とする
ことにより０．６〜０．８Ｖ以下のドレイン電圧で正常
動作することが判る。さらに、ドレイン電圧１．０Ｖ以
上でデバイスを正常動作させるためには、ＳＯＩ膜厚が
３０ｎｍ、基板濃度が５ Ｘ １０１７ｃｍ＝以上必要
であることが判る。
また、ＳＯＩ膜厚が１０ｎｍであれば、基板不純物濃度
が１×１０１０ｃｍ−２以上で１×１０１８ｃｍ−２以
下の範囲で正常に動作すること力蝉ＩＪる。
が１×１０１０ｃｍ−２以上で１×１０１８ｃｍ−２以
下の範囲で正常に動作すること力蝉ＩＪる。
（実施例）
以下、本発明の実施例を図面を参照して説明する。
第２図は、絶縁基板上の単結晶シリコン膜の膜厚が３
０ｎｍであり、かつ該シリコン膜中のチャネル領域にお
けるＰ型不純物（ボロン）の濃度が５Ｘ１０１７ｃｍ−
２、ソース、ドレインのＮ型不純物（ヒ素）の濃度が１
０２０ｃｍ＝、ゲート酸化膜厚が５ｎｍ、ゲート材料が
ｎ ＋ ｐｏｌｙ − Ｓｉであるゲート長０．１ｐｍ
のｎ − ｃｈｓＯＩＭＯｓＦＥＴであり、第３図は、
第２図に示す構造のＭＯＳＦＥＴのドレイン電流ＩＤと
ゲート電圧■Ｇの関係を示したものである。ＳＯＩ膜厚
３０ｎｍのＭＯＳＦＥＴでは、ドレイン電圧が０．ＩＶ
と１■の場合でしきい値電圧がほとんど変化していない
ことが判る。
０ｎｍであり、かつ該シリコン膜中のチャネル領域にお
けるＰ型不純物（ボロン）の濃度が５Ｘ１０１７ｃｍ−
２、ソース、ドレインのＮ型不純物（ヒ素）の濃度が１
０２０ｃｍ＝、ゲート酸化膜厚が５ｎｍ、ゲート材料が
ｎ ＋ ｐｏｌｙ − Ｓｉであるゲート長０．１ｐｍ
のｎ − ｃｈｓＯＩＭＯｓＦＥＴであり、第３図は、
第２図に示す構造のＭＯＳＦＥＴのドレイン電流ＩＤと
ゲート電圧■Ｇの関係を示したものである。ＳＯＩ膜厚
３０ｎｍのＭＯＳＦＥＴでは、ドレイン電圧が０．ＩＶ
と１■の場合でしきい値電圧がほとんど変化していない
ことが判る。
前記実施例においては、ｎ−ｃｈｓＯＩＭＯｓＦＥＴを
用いたが、ゲート材料がｐ ”ｐｏｌｙ − Ｓｉで、
チャネル領域における不純物をＮ型、ソース、ドレイン
の不純物をＰ型にしたｐ−ｃｈｓＯＩＭＯｓＦＥＴにお
いても、ドレイン電圧が負の領域で第１図と同じ安定動
作領域で用いることができることは明らかである。
用いたが、ゲート材料がｐ ”ｐｏｌｙ − Ｓｉで、
チャネル領域における不純物をＮ型、ソース、ドレイン
の不純物をＰ型にしたｐ−ｃｈｓＯＩＭＯｓＦＥＴにお
いても、ドレイン電圧が負の領域で第１図と同じ安定動
作領域で用いることができることは明らかである。
また、前記実施例においては、ソース、ドレイン部は、
薄膜ＳＯＩをそのまま用いたが、この構造に限る必要は
なく、ソース、ドレイン部を厚くする構造やシリサイド
化した構造も用いることができることは自明である。
薄膜ＳＯＩをそのまま用いたが、この構造に限る必要は
なく、ソース、ドレイン部を厚くする構造やシリサイド
化した構造も用いることができることは自明である。
（発明の効果）
以上説明したように、本発明によれば、ゲート長０．１
ｐｍ程度の微細ゲートを有するＭＯＳ型電界効果トラン
ジスタの動作において、ＳＯＩ膜厚と基板不純物濃度を
最適化したＳＯＩ構造を用いて、パンチスルーや短チャ
ネル効果といった２次元効果を抑制できる。
ｐｍ程度の微細ゲートを有するＭＯＳ型電界効果トラン
ジスタの動作において、ＳＯＩ膜厚と基板不純物濃度を
最適化したＳＯＩ構造を用いて、パンチスルーや短チャ
ネル効果といった２次元効果を抑制できる。
第１図は、ＳＯＩ基板膜厚と電源電圧の関係において基
板不純物濃度をパラメータとして、ゲー〉長０．１１１
ｍのｎ−ｃｈｓＯＩＭＯｓ型電界効果トランジスタの安
定動作領域を示した図、第２図は、本発明のＭＯＳ型電
界効果トランジスタの一実施例を示した模式的断面図、
第３図は、第２図に示したＭＯＳ型電界効果トランジス
タの実施例のドレイン電流とゲート電圧の関係を示した
図である。 １・・・ゲート （ｎ ＋ ｐｏｌｙｓｉ）
２・・・ゲート酸化膜 （Ｔ ＯＸ ＝ ５ｎｍ）
３・・・チャネル （Ｐ型不純物、ボロン）４
・・・ソース （Ｎ型不純物、ヒ素）４゜・
・・ドレイン （Ｎ型不純物、ヒ素）５・・・
下地酸化膜 （Ｔ ＢＯＸ ＝ ０．８ｌ１ｍ）６
・・・電極 ７・・・シリコン基板
板不純物濃度をパラメータとして、ゲー〉長０．１１１
ｍのｎ−ｃｈｓＯＩＭＯｓ型電界効果トランジスタの安
定動作領域を示した図、第２図は、本発明のＭＯＳ型電
界効果トランジスタの一実施例を示した模式的断面図、
第３図は、第２図に示したＭＯＳ型電界効果トランジス
タの実施例のドレイン電流とゲート電圧の関係を示した
図である。 １・・・ゲート （ｎ ＋ ｐｏｌｙｓｉ）
２・・・ゲート酸化膜 （Ｔ ＯＸ ＝ ５ｎｍ）
３・・・チャネル （Ｐ型不純物、ボロン）４
・・・ソース （Ｎ型不純物、ヒ素）４゜・
・・ドレイン （Ｎ型不純物、ヒ素）５・・・
下地酸化膜 （Ｔ ＢＯＸ ＝ ０．８ｌ１ｍ）６
・・・電極 ７・・・シリコン基板
Claims (1)
- 第１図に示す、基板濃度ｎ＿Ａで決まる短チャネル効果
を生ずる限界曲線と、ドレイン電圧の最小値と、ＳＯＩ
膜厚の最小値とで囲まれた領域内の基板濃度、ＳＯＩ膜
厚、ドレイン電圧を採用することを特徴とするＭＯＳ型
電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24421789A JPH03105976A (ja) | 1989-09-19 | 1989-09-19 | Ｍｏｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24421789A JPH03105976A (ja) | 1989-09-19 | 1989-09-19 | Ｍｏｓ型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03105976A true JPH03105976A (ja) | 1991-05-02 |
Family
ID=17115489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24421789A Pending JPH03105976A (ja) | 1989-09-19 | 1989-09-19 | Ｍｏｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03105976A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321286A (en) * | 1991-11-26 | 1994-06-14 | Nec Corporation | Non-volatile semiconductor memory device having thin film memory transistors stacked over associated selecting transistors |
| US5412240A (en) * | 1992-01-31 | 1995-05-02 | Canon Kabushiki Kaisha | Silicon-on-insulator CMOS device and a liquid crystal display with controlled base insulator thickness |
| US5434441A (en) * | 1992-01-31 | 1995-07-18 | Canon Kabushiki Kaisha | Silicon-on-insulator CMOS device and a liquid crystal display with controlled base insulator thickness |
-
1989
- 1989-09-19 JP JP24421789A patent/JPH03105976A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321286A (en) * | 1991-11-26 | 1994-06-14 | Nec Corporation | Non-volatile semiconductor memory device having thin film memory transistors stacked over associated selecting transistors |
| US5412240A (en) * | 1992-01-31 | 1995-05-02 | Canon Kabushiki Kaisha | Silicon-on-insulator CMOS device and a liquid crystal display with controlled base insulator thickness |
| US5434441A (en) * | 1992-01-31 | 1995-07-18 | Canon Kabushiki Kaisha | Silicon-on-insulator CMOS device and a liquid crystal display with controlled base insulator thickness |
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