KR19990063043A - 반도체 장치 - Google Patents

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Abstract

실리콘 기판, 이 기판 상에 형성된 절연 박막, 및 이 절연막 상에 형성된 실리콘 박막을 구비한 MOS (금속 산화막 반도체) 디바이스가 개시된다. MOS 디바이스는 제 1 전도형 채널 영역, 절연막으로 확산된 제 2 전도형 소스/드레인 영역, 및 소스/드래인 영역의 일부를 도포하며, 용융점이 높은 금속 실리사이드를 구비한다. 금속 실리사이드 및 절연막 사이의 실리콘 박막은 폴리실리콘층으로 이루어진다. 디바이스의 구조를 복잡하게 하지 않고, 디바이스의 특성을 저하시키지 않고도 SOI (절연체 상의 실리콘) 의 소스/드레인 상의 실리사이드의 저항의 증가를 억제시킬 수 있다.

Description

반도체 장치
본 발명은 반도체 장치에 관한 것으로, 구체적으로는 SOI (절연체 상의 실리콘) 형 반도체 장치에 관한 것이다.
SOI 디바이스는 소자의 분리를 용이하게 하고, 래치 업이 없다는 특성이 있으며, 소스/드레인 접합 용량을 감소시킬 수 있기 때문에 관심이 고조되고 있다. 그러나, MOS (금속 산화막 반도체) 디바이스가 100 ㎚ 이하의 두께인 SOI 막 상에 형성된 경우, 소스/드레인 저항은 몹시 증가한다. 이 경우에, 소스/드레인 저항을 감소시키는 기술이 필수적이다. 이러한 목적으로 이용할 수 있는 주된 기술이 용융점이 높은 티타늄 또는 유사한 금속을 이용한 실리사이드 기술이다.
SOI 박막 상에 제공된 MOS 디바이스 상에 형성된 티타늄 실리사이드가 형성된 반도체 장치의 통상적인 구성이 Proceedings 1995 IEEE International SOI conference, Oct. 에서 설명되어 있다. 이 문서에서 개시된 구성이 갖는 문제점은, 실리사이드가 단결정 Si 상태인 소스/드레인 상에 형성될 때, 도펀트인 인과 비소가 특히 NMOS 에서 실리사이드화를 억제하는 것이다. 결과적으로, 실리사이드의 저항은 소스/드레인의 선폭 (line width) 이 감소함에 따라 급격하게 증가한다. 이러한 효과를 좁은 선 효과 (narrow line effect) 라고 한다. 이러한 실리사이드 저항의 증가는 하프 마이크론 세대 이후 (half-micron generation and successive generation) 의 LSIs (대규모 집적 회로) 인 경우에, 동작 속도에 매우 큰 영향을 미친다.
본 발명에 관한 기술은 또한 예를 들어 이시가미 등 (Ishigami et al) 이 일본 특개평 6-140428 호 및 June 27-29, 1995 VMIC Conference, 1995 ISMIC-104/95/0640 의 A TI-SALICIDE PROCESS UTILIZING LOW PRESSURE N2RTA 에 개시하였다.
따라서 본 발명의 목적은 좁은 선 효과로 인한 SOI 디바이스의 소스/드레인 상의 실리사이드 저항 증가를 디바이스의 구조를 복잡하게 하거나, 그 특성을 저하시키지 않고 억제할 수 있는 SOI 형 반도체 장치를 제공하는 것이다.
본 발명의 반도체 장치는 표면이 절연박막인 SOI 기판, 및 이 SOI 기판 상에 형성된 MOS 트랜지스터를 포함한다. MOS 트랜지스터는 제 1 전도형 채널 영역, 절연박막으로 확산된 제 2 전도형 소스/드레인 영역, 상기 소스/드레인 영역의 일부를 도포하며, 용융점이 높은 금속 실리사이드, 및 상기 금속 실리사이드와 절연박막 사이에 형성된 폴리실리콘층을 구비한다.
도 1 은 종래 반도체 장치를 도시한 단면도.
도 2 는 종래 반도체 장치에 대한 좁은 선 효과를 도시한 그래프.
도 3 은 본 발명을 구현하는 CMOS (상보적 MOS) 디바이스를 도시한 단면도.
도 4 는 본 발명의 실시예에 대한 좁은 선 효과를 도시한 그래프.
도 5a-5f 는 본 발명의 CMOS 디바이스의 제조 단계의 시퀀스를 도시한 단면도.
도 6 은 본 발명의 다른 실시예를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : Si 기판 2 : 매입 산화막
3 : 필드 산화막 4 : P 층 (채널부)
5 : N 층 (채널부) 6 : 게이트 산화막
7 : 폴리 게이트 9 : 비정질화층 (N+)
10 : N+ 층 (소스/드레인) 11 : P+층 (소스/드레인)
12 : N+ 폴리실리콘층 (소스/드레인) 13 : 포토레지스트
14 : TiSi2
15 : P+ 폴리실리콘층 (소스/드레인)
본 발명의 위 목적들 및 다른 목적들, 특성 및 장점이 첨부 도면들을 참조한 다음의 상세한 설명으로 명확해질 것이다.
도면들에서, 동일한 도면 부호들은 동일한 구성 요소들을 표시한다.
본 발명을 잘 이해하기 위해서, 도 1 에서 도시된 바와 같이, SOI 박막 상에 형성된 MOS 디바이스 상에 Ti (티타늄) 실리사이드가 형성된 종래 반도체 장치에 대해서 간략하게 알아본다. 이러한 종류의 반도체 장치는 전술한 Proceedings 1995 IEEE International SOI conference, Oct. 1995 에서 설명되어 있다. 도시된 바와 같이, 반도체 장치는 Si (실리콘) 기판 (1), 매립된 산화막 (2), 필드 산화막 (3), NMOS 의 채널 부분을 구성하는 P 층 (4), NMOS 의 소스/드레인을 구성하는 N+ 층, 및 PMOS 의 소스/드레인을 구성하는 P+ 층으로 구성된다. 도 1 에서는, 게이트 산화층 (6), 폴리 게이트 (7), 측벽 (8), 및 Ti 실리사이드 (TiSi2) 가 또한 도시된다.
통상적으로, N+ 층 (10) 및 P+ 층 각각은 접합 리크 및 다른 문제점들을 방지하기 위해 단결정 Si 층 내에 잔존하도록 형성된다. NMOS 의 소스/드레인을 주입하는데 있어서는, 특히, 소스/드레인이 완전히 비정질이 되는 것을 방지하기 위해 가급적 인을 이용하는 것이 통상적이다.
이상의 통상적인 구성이 갖는 문제점은, 단결정 Si 상태를 유지하는 소스/드레인 상에 실리사이드가 형성되는 경우에, 도펀트인 인 및 비소가 특히 NMOS 에서 실리사이드화를 억제하는 것이다. 결과적으로, 도 5 에서 도시된 바와 같이, 실리사이드의 저항은 상기 소스/드레인의 선폭이 감소함에 따라 급격하게 증가한다. 이러한 효과를 좁은 선 효과라고 한다. 그러한 실리사이드 저항의 증가는, 하프 마이크론 세대 이후의 LSIs 에서 동작 속도에 매우 큰 영향을 미친다.
도 3 은 참고하면, 본 발명을 구현하는 반도체 장치가 설명될 것이다. 도시된 바와 같이, 반도체 장치는 N+ 폴리 Si (poly-Si) 층 (12) 및 이 N+ 폴리 Si 층 (12) 상에 형성된 TiSi2(14) 를 포함한다. N+ 폴리 Si 층 (12) 이 NMOS 의 소스/드레인의 Ti 실리사이드가 형성될 영역에 위치한다.
실리사이드가 형성될 NMOS 의 영역에서, N+ 폴리 Si 층 (12) 가 N+ 층을 구성한다. 폴리 Si 는 그레인 경계가 있으며, 확산으로 인해 실리사이드화를 촉진한다는 점이 단결정 Si 와는 상이하다. 이것은 종래의 선폭의 감소를 성공적으로 억제할 수 있다. 결과적으로, 도 4 에서 도시된 바와 같이, 선폭이 하프 마이크론 정도인 경우에도 저항이 낮은 실리사이드가 형성될 수 있다. 뿐만 아니라, 이 실시예에서 인접하는 채널 영역 N+ 층 (10) 은 단결정 상태를 유지하며, 접합 리크의 영향 및 다른 디바이스 특성에 일어날 수 있는 영향을 제거한다.
통상적으로, SOI 트랜지스터가 갖는 문제점은 동작 중에 드레인 전기장에 의해 발생된 홀이 채널부의 전위를 상승시키는 것이다. 상승된 전위는 기생 바이폴라 효과 (parasitic bipolar effect), 예를 들어 트랜지스터의 드레인 전압 특성에 대한 드레인 전류 내의 킹크와 드레인 전압의 감소를 유발시키는 경향이 있다. 이와는 대조적으로, 도 3 에서 도시된 구조에서는, 소스의 실리사이드 바로 밑에 실리콘부가 드레인 전기장에서 발생된 홀을 재결합하는 중심점으로 작용하며, 그로 인해 홀의 효과적인 흡수를 촉진한다. 결과적으로, 실시예에서는 기생 바이폴라 효과를 억제할 수 있다.
도 5a-5f 를 참고하여, 도 3 의 반도체 장치 제조 단계의 구체적인 시퀀스를 설명한다. 먼저, 도 5a 에서 도시된 바와 같이, SOI 기판 (1) 에 포함된 Si 층은 소정의 두께, 예를 들어 50 ㎚ 로 얇게 된다. 그런 후, 소자를 분리하기 위해 LOCOS (Local Oxidation of Silicon) 또는 유사한 종래 방법으로 필드 산화층 (3) 을 형성한다. 그런 후, 붕소 및 인을 각각 약 1,017 ㎝-3내지 1,018 ㎝-3의 농도로 주입시킨다. 주입시에 포토레지스트를 마스크로 이용한다. 결과적으로, P 층 및 N 층 (5) 이 형성된다.
도 5b 에서 도시된 바와 같이, 열산화 (thermal oxidation) 에 의해서, 게이트 산화막을, 예를 들어 7 ㎚ 두께로 형성한다. 그런 후, CVD (화학 기상 증착) 에 의해서 폴리 Si 를, 예를 들어 150 ㎚ 의 두께로 상기 게이트 산화막 상에 피착시킨다. 폴리 게이트 (7) 를 형성하기 위해서, 폴리 Si 를 포토리소그래피하고, 이방성 에칭한다. 그런 후, 측벽을 형성하기 위해서, CVD 에 의해 산화막을, 예를 들어 100 ㎚ 로 형성한 후, 에칭한다.
도 5c 에서 도시된 바와 같이, NMOS 의 소스/드레인 형성용 포토레지스트 (13) 를 패터닝한다. 그런 후, 큰 질량을 가지며, 이온 주입으로 비정질층을 용이하게 형성할 수 있는 비소 등의 도펀트를 약 5 ×1,020 ㎝-3의 농도로, 약 50 KeV 의 에너지를 이용하여 주입한다. 결과적으로, 고농도의 N 형으로 도핑된 비정질층이 형성된다.
도 5d 에서 도시된 바와 같이, PMOS 를 형성하기 위한 포토레지스트 (13) 를 패터닝한 후에, 예를 들면 BF2 를 약 5×1,020 ㎝-3의 농도로, 30 KeV 의 에너지를 이용하여 주입시킨다.
도 5e 에서 도시된 바와 같이, 불순물 활성화를 위해 예를 들어 1000˚에서 10 초 동안 RTA 가 이루어진다. 결과적으로, NMOS 에서 비정질층은 N+ 폴리 Si 층 (12) 를 형성한다. 또한 NMOS 에서, 채널의 P 층 (4) 과 접촉하는 부분이 도펀트의 수평 확산과, 채널부의 단결정 Si 층으로부터의 고상층 에피택셜 성장 (solid layer epitaxial growth) 으로 N+ 층 (10) (단결정 Si 층) 을 형성한다. PMOS 에서, 소스/드레인 전 영역이 비정질층의 부재로 인하여 P+ 층 (11;단결정층) 을 형성한다.
도 5f 에서 도시된 바와 같이, 종래 방법을 이용하여 TiSi2(14) 를 소스/드레인 및 폴리 게이트 상에 형성한다. Ti 실리사이드를 형성하기 위해서, Ti 를20 ㎚ 만큼 스퍼터링하는 단계, C49 상의 TiSi2를 형성하기 위해 질소 분위기에서, 700 ℃ 로 RTA 를 하는 단계, 결과물인 TiN 을 선택 에칭하여, 예를 들어 NH4OH, H2O2및 H2O 용액을 이용하여 절연막을 형성하는 단계, 및 질소 분위기 내에서 800 ℃ 의 RTA 로 C54 상의 저항이 낮은 TiSi2(14) 를 형성하는 단계가 이용된다.
도 5f 에서 도시된 단계 이후에, 종래 방법을 이용하여 배선을 형성한다.
도 6 은 본 발명의 다른 실시예를 도시한다. 도시된 바와 같이, 이 실시예는 PMOS 영역을 형성한 실리사이드 내의 P+ 층이 P+ 폴리 Si 층 (15) 를 이용하여 실행된다는 점을 제외하면, 근본적으로 이전의 실시예와 유사하다. 특히, 도 5b 의 단계에서는, 예를 들어 비소를 약 1×1,020 ㎝-3의 농도로, -50 KeV 의 에너지를 이용하여 마스크 없이 주입한다. 결과적으로 NMOS 및 PMOS 의 소스/드레인 영역이 비정질이 된다. 이것은 이전의 실시예와 동일한 단계들을 수반한다.
도 6 의 PMOS 에 주입된 비소가, 소스/드레인을 형성하는데 이용되는 BF2 에 의해 배척되는 것을 주의한다. PMOS 는 원래 NMOS 에 비해 좁은 선 효과가 적어서 NMOS 처럼 현저하게 저항이 감소하지는 않지만, 실리사이드는 추가적인 이온 주입으로 저항을 더 낮게 할 수 있다.
실시예들은 Ti 실리사이드에 집중되어 있지만, 본 발명은 또한 높은 용융점을 갖는 코발트, 니켈 혹은 유사 금속 실리사이드를 이용할 수 있다.
요약하면, 본 발명은 이하에서 나열된 바와 같이, 다양한 새로운 장점들을 갖는 반도체 장치를 제공한다.
(1) 실리사이드를 폴리 Si 상에 형성하기 때문에, 좁은 선 효과를 억제하면서, 저항이 낮은 실리사이드를 SOI 박막 상에도 형성할 수 있다.
(2) SOI 박막 디바이스의 구조를 복잡하게 하거나, 공정을 복잡하게 하지 않고도, SOI 박막 디바이스의 소스/드레인의 저항을 감소시킬 수 있다.
(3) 채널부와 접촉하는 소스/드레인 영역부를 단결정 상태로 유지하여, 접합 리크나, 다른 발생으로 디바이스 특성에 영향을 주지 않는다.
(4) SOI 트랜지스터의 기생 바이폴라 효과를 억제할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며 본 발명의 기술 분야의 통상의 지식을 가진자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해하여야 한다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (14)

  1. 표면에 절연 박막을 갖는 SOI (절연체 상의 실리콘) 기판; 및
    상기 SOI 기판 상에 형성된 MOS (금속 산화막 반도체) 트랜지스터를 구비하는 반도체 장치에 있어서,
    상기 MOS 트랜지스터는
    제 1 전도형 채널 영역;
    상기 절연 박막으로 확산되는 제 2 전도형 소스/드레인 영역;
    상기 소스/드레인 영역의 일부를 도포한 용융점이 높은 금속 실리사이드; 및
    상기 금속 실리사이드 및 상기 절연 박막 사이에 삽입된 폴리실리콘층을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 SOI 기판이 실리콘 기판, 상기 실리콘 기판 상에 형성된 상기 절연 박막, 및 상기 절연 박막 상에 형성된 실리콘 박막을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 폴리실리콘층을 이온 주입과 고온 어닐링을 이용하여 형성하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서, 상기 MOS 트랜지스터가 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 폴리실리콘이 상기 NMOS 트랜지스터의 디바이스 영역에만 형성되는 것을 특징으로 하는 반도체 장치.
  6. 제 2 항에 있어서, 상기 절연 박막 상에 형성된 상기 실리콘 박막의 일부가 상기 금속 실리사이드 및 상기 폴리실리콘층으로 변형되는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서, 상기 폴리실리콘층을 이온 주입과 고온 어닐링을 이용하여 형성하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서, 상기 MOS 트랜지스터가 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서, 상기 폴리실리콘층이 상기 NMOS 트랜지스터의 디바이스 영역에만 형성되는 것을 특징으로 하는 반도체 장치.
  10. 제 1 항에 있어서, 상기 MOS 트랜지스터가 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서, 상기 폴리실리콘이 상기 NMOS 트랜지스터의 디바이스 영역에만 형성되는 것을 특징으로 하는 반도체 장치.
  12. 제 1 항에 있어서, 상기 폴리실리콘층이 상기 NMOS 트랜지스터의 디바이스 영역에만 형성되는 것을 특징으로 하는 반도체 장치.
  13. 제 1 항에 있어서, 상기 절연 박막 상에 형성된 상기 실리콘 박막의 일부가 상기 금속 실리사이드 및 상기 폴리실리콘층으로 변형되는 것을 특징으로 하는 반도체 장치.
  14. 제 1 항에 있어서, 상기 폴리실리콘층 및 상기 트랜지스터의 상기 채널 영역 사이에 형성된 단결정 실리콘을 더 구비하는 것을 특징으로 하는 반도체 장치.
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