CN105931968B - 一种全耗尽绝缘层硅晶体管的形成方法 - Google Patents
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Abstract
本发明公开了一种全耗尽绝缘层硅晶体管的形成方法，在SOI衬底上，通过在源漏层淀积一层金属，并连接在局部区域形成的高掺杂、激活的源漏区，可使串联电阻得到显著减小，从而解决了传统技术中因使用硅化物掺杂层所带来的接触电阻高的问题。
Description
技术领域
本发明涉及半导体集成电路技术领域，更具体地，涉及一种全耗尽绝缘层硅(FDSOI)晶体管的形成方法。
背景技术
SOI(Silicon On Insulator，绝缘体上硅)作为一种全介质隔离技术，从上世纪60年代开始受到了极大关注，在80年代后得到了较快的发展，并在90年代后期逐渐进入了商业领域。SOI结构为器件与衬底间由一层埋层绝缘层隔开，该结构与体硅结构相比，有着许多体硅结构所不可比拟的优势，例如可以实现集成电路中元器件的介质隔离，从而彻底消除了体硅CMOS电路中的寄生闩锁效应。
SOI器件具有抗辐射能力强，功耗低，集成度高，抗干扰能力强等优点，而且器件可以很好地等比例缩小，使得SOI技术在深亚微米器件中的应用具有较好的发展前景。
SOI工艺的具体优势被称为完全耗尽SOI(FD SOI)，在这种情况下，半导体的薄层被完全耗尽，在源和漏之间的电子传输仅仅发生在栅极附近的薄沟道中。
然而，目前在FD SOI器件的制作工艺中，都是使用传统的互补金属氧化物半导体(CMOS)的工艺步骤，如使用离子注入和激活源、漏等。这样得到的薄膜电阻和接触电阻都非常高，结果导致晶体管的串联电阻也非常高，这些都将严重影响晶体管的电学性能。
因此，鉴于以上原因，急需开发一种新的全耗尽绝缘层硅(FD SOI)晶体管的形成方法，以解决上述问题。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种全耗尽绝缘层硅(FDSOI)晶体管的形成方法，以解决接触电阻高的问题。
为实现上述目的，本发明的技术方案如下：
一种全耗尽绝缘层硅晶体管的形成方法，包括以下步骤：
步骤一：提供一绝缘体上硅衬底，在所述绝缘体上硅衬底上形成栅极以及栅极侧墙；
步骤二：在栅极以及栅极侧墙两侧的绝缘体上硅衬底中形成源漏区图形；
步骤三：去除源漏区图形中的硅材料，以在源漏区图形位置形成凹槽；
步骤四：淀积一金属层，将凹槽填充，然后，去除凹槽以外多余的金属层部分；
步骤五：去除侧墙，暴露出侧墙下方位置的衬底硅；
步骤六：执行选择性外延原位掺杂淀积硅，在暴露出的衬底硅位置形成局部重掺杂的源漏区，并与金属层相连，共同构成全耗尽绝缘层硅晶体管器件的源漏区。
优选地，步骤一中，采用业界通用的半导体工艺形成所述栅极和侧墙。
优选地，步骤二和步骤三中，采用业界通用的光刻、刻蚀方法形成所述源漏区图形及凹槽。
优选地，步骤四中，采用物理气相淀积的方法淀积所述金属层。
优选地，所述金属层材料为金属Ni。
优选地，所述金属层的厚度为
优选地，步骤五中，采用业界通用的刻蚀方法去除所述侧墙。
优选地，步骤六中，执行选择性外延原位掺杂淀积硅时，采用的工艺温度为400～550℃，反应气体为二氯氢硅、氢气和掺杂的气体砷烷，或者为二氯氢硅、氢气和掺杂的气体硼烷。
优选地，步骤六中，执行掺杂浓度不低于1019cm-3。
优选地，执行选择性外延原位掺杂淀积硅时，对NMOS晶体管采用气体砷烷进行掺杂砷，对PMOS晶体管采用气体硼烷进行掺杂硼。
从上述技术方案可以看出，本发明在SOI衬底上，通过在源漏层淀积一层金属，并与在局部区域通过选择性外延原位掺杂淀积硅形成的高掺杂、激活的源漏区连接，可使串联电阻得到显著减小，从而解决了传统技术中因使用硅化物掺杂层所带来的接触电阻高的问题。
附图说明
图1是本发明一种全耗尽绝缘层硅晶体管的形成方法的流程图；
图2～图7是本发明一较佳实施例中根据图1的方法形成全耗尽绝缘层硅晶体管的工艺结构示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中，请参阅图1，图1是本发明一种全耗尽绝缘层硅晶体管的形成方法的流程图；同时，请对照参阅图2～图7，图2～图7是本发明一较佳实施例中根据图1的方法形成全耗尽绝缘层硅晶体管的工艺结构示意图，图2～图7可与图1中的各制作步骤相对应，以便于对本发明方法的理解。如图1所示，本发明的一种全耗尽绝缘层硅晶体管的形成方法，包括以下步骤：
如框S01所示，步骤一：提供一绝缘体上硅衬底，在所述绝缘体上硅衬底上形成栅极以及栅极侧墙。
请参考图2。首先，采用一绝缘体上硅(SOI)材料作为衬底100，然后，在所述绝缘体上硅衬底100上，可采用业界通用的半导体工艺形成栅极102和栅极侧墙101。
如框S02所示，步骤二：在栅极以及栅极侧墙两侧的绝缘体上硅衬底中形成源漏区图形。
请参考图3。接着，可采用业界通用的光刻方法定义出源漏区图形103。
如框S03所示，步骤三：去除源漏区图形中的硅材料，以在源漏区图形位置形成凹槽。
请参考图4。接着，可采用业界通用的刻蚀方法，将源漏区图形103中的硅材料去除，从而在源漏区图形103位置刻蚀形成凹槽。
如框S04所示，步骤四：淀积一金属层，将凹槽填充，然后，去除凹槽以外多余的金属层部分。
请参考图5。接着，可采用物理气相淀积(PVD)的方法，在凹槽中淀积一层金属层104，并将凹槽填满；然后，可采用业界通用的刻蚀方法去除凹槽以外多余的金属层部分。
作为一优选的实施方式，所述金属层材料可采用金属Ni以及其他任意适用金属材料进行淀积。较佳地，所述金属层例如金属Ni层104的淀积厚度可为
如框S05所示，步骤五：去除侧墙。
请参考图6。接着，可采用业界通用的刻蚀方法将栅极侧墙101去除，暴露出侧墙下方位置的衬底硅。
如框S06所示，步骤六：执行选择性外延原位掺杂淀积硅，并与金属层相连，形成具有局部重掺杂的源漏区。
请参考图7。最后，在暴露出的衬底硅位置，通过选择性外延工艺进行原位掺杂淀积硅，形成局部小区域的重掺杂的源漏区105。此局部小区域的重掺杂的源漏区105与金属层例如金属Ni层104相连接，共同构成全耗尽绝缘层硅(FD SOI)晶体管器件的源漏区104和105。
作为一优选的实施方式，上述执行选择性外延原位掺杂淀积硅时，采用的工艺温度可为400～550℃，反应气体可为二氯氢硅(DCS)、氢气和掺杂的气体砷烷，或者为二氯氢硅、氢气和掺杂的气体硼烷；执行掺杂浓度应不低于1019cm-3。并且，执行选择性外延原位掺杂淀积硅时，针对NMOS晶体管可采用气体砷烷进行掺杂砷(As)，针对PMOS晶体管可采用气体硼烷进行掺杂硼(B)。
综上所述，相较于现有技术，本发明在SOI衬底上，通过在源漏层淀积一层金属，并与在局部区域通过选择性外延原位掺杂淀积硅形成的高掺杂、激活的源漏区连接，可使串联电阻得到显著减小，从而解决了传统技术中因使用硅化物掺杂层所带来的接触电阻高的问题
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
Claims (10)
1.一种全耗尽绝缘层硅晶体管的形成方法，其特征在于，包括以下步骤：
步骤一：提供一绝缘体上硅衬底，在所述绝缘体上硅衬底上形成栅极以及栅极侧墙；
步骤二：在栅极以及栅极侧墙两侧的绝缘体上硅衬底中形成源漏区图形；
步骤三：去除源漏区图形中的硅材料，以在源漏区图形位置形成凹槽；
步骤四：淀积一金属层，将凹槽填充，然后，去除凹槽以外多余的金属层部分；
步骤五：去除侧墙，暴露出侧墙下方位置的衬底硅；
步骤六：执行选择性外延原位掺杂淀积硅，在暴露出的衬底硅位置形成局部重掺杂的源漏区，并与金属层相连，共同构成全耗尽绝缘层硅晶体管器件的源漏区。
2.根据权利要求1所述的全耗尽绝缘层硅晶体管的形成方法，其特征在于，步骤一中，采用业界通用的半导体工艺形成所述栅极和侧墙。
3.根据权利要求1所述的全耗尽绝缘层硅晶体管的形成方法，其特征在于，步骤二和步骤三中，采用业界通用的光刻、刻蚀方法形成所述源漏区图形及凹槽。
4.根据权利要求1所述的全耗尽绝缘层硅晶体管的形成方法，其特征在于，步骤四中，采用物理气相淀积的方法淀积所述金属层。
5.根据权利要求1或4所述的全耗尽绝缘层硅晶体管的形成方法，其特征在于，所述金属层材料为金属Ni。
6.根据权利要求1或4所述的全耗尽绝缘层硅晶体管的形成方法，其特征在于，所述金属层的厚度为
7.根据权利要求1所述的全耗尽绝缘层硅晶体管的形成方法，其特征在于，步骤五中，采用业界通用的刻蚀方法去除所述侧墙。
8.根据权利要求1所述的全耗尽绝缘层硅晶体管的形成方法，其特征在于，步骤六中，执行选择性外延原位掺杂淀积硅时，采用的工艺温度为400～550℃，反应气体为二氯氢硅、氢气和掺杂的气体砷烷，或者为二氯氢硅、氢气和掺杂的气体硼烷。
9.根据权利要求1或8所述的全耗尽绝缘层硅晶体管的形成方法，其特征在于，步骤六中，执行掺杂浓度不低于1019cm-3。
10.根据权利要求1所述的全耗尽绝缘层硅晶体管的形成方法，其特征在于，执行选择性外延原位掺杂淀积硅时，对NMOS晶体管采用气体砷烷进行掺杂砷，对PMOS晶体管采用气体硼烷进行掺杂硼。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |