JPH10214794A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH10214794A JPH10214794A JP9018317A JP1831797A JPH10214794A JP H10214794 A JPH10214794 A JP H10214794A JP 9018317 A JP9018317 A JP 9018317A JP 1831797 A JP1831797 A JP 1831797A JP H10214794 A JPH10214794 A JP H10214794A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- film
- semiconductor
- semiconductor device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 66
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 238000005530 etching Methods 0.000 claims abstract description 62
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical group [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229910010271 silicon carbide Inorganic materials 0.000 claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 15
- 239000010408 film Substances 0.000 claims description 117
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- 239000010409 thin film Substances 0.000 claims description 13
- 125000004432 carbon atom Chemical group C* 0.000 claims description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 claims 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 20
- 229920005591 polysilicon Polymers 0.000 abstract description 15
- 238000012805 post-processing Methods 0.000 abstract description 6
- 229910052782 aluminium Inorganic materials 0.000 abstract description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 2
- 238000000151 deposition Methods 0.000 abstract 3
- 230000008021 deposition Effects 0.000 abstract 2
- 229910007277 Si3 N4 Inorganic materials 0.000 abstract 1
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 21
- 239000007789 gas Substances 0.000 description 13
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000001186 cumulative effect Effects 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910018540 Si C Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000010129 solution processing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Ceramic Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 シリコン半導体表面上の絶縁膜をエッチ
ングすることにより該シリコン半導体表面を露出させ、
その後、少なくともそのエッチングされた部分を覆う薄
膜を形成する半導体装置の製造方法において、上記半導
体表面と上記薄膜との間に自然酸化膜が形成されること
を抑止する。 【解決手段】 エッチングと同時又はその後、該エッチ
ングにより露出した半導体２表面上にＳｉＣ膜を形成
し、該ＳｉＣ膜を除去することなくその上に薄膜８を形
成する。具体的には、例えばエッチングを炭素系エッチ
ングガスを用いて行うことによりエッチングと同時にＳ
ｉＣ膜を形成する。
ングすることにより該シリコン半導体表面を露出させ、
その後、少なくともそのエッチングされた部分を覆う薄
膜を形成する半導体装置の製造方法において、上記半導
体表面と上記薄膜との間に自然酸化膜が形成されること
を抑止する。 【解決手段】 エッチングと同時又はその後、該エッチ
ングにより露出した半導体２表面上にＳｉＣ膜を形成
し、該ＳｉＣ膜を除去することなくその上に薄膜８を形
成する。具体的には、例えばエッチングを炭素系エッチ
ングガスを用いて行うことによりエッチングと同時にＳ
ｉＣ膜を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にシリコン半導体表面上の絶縁膜を選択的又は
全面的にエッチングすることにより該シリコン半導体表
面を全面的に又は選択的に露出させ、その後、少なくと
もそのエッチングされた部分を覆う薄膜を形成する半導
体装置の製造方法に関する。
方法、特にシリコン半導体表面上の絶縁膜を選択的又は
全面的にエッチングすることにより該シリコン半導体表
面を全面的に又は選択的に露出させ、その後、少なくと
もそのエッチングされた部分を覆う薄膜を形成する半導
体装置の製造方法に関する。
【０００２】
【従来の技術】シリコン系半導体装置の製造において、
シリコン半導体基板或いはパターニングされた多結晶シ
リコン半導体層と、他の導電体層とのコンタクトをとる
場合、該他の導電体層の形成前に層間絶縁膜を形成し、
その後、該層間絶縁膜のコンタクトをとるべき部分を選
択的エッチング（フォトレジスト膜を選択的に形成し、
その後、該膜をマスクとしてウェットエッチング）する
ことにより除去して開口を形成し、その後、他の導電膜
（ポリシリコン膜、シリサイド膜、金属膜）を形成（Ｃ
ＶＤ、スパッタリング等により膜を全面的に形成し、そ
の後、フォトエッチング）するプロセスを経る。
シリコン半導体基板或いはパターニングされた多結晶シ
リコン半導体層と、他の導電体層とのコンタクトをとる
場合、該他の導電体層の形成前に層間絶縁膜を形成し、
その後、該層間絶縁膜のコンタクトをとるべき部分を選
択的エッチング（フォトレジスト膜を選択的に形成し、
その後、該膜をマスクとしてウェットエッチング）する
ことにより除去して開口を形成し、その後、他の導電膜
（ポリシリコン膜、シリサイド膜、金属膜）を形成（Ｃ
ＶＤ、スパッタリング等により膜を全面的に形成し、そ
の後、フォトエッチング）するプロセスを経る。
【０００３】また、ＭＩＳ容量を形成する場合は、各半
導体領域を形成した半導体基板の表面の絶縁膜を選択的
にエッチングすることにより開口を形成し、その後、誘
電体を成す、例えばシリコンナイトライドＳｉ3 Ｎ4 か
らなる絶縁膜を形成する。
導体領域を形成した半導体基板の表面の絶縁膜を選択的
にエッチングすることにより開口を形成し、その後、誘
電体を成す、例えばシリコンナイトライドＳｉ3 Ｎ4 か
らなる絶縁膜を形成する。
【０００４】
【発明が解決しようとする課題】ところで、シリコン半
導体基板或いはパターニングされた多結晶シリコン半導
体層上の層間絶縁膜をエッチングすることにより開口を
形成して半導体基板或いは半導体層の表面を露出させる
と、その後、導電膜或いは誘電体を成す絶縁膜を形成す
るまでの間に開口部の表面が自然酸化し、自然酸化膜が
生じてしまうという問題があった。かかる自然酸化は、
ソリューション処理による洗浄や、空気中での放置によ
り生じる。
導体基板或いはパターニングされた多結晶シリコン半導
体層上の層間絶縁膜をエッチングすることにより開口を
形成して半導体基板或いは半導体層の表面を露出させる
と、その後、導電膜或いは誘電体を成す絶縁膜を形成す
るまでの間に開口部の表面が自然酸化し、自然酸化膜が
生じてしまうという問題があった。かかる自然酸化は、
ソリューション処理による洗浄や、空気中での放置によ
り生じる。
【０００５】このような自然酸化膜は、コンタクト抵抗
の増大を招き、ばらつきの原因にもなるので好ましくな
い。また、ウオッシュドポリシリコンエミッタトランジ
スタの場合にはトランジスタの電流増幅率、周波数特性
等の特性のばらつきの原因になり、好ましくないし、Ｍ
ＩＳ容量の場合は容量値の減少を招き、ばらつきの原因
にもなるので好ましくない。
の増大を招き、ばらつきの原因にもなるので好ましくな
い。また、ウオッシュドポリシリコンエミッタトランジ
スタの場合にはトランジスタの電流増幅率、周波数特性
等の特性のばらつきの原因になり、好ましくないし、Ｍ
ＩＳ容量の場合は容量値の減少を招き、ばらつきの原因
にもなるので好ましくない。
【０００６】ＭＩＳ容量の場合、自然酸化膜による寄生
容量は本来の容量に対して直列容量として関与する。そ
して、今後益々激しくなるＩＣのシュリンク化に伴う誘
電体を成すシリコンナイトライド等からなる絶縁膜の薄
膜化により、自然酸化膜による容量の変動の度合が益々
大きくなるので、この問題が極めて重大となる。
容量は本来の容量に対して直列容量として関与する。そ
して、今後益々激しくなるＩＣのシュリンク化に伴う誘
電体を成すシリコンナイトライド等からなる絶縁膜の薄
膜化により、自然酸化膜による容量の変動の度合が益々
大きくなるので、この問題が極めて重大となる。
【０００７】そこで、本願発明者は、種々実験を重ねた
結果、シリコンと炭素（カーボン）Ｃとの化合物である
シリコンカーバイトＳｉｘＣｙ（以下単に「ＳｉＣ］と
記す。）膜が自然酸化膜の形成を抑止する働きを持つこ
とが判明した。そこで、このＳｉＣ膜を自然酸化膜の抑
止に活かすべく模索し、本発明を為すに至った。
結果、シリコンと炭素（カーボン）Ｃとの化合物である
シリコンカーバイトＳｉｘＣｙ（以下単に「ＳｉＣ］と
記す。）膜が自然酸化膜の形成を抑止する働きを持つこ
とが判明した。そこで、このＳｉＣ膜を自然酸化膜の抑
止に活かすべく模索し、本発明を為すに至った。
【０００８】即ち、本発明はシリコン半導体表面上の絶
縁膜を選択的又は全面的にエッチングすることにより該
シリコン半導体表面を全面的に又は選択的に露出させ、
その後、少なくともそのエッチングされた部分を覆う薄
膜を形成する半導体装置の製造方法において、上記半導
体表面と上記薄膜との間に自然酸化膜が形成されること
を抑止することを目的とする。
縁膜を選択的又は全面的にエッチングすることにより該
シリコン半導体表面を全面的に又は選択的に露出させ、
その後、少なくともそのエッチングされた部分を覆う薄
膜を形成する半導体装置の製造方法において、上記半導
体表面と上記薄膜との間に自然酸化膜が形成されること
を抑止することを目的とする。
【０００９】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、エッチングと同時又はその後、該エッチン
グにより露出した半導体表面上にＳｉＣ膜を形成し、該
ＳｉＣ膜を除去することなくその上に上記薄膜を形成す
ることを特徴とする。
製造方法は、エッチングと同時又はその後、該エッチン
グにより露出した半導体表面上にＳｉＣ膜を形成し、該
ＳｉＣ膜を除去することなくその上に上記薄膜を形成す
ることを特徴とする。
【００１０】従って、請求項１の半導体装置の製造方法
によれば、エッチングにより露出した半導体表面上にＳ
ｉＣ膜を形成し、該ＳｉＣ膜を除去することなくその上
に上記薄膜を形成するので、薄膜の形成前における自然
酸化膜の生成はＳｉＣ膜により抑止することができる。
従って、自然酸化膜による、コンタクト抵抗の増大、ウ
オッシュドポリシリコンエミッタトランジスタの特性の
変動、ＭＩＳ容量の減少等の弊害をなくすことができ
る。
によれば、エッチングにより露出した半導体表面上にＳ
ｉＣ膜を形成し、該ＳｉＣ膜を除去することなくその上
に上記薄膜を形成するので、薄膜の形成前における自然
酸化膜の生成はＳｉＣ膜により抑止することができる。
従って、自然酸化膜による、コンタクト抵抗の増大、ウ
オッシュドポリシリコンエミッタトランジスタの特性の
変動、ＭＩＳ容量の減少等の弊害をなくすことができ
る。
【００１１】
【発明の実施の形態】以下、本発明を図示実施の形態に
従って詳細に説明する。
従って詳細に説明する。
【００１２】図１（Ａ）乃至（Ｅ）は本発明をＭＩＳ容
量の形成に適用した一つの実施の形態（第１の実施形
態）を示すものである。
量の形成に適用した一つの実施の形態（第１の実施形
態）を示すものである。
【００１３】（Ａ）半導体基板１に対して選択酸化膜４
の形成を行い、アイソレーション層３形成用のイオン打
込み及び熱拡散処理を行うことによって素子分離した
後、減圧ＣＶＤにより１３０ｎｍ程度の膜厚を有するＴ
ＥＯＳ−ＳｉＯ2 膜５を形成する。図１（Ａ）は該ＴＥ
ＯＳ−ＳｉＯ2 膜５形成後の状態を示す。２はＭＩＳ容
量の一方の電極となる半導体領域であり、上記選択酸化
膜４及びアイソレーション層３により他の半導体領域と
素子分離されている。
の形成を行い、アイソレーション層３形成用のイオン打
込み及び熱拡散処理を行うことによって素子分離した
後、減圧ＣＶＤにより１３０ｎｍ程度の膜厚を有するＴ
ＥＯＳ−ＳｉＯ2 膜５を形成する。図１（Ａ）は該ＴＥ
ＯＳ−ＳｉＯ2 膜５形成後の状態を示す。２はＭＩＳ容
量の一方の電極となる半導体領域であり、上記選択酸化
膜４及びアイソレーション層３により他の半導体領域と
素子分離されている。
【００１４】（Ｂ）次に、上記ＳｉＯ2 膜５をＲＩＥに
より選択的にエッチングすることにより開口６を形成す
る。この開口６の形成領域がＭＩＳ容量素子の実効的形
成領域となる。この開口６の形成は従来においてはソリ
ューションエッチングにより行われていたが、本実施の
形態においては後述するようにＳｉＣ膜を形成して自然
酸化膜の成長を抑制できるようにするために、そして高
精度化、サイズのシュリンク化に対応するために、炭素
系エッチングガスを用いてのＲＩＥにより行う。このと
きのＲＩＥ条件は、例えばＲＦのパワーが７５０Ｗ、真
空度が２２７Ｐａである。そして、使用ガスは、ＣＦ4
が６０ＳＣＣＭ、Ａｒが９００ＳＣＣＭ、ＣＨＦ3 が６
０ＳＣＣＭである。このようにエッチングガスとして炭
素原子を含んだ炭素系エッチングガスを用いることによ
り、図示はしないが薄いＳｉＣ膜が形成される。そし
て、このＳｉＣ膜が自然酸化膜の生成を抑止する働きを
する。この効果については後詳細に説明する。
より選択的にエッチングすることにより開口６を形成す
る。この開口６の形成領域がＭＩＳ容量素子の実効的形
成領域となる。この開口６の形成は従来においてはソリ
ューションエッチングにより行われていたが、本実施の
形態においては後述するようにＳｉＣ膜を形成して自然
酸化膜の成長を抑制できるようにするために、そして高
精度化、サイズのシュリンク化に対応するために、炭素
系エッチングガスを用いてのＲＩＥにより行う。このと
きのＲＩＥ条件は、例えばＲＦのパワーが７５０Ｗ、真
空度が２２７Ｐａである。そして、使用ガスは、ＣＦ4
が６０ＳＣＣＭ、Ａｒが９００ＳＣＣＭ、ＣＨＦ3 が６
０ＳＣＣＭである。このようにエッチングガスとして炭
素原子を含んだ炭素系エッチングガスを用いることによ
り、図示はしないが薄いＳｉＣ膜が形成される。そし
て、このＳｉＣ膜が自然酸化膜の生成を抑止する働きを
する。この効果については後詳細に説明する。
【００１５】このエッチングはより完璧に半導体基板１
の半導体領域２表面を露出させるべく、ＳｉＯ2 膜５の
膜厚の例えば３０％程度オーバーエッチングする。本例
ではＳｉＯ2 膜５が約１３０ｎｍなので、１７０ｎｍ程
度エッチングする。図１（Ｂ）はこのエッチング後の状
態を示す。尚、ほんの僅かながら自然酸化膜ができる
が、その厚さは０．７ｎｍ程度で、ほとんど無視できる
程度なので図示しない。また、自然酸化膜はそれよりも
もっと薄いのでこれも図示しない。
の半導体領域２表面を露出させるべく、ＳｉＯ2 膜５の
膜厚の例えば３０％程度オーバーエッチングする。本例
ではＳｉＯ2 膜５が約１３０ｎｍなので、１７０ｎｍ程
度エッチングする。図１（Ｂ）はこのエッチング後の状
態を示す。尚、ほんの僅かながら自然酸化膜ができる
が、その厚さは０．７ｎｍ程度で、ほとんど無視できる
程度なので図示しない。また、自然酸化膜はそれよりも
もっと薄いのでこれも図示しない。
【００１６】その後、後処理を行う。具体的には、先
ず、本選択的エッチングにエッチングマスクとして用い
たレジスト膜をアッシャーによってアッシングにより除
去し、その後、ＳＨ（硫酸過水）による洗浄処理を施
し、更にＳＣ（アンモニア過水）洗浄処理を施す。これ
により、選択的エッチングの後処理を終える。
ず、本選択的エッチングにエッチングマスクとして用い
たレジスト膜をアッシャーによってアッシングにより除
去し、その後、ＳＨ（硫酸過水）による洗浄処理を施
し、更にＳＣ（アンモニア過水）洗浄処理を施す。これ
により、選択的エッチングの後処理を終える。
【００１７】ところで、従来においても炭素系エッチン
グガスを用いて半導体基板上の絶縁膜を除去する技術は
存在した。しかし、従来においては、そのような場合、
そのエッチング終了後レジスト膜除去（後処理）前に、
半導体基板の露出表面の自然酸化膜及びダメージ層を除
去する目的で、表面を例えば１０ｎｍ程度エッチングす
るライトエッチング処理（ＬＥＣ）を施していた。この
エッチングはLight Etching Chamber を用い、例えば、
ＲＦのパワーが１００Ｗ、真空度が１３３Ｐａ、ガスと
してＣＦ4 が１００ＳＣＣＭ、Ｏ2 が１００ＳＣＣＭ、
エッチング時間が３０秒間程度というエッチング条件で
行っていた。しかし、かかるエッチングは自然酸化膜の
生成を抑制するＳｉＣ膜を除去することになるので、行
わない方が良いことが本願発明者により発見された。こ
の点については後で図２に従って説明する。
グガスを用いて半導体基板上の絶縁膜を除去する技術は
存在した。しかし、従来においては、そのような場合、
そのエッチング終了後レジスト膜除去（後処理）前に、
半導体基板の露出表面の自然酸化膜及びダメージ層を除
去する目的で、表面を例えば１０ｎｍ程度エッチングす
るライトエッチング処理（ＬＥＣ）を施していた。この
エッチングはLight Etching Chamber を用い、例えば、
ＲＦのパワーが１００Ｗ、真空度が１３３Ｐａ、ガスと
してＣＦ4 が１００ＳＣＣＭ、Ｏ2 が１００ＳＣＣＭ、
エッチング時間が３０秒間程度というエッチング条件で
行っていた。しかし、かかるエッチングは自然酸化膜の
生成を抑制するＳｉＣ膜を除去することになるので、行
わない方が良いことが本願発明者により発見された。こ
の点については後で図２に従って説明する。
【００１８】（Ｃ）次に、ＭＩＳ容量の誘電体となるＳ
ｉ3 Ｎ4 膜（膜厚例えば２０〜４０ｎｍ）７を減圧ＣＶ
Ｄにより形成し、その後、該Ｓｉ3 Ｎ4 膜７を選択的エ
ッチングによりパターニングする。この選択的エッチン
グはフォトレジスト膜をマスクとするプラズマエッチン
グにより行う。図１（Ｃ）はＳｉ3 Ｎ4 膜７の選択的エ
ッチング後の状態を示す。
ｉ3 Ｎ4 膜（膜厚例えば２０〜４０ｎｍ）７を減圧ＣＶ
Ｄにより形成し、その後、該Ｓｉ3 Ｎ4 膜７を選択的エ
ッチングによりパターニングする。この選択的エッチン
グはフォトレジスト膜をマスクとするプラズマエッチン
グにより行う。図１（Ｃ）はＳｉ3 Ｎ4 膜７の選択的エ
ッチング後の状態を示す。
【００１９】（Ｄ）次に、ＭＩＳ容量の上部電極となる
ポリシリコン層（厚さ例えば１５０ｎｍ）８を形成す
る。具体的には、減圧ＣＶＤによるシリコン層の形成、
不純物のドーピング及びフォトレジスト膜をマスクとす
るＲＩＥによるエッチングにより行う。その後、層間絶
縁膜となるＳｉＯ2 膜（４００ｎｍ）９を例えば常圧Ｃ
ＶＤにより形成する。その後、該膜９を選択的エッチン
グすることにより開口する。１０はその開口である。図
１（Ｄ）は開口１０の形成後の状態を示す。
ポリシリコン層（厚さ例えば１５０ｎｍ）８を形成す
る。具体的には、減圧ＣＶＤによるシリコン層の形成、
不純物のドーピング及びフォトレジスト膜をマスクとす
るＲＩＥによるエッチングにより行う。その後、層間絶
縁膜となるＳｉＯ2 膜（４００ｎｍ）９を例えば常圧Ｃ
ＶＤにより形成する。その後、該膜９を選択的エッチン
グすることにより開口する。１０はその開口である。図
１（Ｄ）は開口１０の形成後の状態を示す。
【００２０】（Ｅ）次に、アルミニウム膜１２を例えば
スパッタリングにより形成し、その後、パターニングす
る。図１（Ｅ）はパターニング後の状態を示す。
スパッタリングにより形成し、その後、パターニングす
る。図１（Ｅ）はパターニング後の状態を示す。
【００２１】図２（Ａ）乃至（Ｃ）は三種類のケースに
ついて自然酸化膜の生成を比較して示すものである。
（Ａ）はＭＩＳＲＩＥ[ 図１（Ｂ）に示す、ＲＥＩによ
る開口６の形成] 、ライトエッチング[ ＬＥＣ：従来行
っていたが本実施の形態において行わないＭＩＳＲＩＥ
後のエッチング] 及び後処理（フォトレジスト膜等を除
去し、更に洗浄する処理）を行った場合を示す。この場
合、ライトエッチングＬＥＣ後のアンロードにより５ｎ
ｍの厚さを有する極めて厚い自然酸化膜が形成されてし
まう。
ついて自然酸化膜の生成を比較して示すものである。
（Ａ）はＭＩＳＲＩＥ[ 図１（Ｂ）に示す、ＲＥＩによ
る開口６の形成] 、ライトエッチング[ ＬＥＣ：従来行
っていたが本実施の形態において行わないＭＩＳＲＩＥ
後のエッチング] 及び後処理（フォトレジスト膜等を除
去し、更に洗浄する処理）を行った場合を示す。この場
合、ライトエッチングＬＥＣ後のアンロードにより５ｎ
ｍの厚さを有する極めて厚い自然酸化膜が形成されてし
まう。
【００２２】図２（Ｂ）は図１に示した本実施の形態の
場合、即ち、ＭＩＳＲＩＥ後ライトエッチング（ＬＥ
Ｃ）を行うことなく後処理を行った場合を示す。この場
合は、ライトエッチングを行わないので、ＳｉＣ膜が除
去されない。従って、自然酸化膜の生成をＳｉＣ膜によ
って抑制することができ、最終段階における自然酸化膜
の膜厚は０．７ｎｍと極めて薄くすることができる。
場合、即ち、ＭＩＳＲＩＥ後ライトエッチング（ＬＥ
Ｃ）を行うことなく後処理を行った場合を示す。この場
合は、ライトエッチングを行わないので、ＳｉＣ膜が除
去されない。従って、自然酸化膜の生成をＳｉＣ膜によ
って抑制することができ、最終段階における自然酸化膜
の膜厚は０．７ｎｍと極めて薄くすることができる。
【００２３】図２（Ｃ）は ＭＩＳＲＩＥ、ＬＥＣ処理
を施した後、自然酸化膜を除去するウェットエッチング
（エッチング深さ１０ｎｍ）処理を施し、その後、後処
理を施した場合を示し、この場合は自然酸化膜が１．４
ｎｍになった。
を施した後、自然酸化膜を除去するウェットエッチング
（エッチング深さ１０ｎｍ）処理を施し、その後、後処
理を施した場合を示し、この場合は自然酸化膜が１．４
ｎｍになった。
【００２４】図２（Ａ）乃至（Ｃ）から明らかなよう
に、図２（Ｂ）に示す場合、即ちＬＥＣ処理工程を行わ
ない本実施の形態の場合が最適であるといえる。
に、図２（Ｂ）に示す場合、即ちＬＥＣ処理工程を行わ
ない本実施の形態の場合が最適であるといえる。
【００２５】図３は酸化時間と酸化により形成される酸
化膜の膜厚との関係を炭素系エッチングガスを用いてド
ライエッチングによる処理を施したシリコン半導体基板
の場合（白丸で示す）と施さないシリコン半導体基板の
場合（黒丸で示す）について示す。この図からも明らか
なように、炭素系エッチングガスを用いてドライエッチ
ングによる処理を施したシリコン半導体基板の場合（白
丸で示す）には酸化に対するマージン、即ち酸化を開始
しても酸化膜が形成されるまでにかかる時間（約３０分
間）があるのに対して、その処理を施さない場合（黒丸
で示す）にはそのような酸化に対するマージンがない。
そのマージン分、同じ酸化時間に対する酸化膜厚に差異
が生じ、その差異は約２０ｎｍ程度になる。このよう
に、炭素系エッチングガスを用いてドライエッチングに
よる処理を施すことには自然酸化膜を薄くする上で顕著
な効果のあることが解る。
化膜の膜厚との関係を炭素系エッチングガスを用いてド
ライエッチングによる処理を施したシリコン半導体基板
の場合（白丸で示す）と施さないシリコン半導体基板の
場合（黒丸で示す）について示す。この図からも明らか
なように、炭素系エッチングガスを用いてドライエッチ
ングによる処理を施したシリコン半導体基板の場合（白
丸で示す）には酸化に対するマージン、即ち酸化を開始
しても酸化膜が形成されるまでにかかる時間（約３０分
間）があるのに対して、その処理を施さない場合（黒丸
で示す）にはそのような酸化に対するマージンがない。
そのマージン分、同じ酸化時間に対する酸化膜厚に差異
が生じ、その差異は約２０ｎｍ程度になる。このよう
に、炭素系エッチングガスを用いてドライエッチングに
よる処理を施すことには自然酸化膜を薄くする上で顕著
な効果のあることが解る。
【００２６】図４はＭＩＳ容量のＱBD[ Ｃ／ｃｍ2]と累
積不良率[ ％] との関係をライトエッチングに関する４
つのケースについて示すもので、曲線が右寄りに位置す
る程誘電膜（Ｓｉ3 Ｎ4 ）の膜質の良さを示し、ライト
エッチングを行わなかった場合（ＬＥＣ０ｎｍ）の方が
誘電膜の絶縁破壊が起きにくい、即ち誘電膜の膜質が良
好であることが分かる。即ち、ＭＩＳ容量に電荷を充電
するとその充電電荷量に比例して端子電圧が高くなり、
やがて破壊する。そこで、数十、数百という多数の容量
素子について充電しその充電量を破壊するまで高めてど
れだけの充電量で破壊したかを測定し、横軸に各充電電
荷量[ Ｃ／ｃｍ2]をとり縦軸に累積故障率[ ％] をとっ
たグラフが図４なのである。これにより、本発明適用に
よって膜質の劣化するおそれがないのみならず、膜質が
向上することが解る。
積不良率[ ％] との関係をライトエッチングに関する４
つのケースについて示すもので、曲線が右寄りに位置す
る程誘電膜（Ｓｉ3 Ｎ4 ）の膜質の良さを示し、ライト
エッチングを行わなかった場合（ＬＥＣ０ｎｍ）の方が
誘電膜の絶縁破壊が起きにくい、即ち誘電膜の膜質が良
好であることが分かる。即ち、ＭＩＳ容量に電荷を充電
するとその充電電荷量に比例して端子電圧が高くなり、
やがて破壊する。そこで、数十、数百という多数の容量
素子について充電しその充電量を破壊するまで高めてど
れだけの充電量で破壊したかを測定し、横軸に各充電電
荷量[ Ｃ／ｃｍ2]をとり縦軸に累積故障率[ ％] をとっ
たグラフが図４なのである。これにより、本発明適用に
よって膜質の劣化するおそれがないのみならず、膜質が
向上することが解る。
【００２７】図５は図１に示した実施の形態における場
合の各ロットのＭＩＳ容量の容量値の各ロット毎の平均
値／Ｘ（明細書において便宜上／を以てバーに代える。
しかして、／Ｘは平均値を示す。）及び各ロット内のば
らつきＲ（ロットの平均値と最も大きな差のあるものと
の容量値の差）を示す図である。このようにロット間の
平均容量／Ｘのばらつきは小さく、また各ロット内にお
けるばらつきＲは小さい。尚、ロット番号１５のロット
におけるＲが他のロットのそれに比較して異常に大きい
のは測定系のエラーによるものと判明した。
合の各ロットのＭＩＳ容量の容量値の各ロット毎の平均
値／Ｘ（明細書において便宜上／を以てバーに代える。
しかして、／Ｘは平均値を示す。）及び各ロット内のば
らつきＲ（ロットの平均値と最も大きな差のあるものと
の容量値の差）を示す図である。このようにロット間の
平均容量／Ｘのばらつきは小さく、また各ロット内にお
けるばらつきＲは小さい。尚、ロット番号１５のロット
におけるＲが他のロットのそれに比較して異常に大きい
のは測定系のエラーによるものと判明した。
【００２８】図５から明らかなように、各ロット間のば
らつきも各ロット内におけるばらつきも相当に小さいと
いえる。
らつきも各ロット内におけるばらつきも相当に小さいと
いえる。
【００２９】図６（Ａ）乃至（Ｃ）は本発明をウオッシ
ュドポリシリコンエミッタタイプのダブルポリシリコン
型バイポーラトランジスタの製造に適用した実施の形態
（第２の実施の形態）を工程順に示すものである。
ュドポリシリコンエミッタタイプのダブルポリシリコン
型バイポーラトランジスタの製造に適用した実施の形態
（第２の実施の形態）を工程順に示すものである。
【００３０】（Ａ）第１層目のポリシリコン層１３上の
層間絶縁膜１４を形成し、該層間絶縁膜１４及び該ポリ
シリコン層１３に対してエミッタ形成用の開口１５を形
成する選択的エッチング処理を施す。その後、サイドウ
ォール形成用絶縁膜１６を形成する。図６（Ａ）は該絶
縁膜１６形成後の状態を示す。
層間絶縁膜１４を形成し、該層間絶縁膜１４及び該ポリ
シリコン層１３に対してエミッタ形成用の開口１５を形
成する選択的エッチング処理を施す。その後、サイドウ
ォール形成用絶縁膜１６を形成する。図６（Ａ）は該絶
縁膜１６形成後の状態を示す。
【００３１】（Ｂ）その後、上記サイドウォール形成用
絶縁膜１６に対してＲＩＥによるエッチング処理を施
し、開口１５の内側面にのみ絶縁膜１６が残存するよう
にする。このエッチングは図１に示す実施の形態と同様
に炭素系エッチングガスを用いて行う。すると、基板１
の表面にＳｉＣ膜１８が生じる。
絶縁膜１６に対してＲＩＥによるエッチング処理を施
し、開口１５の内側面にのみ絶縁膜１６が残存するよう
にする。このエッチングは図１に示す実施の形態と同様
に炭素系エッチングガスを用いて行う。すると、基板１
の表面にＳｉＣ膜１８が生じる。
【００３２】（Ｃ）しかる後、第２層目のポリシリコン
層１９を形成する。これによりエミッタが形成される。
層１９を形成する。これによりエミッタが形成される。
【００３３】この実施形態によってもＳｉＣ膜により自
然酸化膜の生成を抑制することができるので、自然酸化
膜の膜厚、膜質のばらつきに起因するトランジスタの特
性のばらつきを小さくすることができる。
然酸化膜の生成を抑制することができるので、自然酸化
膜の膜厚、膜質のばらつきに起因するトランジスタの特
性のばらつきを小さくすることができる。
【００３４】図７（Ａ）乃至（Ｃ）は本発明をウオッシ
ュドポリシリコンエミッタタイプのシングルポリシリコ
ン型バイポーラトランジスタの製造に適用した実施の形
態（第３の実施の形態）を工程順に示すものである。
ュドポリシリコンエミッタタイプのシングルポリシリコ
ン型バイポーラトランジスタの製造に適用した実施の形
態（第３の実施の形態）を工程順に示すものである。
【００３５】（Ａ）図７（Ａ）に示すように基板１上に
絶縁膜５を形成する。
絶縁膜５を形成する。
【００３６】（Ｂ）次に、図７（Ｂ）に示すように、レ
ジスト膜２０をマスクとして上記絶縁膜５を、図１に示
した実施形態と同様に炭素系エッチングガスを用いての
ＲＩＥエッチングすることによりエミッタ形成用開口１
５を形成する。すると、基板１の表面にＳｉＣ膜１８が
生じる。
ジスト膜２０をマスクとして上記絶縁膜５を、図１に示
した実施形態と同様に炭素系エッチングガスを用いての
ＲＩＥエッチングすることによりエミッタ形成用開口１
５を形成する。すると、基板１の表面にＳｉＣ膜１８が
生じる。
【００３７】（Ｃ）その後、エッチングマスクとして用
いたレジスト膜２０を除去し、その後、エミッタとなる
ポリシリコン層２１を形成し、その後、該ポリシリコン
層２１をパターニングする。
いたレジスト膜２０を除去し、その後、エミッタとなる
ポリシリコン層２１を形成し、その後、該ポリシリコン
層２１をパターニングする。
【００３８】この実施形態によってもＳｉＣ膜により自
然酸化膜の生成を抑制することができるので、自然酸化
膜の膜厚、膜質のばらつきに起因するトランジスタの特
性のばらつきを小さくすることができる。
然酸化膜の生成を抑制することができるので、自然酸化
膜の膜厚、膜質のばらつきに起因するトランジスタの特
性のばらつきを小さくすることができる。
【００３９】尚、上記各実施の形態は、自然酸化膜の生
成を抑制するＳｉＣ膜をＲＩＥエッチングを炭化系エッ
チングガスを用いてのエッチングにより行うことによっ
て為すものであるが、しかし、半導体基板表面部に炭素
をイオン打ち込みすることによりＳｉＣ膜を形成するよ
うにしても良い。また、上記各実施の形態は、半導体基
板表面の絶縁膜を選択的に形成してその表面を部分的に
露出する場合に適用したものであったが、絶縁膜を全面
的にエッチングする場合にも適用することができる。ま
た、表面上の絶縁膜が形成される半導体は単結晶半導体
基板（厳密にはエピタキシャル成長層の場合もある。）
であったが、多結晶シリコン半導体層、或はアモルファ
ス半導体層、特にパターニングされた多結晶シリコン半
導体層、或はアモルファス半導体層であっても良い。
成を抑制するＳｉＣ膜をＲＩＥエッチングを炭化系エッ
チングガスを用いてのエッチングにより行うことによっ
て為すものであるが、しかし、半導体基板表面部に炭素
をイオン打ち込みすることによりＳｉＣ膜を形成するよ
うにしても良い。また、上記各実施の形態は、半導体基
板表面の絶縁膜を選択的に形成してその表面を部分的に
露出する場合に適用したものであったが、絶縁膜を全面
的にエッチングする場合にも適用することができる。ま
た、表面上の絶縁膜が形成される半導体は単結晶半導体
基板（厳密にはエピタキシャル成長層の場合もある。）
であったが、多結晶シリコン半導体層、或はアモルファ
ス半導体層、特にパターニングされた多結晶シリコン半
導体層、或はアモルファス半導体層であっても良い。
【００４０】
【発明の効果】請求項１の半導体装置の製造方法によれ
ば、エッチングにより露出した半導体表面上にＳｉＣ膜
を形成し、該ＳｉＣ膜を除去することなくその上に上記
薄膜を形成するので、薄膜の形成前における自然酸化膜
の生成はＳｉＣ膜により抑止することができる。従っ
て、自然酸化膜による、コンタクト抵抗の増大、ウオッ
シュドポリシリコンエミッタトランジスタの特性の変
動、ＭＩＳ容量の減少等の弊害をなくすことができる。
ば、エッチングにより露出した半導体表面上にＳｉＣ膜
を形成し、該ＳｉＣ膜を除去することなくその上に上記
薄膜を形成するので、薄膜の形成前における自然酸化膜
の生成はＳｉＣ膜により抑止することができる。従っ
て、自然酸化膜による、コンタクト抵抗の増大、ウオッ
シュドポリシリコンエミッタトランジスタの特性の変
動、ＭＩＳ容量の減少等の弊害をなくすことができる。
【図１】（Ａ）乃至（Ｅ）は本発明半導体装置の製造方
法の第１の実施の形態を工程順に示す断面図である。
法の第１の実施の形態を工程順に示す断面図である。
【図２】（Ａ）乃至（Ｃ）は三つのケースについて自然
酸化膜の生成を比較して示すものである。
酸化膜の生成を比較して示すものである。
【図３】酸化時間と酸化により形成される酸化膜の膜厚
との関係を炭素系エッチングガスを用いてドライエッチ
ング処理を施したシリコン半導体基板の場合（白丸で示
す）と施さないシリコン半導体基板の場合（黒丸で示
す）について示すグラフである。
との関係を炭素系エッチングガスを用いてドライエッチ
ング処理を施したシリコン半導体基板の場合（白丸で示
す）と施さないシリコン半導体基板の場合（黒丸で示
す）について示すグラフである。
【図４】ＭＩＳ容量のＱBD[ Ｃ／ｃｍ2]と累積不良率[
％] との関係をライトエッチングに関する４つのケース
について示すグラフである。
％] との関係をライトエッチングに関する４つのケース
について示すグラフである。
【図５】図１に示した実施の形態における場合の各ロッ
トのＭＩＳ容量の容量値の各ロット毎の平均値／Ｘ及び
各ロット内のばらつきＲを示す図である。
トのＭＩＳ容量の容量値の各ロット毎の平均値／Ｘ及び
各ロット内のばらつきＲを示す図である。
【図６】（Ａ）乃至（Ｃ）は本発明半導体装置の製造方
法の第２の実施の形態を工程順に示す断面図である。
法の第２の実施の形態を工程順に示す断面図である。
【図７】（Ａ）乃至（Ｃ）は本発明半導体装置の製造方
法の第３の実施の形態を工程順に示す断面図である。
法の第３の実施の形態を工程順に示す断面図である。
１（２）・・・半導体、７・・・薄膜、１８・・・Ｓｉ
Ｃ膜。
Ｃ膜。
Claims (7)
- 【請求項１】 シリコン半導体表面上の絶縁膜を選択的
又は全面的にエッチングすることにより該シリコン半導
体表面を全面的に又は選択的に露出させ、その後、少な
くともそのエッチングされた部分を覆う薄膜を形成する
半導体装置の製造方法において、 上記エッチングと同時又はその後、該エッチングにより
露出する部分表面に炭化シリコン層を形成し、 上記炭化シリコン層を除去することなくその上に上記薄
膜の形成を行うことを特徴とする半導体装置の製造方法 - 【請求項２】 炭化シリコン層の形成を、エッチングガ
スとして炭素原子を含んだ炭素系ガスを用いることによ
りシリコン半導体表面を全面的に又は選択的に露出させ
るエッチングと同時に行うことを特徴とする請求項１記
載の半導体装置の製造方法 - 【請求項３】 炭化シリコン層の形成を、シリコン半導
体表面を全面的に又は選択的に露出させるエッチングの
終了後シリコン半導体の露出した表面部に炭素をイオン
打ち込みすることにより行うことを特徴とする請求項１
記載の半導体装置の製造方法 - 【請求項４】 エッチングされた部分を覆う薄膜が導電
層であることを特徴とする請求項１、２又は３記載の半
導体装置の製造方法 - 【請求項５】 エッチングされた部分を覆う薄膜が絶縁
層であることを特徴とする請求項１、２又は３記載の半
導体装置の製造方法 - 【請求項６】 シリコン半導体が単結晶シリコン半導体
であることを特徴とする請求項１、２、３、４又は５記
載の半導体装置の製造方法 - 【請求項７】 シリコン半導体が多結晶又はアモルファ
スシリコン半導体であることを特徴とする請求項１、
２、３、４又は５記載の半導体装置の製造方法
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01831797A JP3651160B2 (ja) | 1997-01-31 | 1997-01-31 | 半導体装置の製造方法 |
| US09/015,513 US5998302A (en) | 1997-01-31 | 1998-01-29 | Method of manufacturing semiconductor device |
| NL1008180A NL1008180C2 (nl) | 1997-01-31 | 1998-02-02 | Werkwijze voor het fabriceren van een halfgeleider inrichting. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01831797A JP3651160B2 (ja) | 1997-01-31 | 1997-01-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214794A true JPH10214794A (ja) | 1998-08-11 |
| JP3651160B2 JP3651160B2 (ja) | 2005-05-25 |
Family
ID=11968247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01831797A Expired - Lifetime JP3651160B2 (ja) | 1997-01-31 | 1997-01-31 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5998302A (ja) |
| JP (1) | JP3651160B2 (ja) |
| NL (1) | NL1008180C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010123866A (ja) * | 2008-11-21 | 2010-06-03 | Sharp Corp | 半導体装置及びその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3305270B2 (ja) * | 1998-09-14 | 2002-07-22 | 宮崎沖電気株式会社 | 半導体装置の製造方法 |
| US6335292B1 (en) * | 1999-04-15 | 2002-01-01 | Micron Technology, Inc. | Method of controlling striations and CD loss in contact oxide etch |
| JP4870873B2 (ja) * | 2001-03-08 | 2012-02-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP5110885B2 (ja) * | 2007-01-19 | 2012-12-26 | キヤノン株式会社 | 複数の導電性の領域を有する構造体 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3577285A (en) * | 1968-03-28 | 1971-05-04 | Ibm | Method for epitaxially growing silicon carbide onto a crystalline substrate |
| JPH03185826A (ja) * | 1989-12-15 | 1991-08-13 | Nippon Mining Co Ltd | 半導体装置の製造方法 |
| US5021121A (en) * | 1990-02-16 | 1991-06-04 | Applied Materials, Inc. | Process for RIE etching silicon dioxide |
| JPH0864559A (ja) * | 1994-06-14 | 1996-03-08 | Fsi Internatl Inc | 基板面から不要な物質を除去する方法 |
| US5756391A (en) * | 1995-03-24 | 1998-05-26 | Kabushiki Kaisha Toshiba | Anti-oxidation layer formation by carbon incorporation |
-
1997
- 1997-01-31 JP JP01831797A patent/JP3651160B2/ja not_active Expired - Lifetime
-
1998
- 1998-01-29 US US09/015,513 patent/US5998302A/en not_active Expired - Lifetime
- 1998-02-02 NL NL1008180A patent/NL1008180C2/nl not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010123866A (ja) * | 2008-11-21 | 2010-06-03 | Sharp Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| NL1008180A1 (nl) | 1998-08-03 |
| JP3651160B2 (ja) | 2005-05-25 |
| US5998302A (en) | 1999-12-07 |
| NL1008180C2 (nl) | 2002-01-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100394517B1 (ko) | 집적회로에트렌치격리구조를형성하는방법 | |
| JPH11289006A (ja) | 集積回路にトレンチアイソレ―ションを形成する方法 | |
| US7808019B2 (en) | Gate structure | |
| JP4337970B2 (ja) | フラッシュメモリセルの製造方法 | |
| JP3022689B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP3651160B2 (ja) | 半導体装置の製造方法 | |
| KR20030051018A (ko) | 반도체 소자의 소자 분리막 형성방법 | |
| JP2000031086A (ja) | 半導体製造における自己整合接点プロセスおよび標準の自己整合接点半導体製造プロセスの改良方法ならびに自己整合接点半導体製造方法 | |
| US6229155B1 (en) | Semiconductor and method of fabricating | |
| JP2001185722A (ja) | 半導体集積回路装置の製造方法 | |
| KR100417461B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2003298049A (ja) | 半導体装置の製造方法 | |
| JP3902417B2 (ja) | 半導体装置の製造方法 | |
| JP3716007B2 (ja) | 半導体装置の製造方法 | |
| KR100520140B1 (ko) | 반도체소자의캐패시터제조방법 | |
| JPH02153534A (ja) | 半導体装置の製造方法 | |
| KR100248510B1 (ko) | 반도체 장치 제조 방법 | |
| JP4122197B2 (ja) | 半導体装置の製造方法 | |
| JP2001044443A (ja) | 半導体製造方法および半導体装置 | |
| KR100223586B1 (ko) | 트렌치 하부의 라운딩 제조 공정 | |
| JPH07226502A (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| JP2001102570A (ja) | 半導体トランジスタ及びその製造方法 | |
| JP2001148463A (ja) | 半導体装置の製造方法 | |
| JPH10163322A (ja) | 半導体装置及びその製造方法 | |
| KR20060075424A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040930 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041015 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041019 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041026 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041202 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050201 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050214 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080304 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100304 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100304 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110304 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120304 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120304 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130304 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130304 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140304 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |