NL1008180C2 - Werkwijze voor het fabriceren van een halfgeleider inrichting. - Google Patents
Werkwijze voor het fabriceren van een halfgeleider inrichting. Download PDFInfo
- Publication number
- NL1008180C2 NL1008180C2 NL1008180A NL1008180A NL1008180C2 NL 1008180 C2 NL1008180 C2 NL 1008180C2 NL 1008180 A NL1008180 A NL 1008180A NL 1008180 A NL1008180 A NL 1008180A NL 1008180 C2 NL1008180 C2 NL 1008180C2
- Authority
- NL
- Netherlands
- Prior art keywords
- film
- etching
- semiconductor
- silicon
- semiconductor device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 65
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 238000000034 method Methods 0.000 title description 9
- 239000010408 film Substances 0.000 claims description 125
- 238000005530 etching Methods 0.000 claims description 60
- 238000011282 treatment Methods 0.000 claims description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- 239000007789 gas Substances 0.000 claims description 16
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 16
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 16
- 229910052799 carbon Inorganic materials 0.000 claims description 14
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 13
- 239000010409 thin film Substances 0.000 claims description 12
- 125000004432 carbon atom Chemical group C* 0.000 claims description 2
- -1 carbon ions Chemical class 0.000 claims description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 claims 1
- 239000004020 conductor Substances 0.000 claims 1
- 239000011261 inert gas Substances 0.000 claims 1
- 239000000203 mixture Substances 0.000 claims 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 1
- 230000003647 oxidation Effects 0.000 description 31
- 238000007254 oxidation reaction Methods 0.000 description 31
- 239000010410 layer Substances 0.000 description 28
- 239000000758 substrate Substances 0.000 description 19
- 229920005591 polysilicon Polymers 0.000 description 18
- 239000003990 capacitor Substances 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 10
- 238000001020 plasma etching Methods 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 229910007277 Si3 N4 Inorganic materials 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-O Ammonium Chemical compound [NH4+] QGZKDVFQNNGYKY-UHFFFAOYSA-O 0.000 description 1
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- IUHFWCGCSVTMPG-UHFFFAOYSA-N [C].[C] Chemical compound [C].[C] IUHFWCGCSVTMPG-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 125000001495 ethyl group Chemical group [H]C([H])([H])C([H])([H])* 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Ceramic Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
WERKWIJZE VOOR HET FABRICEREN VAN EEN 5 HALFGELEIDER INRICHTING
ACHTERGROND VAN DE UITVINDING
10 De onderhavige uitvinding heeft betrekking op een vervaardigingswerkwijze voor een halfgeleiderinrichting en betreft meer in het' bijzonder een vervaardigingswerkwijze voor een halfgeleider inrichting van het selectief of geheel etsen van een isolerende film op het 15 oppervlak van een silicium halfgeleider, teneinde het oppervlak van de silicium halfgeleider volledig of selectief bloot te leggen en vervolgens een dunne film te vormen, teneinde tenminste het weggeëtste gedeelte te bedekken.
20 Teneinde het contact tot stand te brengen tussen een silicium halfgeleider substraat of een van een patroon voorziene polysilicium halfgeleider laag en andere geleidende lagen bij het vervaardigen van een halfgeleider inrichting op silicium basis, is een proces 25 afgelegd van het vormen van een isolerende tussenfilm-laag, voordat de andere geleidende lagen zijn gevormd, gevolgd door het selectief wegetsen van een gedeelte van de isolerende film tussenlaag, waarbij het contact tot stand is gebracht (selectief is een fotoweerstandsfilm 30 gevormd en vervolgens heeft er een natte etsbehandeling plaatsgevonden door gebruik te maken van de film als masker), waarbij het gedeelte wordt verwijderd en een opening wordt gevormd, waarbij vervolgens andere geleidende films worden gevormd (polysilicium film, 35 silicide film, metaalfilm) (de film wordt geheel gevormd door het chemisch damp afzetten (CVD), sputteren of dergelijke en vervolgens wordt er een foto etsbehandeling uitgevoerd).
1ΠΠαιan 2
Wanneer er een MIS condensator wordt gevormd, wordt de isolerende film op het oppervlak van het halfgeleider substraat, waarin elk halfgeleider gebied is gevormd, selectief geëtst om een opening te vormen en 5 vervolgens wordt een isolerende film gevormd uit silicium nitride Si3N4, welke de diëlektrische substantie vormt.
Echter bestaat er het probleem, dat wanneer de isolerende tussenfilmlaag op het silicium halfgeleider substraat of het van een patroon voorziene polysilicium 10 halfgeleider laagmateriaal wordt geëtst om een opening te vormen en het oppervlak van het halfgeleider substraat of de halfgeleider laag bloot te leggen, wordt het oppervlak van het openingsgedeelte op natuurlijke wijze geoxideerd vanaf dat moment, totdat de geleidende laag of de 15 isolerende film, die de diëlektrische substantie vormt, is aangebracht. De natuurlijke oxidatie treedt op als gevolg van het reinigen in een behandelingsoplossing, of wanneer deze aan de lucht wordt blootgesteld.
De natuurlijke oxidatie verhoogt de 20 contactweerstand, en leidt tot dispersie, hetgeen dus ongepast is. In het geval van een gewassen polysilicium emitter transistor, leidt dit tot spreiding in eigenschappen, zoals stroomversterking, frequentie karakteristiek, etc. van de transistor, hetgeen ongewenst 25 is. In het geval van een MIS (Metal Insulator
Semiconductor) condensator beperkt het de capaciteits-waarde en leidt tot spreiding, hetgeen aldus ongewenst is.
In het geval van de MIS condensator, dient de 30 parasitaire capaciteit als gevolg van een natuurlijke oxidatiefilm als een serie capaciteit ten opzichte van de originele capaciteit. Het ontwerp van de isolerende film, die is gevormd uit siliciumnitride of dergelijke, welke de diëlektrische substantie vormt, is gericht op het 35 dunne film ontwerp als gevolg van het qua afmeting beperken van de IC, hetgeen in de toekomst nog verder zal verergeren, en aldus zal de mate van variatie van de capaciteit als gevolg van de natuurlijke oxidatiefilm 10na 1 on 3 meer en meer worden vergroot, zodat dit probleem bijzonder belangrijk is.
Bijgevolg heeft de uitvinder van deze aanvrage verscheidene experimenten uitgevoerd en heeft hij als 5 gevolg daarvan gevonden, dat een siliciumcarbide SixCy (waarnaar hierna slechts verwezen wordt als "SiC") film, welke is samengesteld uit silicium en koolstof (carbon) C een functie heeft bij het verbieden van de vorming van de natuurlijke oxidatiefilm. Bijgevolg heeft hij gezocht 10 naar een effectief gebruik van de Sic film teneinde de natuurlijke oxidatiefilm te blokkeren en heeft hij de onderhavige uitvinding geïmplementeerd.
SAMENVATTING VAN DE UITVINDING 15 D.w.z. de onderhavige uitvinding stelt zich ten doel om het vormen van een natuurlijke oxidatiefilm te beletten tussen het oppervlak van een halfgeleider en een dunne film in een halfgeleider inrichtingsvervaardigings-20 werkwijze door het selectief of volledig etsen van een isolerende film op het oppervlak van een silicium halfgeleider, teneinde het silicium halfgeleider oppervlak geheel of gedeeltelijk bloot te leggen, en vervolgens een dunne film te vormen, die tenminste het 25 geëtste gedeelte bedekt.
Een halfgeleider inrichting vervaardigings-inrichting overeenkomstig de onderhavige uitvinding is gekenmerkt doordat simultaan met of na een etsbehandeling, een SiC film op het halfgeleider 30 oppervlak is gevormd, welk oppervlak is blootgelegd door de etsbehandeling, en de dunne film is gevormd op de SiC film zonder de SiC film te verwijderen.
Volgens de vervaardigingswerkwijze voor het vervaardigen van de halfgeleider inrichting volgens de 35 onderhavige uitvinding is de SiC film op het halfgeleider oppervlak gevormd, welke is blootgelegd door de etsbehandeling en de dunne film is gevormd op de SiC film zonder de SiC film te verwijderen. Bijgevolg kan het 1 Π Π Q 1 O r\ 4 opwekken van een natuurlijke oxidatiefilxn voordat de dunne film is gevormd door de SiC film worden geblokkeerd. Dienovereenkomstige nadelen, zoals de toename van de contactweerstand, de variatie van de 5 eigenschappen van de gewassen polysilicium eraittertransistor, de reductie van de MIS capaciteit, etc. als gevolg van de natuurlijke oxidatiefilm, worden vermeden.
10 KORTE BESCHRIJVING VAN DE TEKENINGEN
Fig.lA tot IE zijn aanzichten in dwarsdoorsnede, welke het proces van een eerste uitvoeringsvorm van een vervaardigingswerkwijze voor een halfgeleider inrichting 15 overeenkomstig de onderhavige uitvinding toont;
Fig.2A tot 2C representeren de vergelijkende resultaten in drie gevallen bij het vormen van een natuurlijke oxidefilm;
Fig.3 is een grafiek die de relatie toont tussen 20 de oxidatietijd en de filmdikte van de oxidefilm, die door oxidatie is gevormd in het geval van het silicium halfgeleider substraat (zoals aangegeven door een witte punt), welke is onderworpen aan de drijvende etsbehandeling, waarbij gebruik gemaakt is van het etsgas 25 op koolstof basis, en in het geval van het silicium halfgeleider substraat (zoals aangeduid met een zwarte punt), welke is onderworpen aan de niet drijvende etsbehandeling.
Fig.4 is een grafiek die de relatie toont tussen 30 Qbo [C/cm2] van MIS condensator en het accumulatieve defecte gedeelte [%] in vier gevallen van lichtetsen;
Fig.5 is een diagram dat de gemiddelde waarde/X elk deel van de capaciteitswaarde van de MIS condensator van elke portie en de spreiding R in elke portie in de 35 uitvoeringsvorm, die in de figuren IA tot IE is getoond;
Fig.6A tot 6C zijn aanzichten in dwarsdoorsnede die de werkwijze van een tweede uitvoeringsvorm van een ί Π Γ) O » Λ 5 halfgeleider inrichting vervaardigingswerkwijze toont overeenkomstig de onderhavige uitvinding; en
Fig.7A tot 7C zijn aanzichten in dwarsdoorsnede, die de werkwijze weergeven van een derde uitvoeringsvorm 5 van een halfgeleider inrichting vervaardigingswerkwijze overeenkomstig de onderhavige uitvinding.
GEDETAILLEERDE BESCHRIJVING VAN DE VOORKEURSUITVOERINGSVORMEN
10
De onderhavige uitvinding zal in detail worden beschreven op basis van de voorkeursuitvoeringsvormen, onder verwijzing naar de bijgaande tekeningen.
Fig.lA tot IE tonen één uitvoeringsvorm (eerste 15 uitvoeringsvorm) waarin de onderhavige uitvinding is toegepast bij het vormen van een MIS condensator.
(A) Een selectieve oxidatiefilm 4 is gevormd op een halfgeleider substraat 1, waarbij ion implantatie en thermische diffusiebehandelingen hebben plaatsgevonden om 20 een isolatielaag 3 aan te brengen, teneinde element- scheiding tot stand te brengen, en vervolgens is een TEOS (Tetra Ethyl Ortho Silicaat) -sio2 film 5 met een filmdikte van ongeveer 130 nm door druk gereduceerd CVD gevormd. Fig.lA toont een toestand nadat de TE0S-Si02 film 25 5 is gevormd. 2 representeert een halfgeleider gebied, dat fungeert als een elektrode van een MIScondensator, en deze is element gescheiden van de andere halfgeleider gebieden door de selectieve oxidatiefilm 4 en de isolatielaag 3.
30 (B) Vervolgens is de Si02 film 5 selectief geëtst door RIE (Reactief Ion Etsen) om een opening 6 te vormen. Het gebied waarin de opening 6 is gevormd zal fungeren als een effectief vormingsgebied voor een MIS condensator element. In de aanverwante techniek vindt de vorming van 35 de opening 6 plaats door het oplossingsetsen. Echter vindt het in deze uitvoeringsvorm plaats door RIE, waarbij gebruik gemaakt is van een etsgas op basis van koolstof, zodat de groei van de natuurlijke oxidatiefilm 1 Π η λ j _ 6 kan worden onderdrukt door het vormen van een later beschreven SIC film, om te voldoen aan de hoge precisie en aan het ontwerp ter zake van de beperkte afmeting. De RIE conditie is op dit moment zodanig, dat het vermogen 5 van RF gelijk is aan 750 W en de mate van vacuüm gelijk is aan 227Pa. Terwijl gas wordt gebruikt ingesteld op 60SCCM voor CF4, is dit 900SCCM voor Ar en 60SCCM voor CHF3. Door gebruik te maken van een etsgas op koolstofbasis, dat koolstofatomen als hierboven 10 beschreven etsgas bevat, is een dunne SiC film (niet getoond) gevormd. De SiC film dient ertoe om het opwekken van de natuurlijke oxidatiefilm te onderdrukken. Dit effect zal later in detail worden beschreven.
Teneinde het oppervlak van het halfgeleider 15 gebied 2 van het halfgeleider substraat l vollediger bloot te leggen, vindt het etsen plaats op een wijze, waarbij ongeveer 30% van de filmdikte van de Si02 film 5 wordt overgeëtst. In deze uitvoeringsvorm is de Si02 film gelijk aan ongeveer 130 nm en aldus vindt het etsen van 20 ongeveer I70nm plaats. Fig.lB toont de toestand na de etsbehandeling. Ofschoon er een zeer lichte natuurlijke oxidatiefilm is gevormd, is de dikte daarvan ongeveer 0,7 nm en dit ligt op een verwaarloosbaar niveau, en dus is deze niet weergegeven. Voorts is de natuurlijke 25 oxidatiefilm veel dunner, en dus is deze niet weergegeven.
Aansluitend is een nabehandeling uitgevoerd. In het bijzonder is de weerstands film, die is gebruikt als een etsmasker in de selectieve etsbehandeling verwijderd 30 door een verassingsbehandeling, waarbij gebruik gemaakt wordt van een verasser (asher) . Vervolgens wordt een reinigingsbehandeling met waterstof sulfaatperoxide (SH: gemengde oplossing van zwavelzuur en waterstofperoxide) uitgevoerd en verder wordt een reinigingsbehandeling met 35 standaard reiniging (SC:gemengde wateroplossing van ammonium en waterstofperoxide) uitgevoerd, en wordt de nabehandeling van het selectieve etsen afgemaakt.
J 0 Π ft 1 9. n 7
Tot nu toe bestaat er een techniek voor het verwijderen van de isolerende film op het halfgeleider substraat door gebruik te maken van het etsgas op koolstofbasis. Echter vindt in een dergelijk geval, 5 teneinde de natuurlijke oxidatiefilm op het blootgelegde oppervlak van het halfgeleider substraat en de beschadigingslaag te verwijderen, een lichte etsbehandeling voor het etsen van het oppervlak bijvoorbeeld over ongeveer 10 nm plaats nadat het etsen 10 is af gemaakt en voordat de weerstandsf ilm is verwijderd (nabehandeling) . Dit etsen vindt plaats door gebruik te maken van Light Etching Chamber, bijvoorbeeld onder de conditie: RF vermogen van 100W; vacuüm van 133Pa; 100SCCM aan CF4 en 100 SCCM aan Oz in gas; en etstijd van ongeveer 15 3 0 sec. Echter is door de uitvinder van deze aanvrage uitgevonden, dat het beter is om af te zien van deze etsbehandeling omdat het etsen de Sic film verwijdert, welke ertoe dient om de vorming van de natuurlijke oxidatiefilm te onderdrukken. Dit punt zal later worden 20 beschreven onder verwijzing naar de figuren 2A tot 2C.
(C) Aansluitend is een Si3N4 film (de filmdikte is ingesteld op 20-40nm) 7, welke fungeert als diëlektrische substantie van de MIS condensator, gevormd door drukbeperkt CVD, en vervolgens is de Si3N4 film 7 van een 25 patroon voorzien door de selectieve etsbehandeling. Het selectieve etsen is uitgevoerd door een plasma etsen, waarbij gebruik gemaakt is van een fotoweerstandsfilm als masker. Fig.lC toont de toestand na het selectieve etsen van de Si3N4 film 7.
30 (D) Vervolgens is een polysilicium laag (dikte is ongeveer bijvoorbeeld 150 nm) 8, welke zal fungeren als een bovenste elektrode van de MIS capaciteit, gevormd. In het bijzonder is deze gevormd door het aanbrengen van een siliciumlaag door het drukbeperkte CVD, gevolgd door het 35 dopen met verontreinigingen en het etsen onder gebruikmaking van RIE met een fotoweerstandsf ilm als masker. Daarna is een sio2 film (400 nm) 9, welke zal fungeren als een isolerende tussenfilmlaag gevormd door J 0 0 R 1 A ft 8 normaal druk CVD bijvoorbeeld. Daarna is de film 9 selectief geëtst om te worden geopend. 10 representeert de opening. Fig.ID toont de toestand nadat de opening 10 is gevormd.
5 (E) Vervolgens is een aluminiumfilm 12 gevormd door bijvoorbeeld sputtering, en dan van een patroon voorzien. Fig.lE toont de toestand na het aanbrengen van het patroon.
Fig.2A tot 2C tonen het opwekken van de 10 natuurlijke oxidatiefilm in drie soorten vergelijkbare gevallen. Fig.2A toont het. geval, waarin MISRIE [de vorming van de opening door RIE, zoals getoond in fig.lB, het lichte etsen ] [LEC: het etsen na MISRIE, dat tot nu toe is uitgevoerd, doch in deze uitvoeringsvorm niet is 15 uitgevoerd] en de nabehandeling [de behandeling van het verwijderen van de fotogevoelige film, etc. , en het reinigen ] worden uitgevoerd. In dit geval is een extreem dikke natuurlijke oxidatief ilm met een dikte van 5nm gevormd door het ontladen na het licht etsen LEC.
20 Fig.2B toont het geval van deze uitvoeringsvorm dat in de fig.lA tot IE is getoond, d.w.z. het geval, waarin de nabehandeling is uitgevoerd zonder dat het licht etsen (LEC) na MISRIE is uitgevoerd. In dit geval, daar het licht etsen niet is uitgevoerd, wordt de Sic 25 film niet verwijderd. Dienovereenkomstig kan de vorming van de natuurlijke oxidatiefilm door de Sic film worden onderdrukt, en kan de filmdikte van de natuurlijke oxidatiefilm in de eindstap worden ingesteld op een extreem kleine waarde, 0,7 nm.
30 Fig.2C toont het geval, waarin een natte etsbehandeling (etsdiepte is lOnm) voor het verwijderen van de natuurlijke oxidatiefilm is uitgevoerd na de MISRIE, waarbij LEC behandelingen zijn uitgevoerd, en vervolgens de nabehandeling heeft plaatsgevonden. In dit 35 geval is de natuurlijke oxidatiefilm gelijk aan l,4nm.
Zoals duidelijk is uit de fig.2A tot 2C is het geval, dat in fig.2B is getoond, d.w.z. het geval van J π n «1 & λ 9 deze uitvoeringsvorm, de LEC behandelingsstap niet uitgevoerd.
Fig.3 toont de relatie tussen de oxidatietijd en de filmdikte van de oxidefilm, die is gevormd door de 5 oxide, zowel in het geval van een silicium halfgeleider substraat (aangeduid door een witte punt), welke is onderworpen aan een droge etsbehandeling door gebruik te maken van het op koolstof gebaseerde etsgas, en in het geval van een silicium halfgeleider substraat (aangeduid 10 door een zwarte punt), welke niet is onderworpen aan de droge etsbehandeling. Zoals duidelijk is uit fig.3, in het geval van het silicium halfgeleider substraat, dat is onderworpen aan het droge etsen, waarbij gebruik gemaakt is van het op koolstof gebaseerde etsgas (zoals is 15 aangeduid met de witte punt) , is er een grens met betrekking tot oxidatie, d.w.z. een tijd (van ongeveer 30 min.) vanaf het starttijdstip van de oxidatie totdat de oxidefilm is gevormd. Aan de andere kant, in het geval waarin de droge etsbehandeling niet is uitgevoerd, is er 20 geen marge met betrekking tot de oxidatie. De marge maakt een verschil in dikte van de oxidatiefilm met betrekking tot dezelfde oxidatietijd. Het verschil is gelijk aan ongeveer 20nm. Zoals hierboven is beschreven, is het te begrijpen, dat de droge etsbehandeling, waarbij gebruik 25 gemaakt wordt van het op koolstof gebaseerde etsgas, aanmerkelijk effectiever is om de natuurlijke oxidatiefilm dunner te maken.
Fig.4 toont de relatie tussen QBD [C/cm2] van de MIS condensator en de accumulatieve defecte fractie [%] 30 in vier gevallen van het licht etsen. De goedheid van de film kwaliteit van de diëlektrische film (Si3N4) is groter dan de gekromde lijn meer naar rechts is verschoven, en dit toont dat de diëlektrische onderbreking van de diëlektrische film moeilijker optreedt, d.w.z. dat de 35 filmkwlaiteit van de diëlektrische film hoger is wanneer er geen licht etsen is uitgevoerd (LEC Onm). D.w.z. dat wanneer ladingen worden aangebracht op de MIS condensator, neemt de klemspanning proportioneel toe met 1 Π Π fi1 On 10 de hoeveelheid lading, en slaat de MIS condensator tenslotte door. Bijgevolg zijn de capacitieve elementen van enkele tientallen tot verscheidene honderden geladen en wordt de hoeveelheid lading gemeten, welke lading 5 toeneemt totdat elk element breekt en tenslotte het element doorslaat. Een grafiek, die in fig.4 is getoond, is verkregen door elke ladingshoeveelheid [C/cm2] af te drukken op de abscis, terwijl de accumulatieve defecte fractie [%] op de ordinaat is af gedrukt. Het moge 10 duidelijk zijn uit deze grafiek, dat er niet alleen geen mogelijkheid bestaat, dat de filmkwaliteit afneemt, doch dat de filmkwaliteit ook is verbeterd.
Fig.5 is een diagram, dat de gemiddelde waarde/X (in de specificatie is / gebruikt in plaats van een 15 streep om reden van eenvoud, /X representeert een gemiddelde waarde) voor elk aandeel van de capaciteits-waarde van de MIS capaciteit van elke portie en de spreiding R in elke portie (het verschil tussen de gemiddelde waarde van de aandelen en de capaciteitswaarde 20 met het grootste verschil ten opzichte van de gemiddelde waarde). Zoals hierboven is beschreven is de spreiding van de gemiddelde capacitantie/X van de porties klein en is de spreiding R in elke portie klein. Gevonden is, dat de portie van portienummer 15 een extreem grote R heeft 25 in vergelijking met de andere porties, hetgeen is veroorzaakt door een fout in een meetsysteem.
Zoals duidelijk is uit fig.5 wordt de spreiding tussen de porties en de spreiding in elke portie gezien als zeer klein.
30 Fig.6A tot 6C tonen het proces van een uitvoeringsvorm (tweede uitvoeringsvorm) waarin de onderhavige uitvinding is toegepast op het vervaardigen van een gewassen, polysilicium emitter type, dubbel polysilicium type, bipolaire transistor.
35 (A) Een isolerende tussenfilmlaag 14 is op een polysiliciumlaag 13 gevormd, welke een eerste laag is, en een eerste etsbehandeling is uitgevoerd om een emitter vormende opening 15 aan te brengen in de isolerende 11 η n a 1 a n 11 tussenfilmlaag 14 en de polysiliciumlaag 13. Daarna is een zijwand vormende isolerende film 16 aangebracht. Fig.6A toont de toestand nadat de isolerende film 16 is gevormd.
5 (B) Daarna is een etsbehandeling onder gebruikmaking van RIE uitgevoerd op de zijwand vormende isolerende film 16 om de isolerende film 16 slechts achter te laten op het binnenvlak van de opening 15. Deze etsbehandeling is uitgevoerd door gebruik te maken van 10 etsgas op basis van koolstof op dezelfde wijze als de in fig.1 getoonde uitvoeringsvorm, waarbij er een Sic film 18 op het oppervlak van het substraat 1 is gevormd.
(C) Daarna is een polysilicium laag 19, welke een tweede laag is, gevormd, waarbij er een emitter is 15 gevormd.
Daar de vorming van de natuurlijke oxidefilm ook in deze uitvoeringsvorm door de Sic film kan worden onderdrukt, kan de spreiding in eigenschappen van transistoren als gevolg van de spreiding in de filmdikte 20 en filmkwaliteit van de natuurlijke oxidefilm worden onderdrukt.
Fig.7A tot 7C tonen het proces van een uitvoeringsvorm (derde uitvoeringsvorm) , waarin de onderhavige uitvinding is toegepast op het vervaardigen 25 van een gewassen polysilicium emittertype, enkel polysilicium type, bipolaire transistor.
(A) Zoals is getoond in fig.7A is een isolerende film 5 op een substraat 1 gevormd.
(B) Vervolgens, zoals is getoond in fig.7B, is de 30 isolerende film 5 onderworpen aan de RIE etsbehandeling, waarbij gebruik gemaakt is van een etsgas op koolstofbasis, op dezelfde wijze als in de in fig.1 getoonde uitvoeringsvorm, door gebruik te maken van de weerstandsfilm 20 als masker, teneinde een emitter 35 vormende opening 15 te vormen, waarbij er een Sic film 18 op het oppervlak van het substraat 1 optreedt.
(C) Daarna is de weerstandsfilm 20 die is gebruikt als etsmasker, verwijderd, vervolgens is een lOflfil fln 12 polysiliciumlaag 21, die fungeert als emitter, gevormd en vervolgens is de polysiliciumlaag 21 van een patroon voorzien.
Daar de vorming van de natuurlijke oxidefilm ook 5 kan worden onderdrukt in deze uitvoeringsvorm door de Sic film, kan de spreiding van de eigenschappen van de transistoren als gevolg van de spreiding van de filmdikte en de filmkwaliteit van de natuurlijke oxidefilm, worden beperkt.
10 Overeenkomstig elk van de hierboven beschreven uitvoeringsvormen is de sic film voor het onderdrukken van de vorming van de natuurlijke oxidefilm, gevormd door de RIE etsbehandeling, waarbij gebruik gemaakt is van het etsgas op koolstof basis. Echter kan de Sic film zijn 15 gevormd door het ion implanteren van koolstof op het oppervlaktegedeelte van het halfgeleider substraat.
Voorts is elk van de hierboven beschreven uitvoeringsvormen toegepast op het geval, waarin de isolerende film selectief op het oppervlak van het 20 halfgeleider substraat is gevormd, teneinde gedeeltelijk het oppervlak daarvan bloot te leggen. Echter is deze toepasbaar op het geval, waarin de isolerende film volledig is geëtst. Voorts is de halfgeleider, waarop de isolerende film is gevormd, een monokristallijn 25 halfgeleider substraat (strikt genomen is dit een geval waarin het een epitaxiale groeilaag is) . Echter kan het een polysilicium halfgeleider laag zijn of een amorfe halfgeleider laag zijn, in het bijzonder een van een patroon voorziene polysilicium halfgeleider laag of 30 amorfe halfgeleider laag zijn.
Overeenkomstig de halfgeleider inrichting vervaardigende werkwijze van de onderhavige uitvinding is de Sic film op het oppervlak van de halfgeleider gevormd, welke is blootgelegd door het etsen en is de dunne film 35 gevormd op het Sic filmoppervlak zonder de Sic film te verwijderen. Bijgevolg kan de vorming van de natuurlijke oxidefilm voordat de dunne film is gevormd, door de Sic film worden onderdrukt. Dienovereenkomstig kunnen 1008180 13 problemen, zoals de vergroting van de contactweerstand, de variatie van de eigenschappen van de gewassen polysilicium emittertransistor, de beperking van de MIS capaciteit, etc. als gevolg van de natuurlijke oxidefilm, 5 worden overwonnen.
1008180
Claims (8)
1. Werkwijze voor het vervaardigen van een halfgeleider inrichting voor het selectief of geheel etsen van een isolerende film op het oppervlak van een silicium halfgeleider, teneinde het oppervlak van de 10 silicium halfgeleider volledig of selectief bloot te leggen, en vervolgens een dunne film te vormen, teneinde tenminste het geteste gedeelte te bedekken, gekenmerkt doordat een siliciumcarbide laag op het gedeeltelijk door het etsen blootgelegde oppervlak is gevormd, simultaan 15 met of na het etsen, en de dunne film op de silicium carbide laag is gevormd zonder verwijdering van de silicium carbide.
2. De halfgeleider inrichting vervaardigende werkwijze volgens conclusie 1, waarin de silicium 20 carbidelaag simultaan met de etsbehandeling van het geheel of selectief blootleggen van het oppervlak van de silicium halfgeleider is gevormd, onder gebruikmaking van een op koolstof gebaseerd gas, dat koolstofatomen als etsgas bevat.
3. De halfgeleider inrichting vervaardigende werkwijze volgens conclusie 2, waarin het op koolstof gebaseerde gas is gevormd door het mengen van een mengsel van CF4 en CHF3 met inert gas.
4. De halfgeleider inrichting vervaardigende 30 werkwijze volgens conclusie 1, waarin de silicium carbidelaag is gevormd door het implanteren van koolstof ionen in het blootgelegde oppervlaktegedeelte van de silicium halfgeleider, na de etsbehandeling van het geheel of selectief blootleggen van het oppervlak van de 35 silicium halfgeleider.
5. De halfgeleider inrichting vervaardigende werkwijze volgens conclusie 1, waarin de dunne film, die het geteste gedeelte afdekt een geleidende laag is. 1008180
6. De halfgeleider inrichting vervaardigende werkwijze volgens conclusie 1, waarin de film die het geteste gedeelte afdekt een isolerende laag is.
7. De halfgeleider inrichting vervaardigende 5 werkwijze volgens conclusie 1, waarin de silicium halfgeleider een monokristal silicium halfgeleider is.
8. De halfgeleider inrichting vervaardigende werkwijze volgens conclusie 1, waarin de silicium halfgeleider een polykristallijne of amorfe silicium 10 geleider is. 1008ian
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01831797A JP3651160B2 (ja) | 1997-01-31 | 1997-01-31 | 半導体装置の製造方法 |
JP1831797 | 1997-01-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
NL1008180A1 NL1008180A1 (nl) | 1998-08-03 |
NL1008180C2 true NL1008180C2 (nl) | 2002-01-03 |
Family
ID=11968247
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
NL1008180A NL1008180C2 (nl) | 1997-01-31 | 1998-02-02 | Werkwijze voor het fabriceren van een halfgeleider inrichting. |
Country Status (3)
Country | Link |
---|---|
US (1) | US5998302A (nl) |
JP (1) | JP3651160B2 (nl) |
NL (1) | NL1008180C2 (nl) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3305270B2 (ja) * | 1998-09-14 | 2002-07-22 | 宮崎沖電気株式会社 | 半導体装置の製造方法 |
US6335292B1 (en) * | 1999-04-15 | 2002-01-01 | Micron Technology, Inc. | Method of controlling striations and CD loss in contact oxide etch |
JP4870873B2 (ja) * | 2001-03-08 | 2012-02-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP5110885B2 (ja) * | 2007-01-19 | 2012-12-26 | キヤノン株式会社 | 複数の導電性の領域を有する構造体 |
JP2010123866A (ja) * | 2008-11-21 | 2010-06-03 | Sharp Corp | 半導体装置及びその製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03185826A (ja) * | 1989-12-15 | 1991-08-13 | Nippon Mining Co Ltd | 半導体装置の製造方法 |
EP0442488A2 (en) * | 1990-02-16 | 1991-08-21 | Applied Materials, Inc. | Improved process for rie etching silicon dioxide |
EP0688045A1 (en) * | 1994-06-14 | 1995-12-20 | FSI International, Inc. | Cleaning method |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3577285A (en) * | 1968-03-28 | 1971-05-04 | Ibm | Method for epitaxially growing silicon carbide onto a crystalline substrate |
US5756391A (en) * | 1995-03-24 | 1998-05-26 | Kabushiki Kaisha Toshiba | Anti-oxidation layer formation by carbon incorporation |
-
1997
- 1997-01-31 JP JP01831797A patent/JP3651160B2/ja not_active Expired - Lifetime
-
1998
- 1998-01-29 US US09/015,513 patent/US5998302A/en not_active Expired - Lifetime
- 1998-02-02 NL NL1008180A patent/NL1008180C2/nl not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03185826A (ja) * | 1989-12-15 | 1991-08-13 | Nippon Mining Co Ltd | 半導体装置の製造方法 |
EP0442488A2 (en) * | 1990-02-16 | 1991-08-21 | Applied Materials, Inc. | Improved process for rie etching silicon dioxide |
EP0688045A1 (en) * | 1994-06-14 | 1995-12-20 | FSI International, Inc. | Cleaning method |
Non-Patent Citations (2)
Title |
---|
PATENT ABSTRACTS OF JAPAN vol. 015, no. 442 (E - 1131) 11 November 1991 (1991-11-11) * |
PEIGNON M C ET AL: "Contact etching process characterization by using angular X-ray photoelectron spectroscopy technique", JOURNAL OF THE ELECTROCHEMICAL SOCIETY, APRIL 1996, ELECTROCHEM. SOC, USA, vol. 143, no. 4, pages 1347 - 1354, XP001024757, ISSN: 0013-4651 * |
Also Published As
Publication number | Publication date |
---|---|
JP3651160B2 (ja) | 2005-05-25 |
JPH10214794A (ja) | 1998-08-11 |
NL1008180A1 (nl) | 1998-08-03 |
US5998302A (en) | 1999-12-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20050026345A1 (en) | Process for forming dual metal gate structures | |
US6762130B2 (en) | Method of photolithographically forming extremely narrow transistor gate elements | |
US20060154487A1 (en) | Etching process to avoid polysilicon notching | |
US20020151143A1 (en) | Method of manufacturing semiconductor device | |
US7008832B1 (en) | Damascene process for a T-shaped gate electrode | |
US8089153B2 (en) | Method for eliminating loading effect using a via plug | |
KR100255064B1 (ko) | 반도체 기판상에 캐패시터를 형성하는 방법 | |
US7371692B2 (en) | Method for manufacturing a semiconductor device having a W/WN/polysilicon layered film | |
US20050133828A1 (en) | Corner protection to reduce wrap around | |
US6475922B1 (en) | Hard mask process to control etch profiles in a gate stack | |
NL1008180C2 (nl) | Werkwijze voor het fabriceren van een halfgeleider inrichting. | |
KR100611776B1 (ko) | 반도체 소자 제조 방법 | |
US6399432B1 (en) | Process to control poly silicon profiles in a dual doped poly silicon process | |
KR100377833B1 (ko) | 보더리스 콘택 구조를 갖는 반도체 장치 및 그 제조방법 | |
KR100390825B1 (ko) | 반도체 소자의 콘택 형성 방법 | |
US6406950B1 (en) | Definition of small damascene metal gates using reverse through approach | |
US6703297B1 (en) | Method of removing inorganic gate antireflective coating after spacer formation | |
KR100429421B1 (ko) | 반도체 소자 분리 공정을 위한 얕은 트렌치 형성 | |
KR940004995B1 (ko) | 반도체 장치 및 그 제조방법 | |
US6821853B1 (en) | Differential implant oxide process | |
KR100370169B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
KR100466208B1 (ko) | 반도체 소자의 제조 방법 | |
KR100321758B1 (ko) | 반도체소자의제조방법 | |
KR100218292B1 (ko) | 반도체소자의 격리영역 제조방법 | |
WO2023192139A1 (en) | Technologies for high aspect ratio carbon etching with inserted charge dissipation layer |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
AD1A | A request for search or an international type search has been filed | ||
PD2B | A search report has been drawn up | ||
MK | Patent expired because of reaching the maximum lifetime of a patent |
Effective date: 20180201 |