KR100223586B1 - 트렌치 하부의 라운딩 제조 공정 - Google Patents

트렌치 하부의 라운딩 제조 공정 Download PDF

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Abstract

이 발명은 반도체 제조 공정중 트렌치 식각(Trench Etch)시에 트렌치 하부를 라운딩(Rounding)시키는 공정에 관한 것이다.
이 발명의 구성은, 실리콘 기판 위에 열산화막과 질화막, 화학기상증착 저온산화막을 일정 두께로 형성하는 마스크 제작 단계와, 사진 및 식각 공정을 통하여 트렌치가 형성될 부분의 마스크를 제거한 후에 트렌치 식각을 실시하는 트렌치 형성 단계와, 트렌치 식각중에 발생한 식각 부산물의 처리를 위하여 디핑 처리한 후에 라운딩용 열산화막을 일정 두께 형성하고, 다음에 상기한 라운딩용 열산화막의 제거를 위해 습식 식각 공정을 진행하여 트렌치 하부를 라운딩시키는 라운딩 형성 단계로 이루어진다..
이 발명의 효과는 트렌치 형성후 열산화막을 형성하는 단계를 거침으로써 트렌치의 하부 구석 부분의 프로파일을 완만하게 만들 수 있기 때문에 유전 막질을 형성하기 위한 열산화막 공정에서 OSF를 줄여 트렌치의 전기적인 성질을 향상시킨 트렌치 하부의 라운딩 제조 공정을 제공할 수 있다.

Description

트렌치 하부의 라운딩 제조 공정
제1도는 종래의 기술에 의한 트렌치 하부의 전자현미경 사진이고,
제2도 (a) 내지 (b)는 이 발명의 실시예에 따른 트렌치 하부의 라운딩 제조 공정을 도시하고 있고,
제3도는 이 발명의 실시예에 따른 트렌치 하부를 라운딩시킨 전자현미경 사진이다.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판 20 : 열산화막
30 : 질화막 40 : 화학기상증착 저온산화막
50 : 트렌치 식각전 프로파일 60 ∼ 80 : 라운딩용 열산화막
이 발명은 트렌치 하부의 라운딩 제조 공정에 관한 것으로서, 특히 반도체 제조 공정중 트렌치 식각(Trench Etch) 시에 트렌치 하부를 라운딩 (Rounding)시 키는 공정에 관한 것이다.
이하, 첨부된 도면을 참조로 하여 종래의 트렌치 하부(Trench Bottom)에 대하여 설명하기로 한다.
제1도는 종래의 기술에 의한 트렌치 하부의 전자현미경 사진이다.
제1도를 참고로 하여, 종래의 트렌치 하부는 다음과 같다.
일반적으로 트렌치(Trench) 공정 기술은 바이폴라 트랜지스터를 서로 분리하거나 모스 트랜지스터의 아이솔레이션을 개선하기 위한 기술로서, 두 개의 소자 사이에 트렌치를 형성하게 되며, 반도체 소자의 고집적화를 가능하게 한다. 여기에서 트렌치 아이솔레이션은 실리콘 기판에 좁고 깊은 홈을 식각하고, 홈 안에 산화막을 성장시킨 후에 폴리실리콘을 매립하여 형성된다.
그리고 트렌치가 형성된 이후에 절연층을 형성하기 위해 측벽 산화막을 성장시키며, 이때 트렌치는 폴리실리콘이 제거되지 않도록 증착과 에칭백(Etching Back) 공정을 실시한 후에 폴리실리콘을 채운다. 또한 트렌치를 덮기 위해 다시 산화막(Oxide)을 성장시키며, 이때 질화막을 제거한다. 이후의 공정은 일반적인 공정에 의해 콘택 및 금속층을 제조한다.
종래의 실리콘 트렌치는 아이솔레이션 또는 커패시터의 용도로서 사용되어 왔다. 이러한 용도의 트렌치는 개구 면적(Open Area)이 웨이퍼 면적에 비하여 10% 미만에 머무르고 있기 때문에 식각 도중 발생하는 식각 부산물인 폴리머(Polymer)에 의한 영향이 정상적인 트렌치 프로파일(Profile) 구현에 별다른 방해 요소가 되지 못했다.
그런데 트렌치의 용도가 별개 소자(Discrete Device)의 게이트(Gate)로 사용되는 등 그 용도가 변화함에 따라 개구 면적이 증가하게 되고, 이로 인해 종래의 트렌치 식각 공정은 식각 부산물의 발생량을 증가시켜서 정상적인 트렌치 형성에 방해 요인으로 작용하고 있으므로, 트렌치 형성후 산화 공정에서 산화물이 쌓이는 OSF(Oxide Stacking Fault)를 발생시키게 된다. 즉,제1도의 (A)처럼 트렌치 하부가 라운딩을 이루지 못하게 된다.
따라서 상기한 종래의 트렌치 하부는 OSF에 의해 계면 누설 전류가 발생하여 트렌치의 전기적인 특성을 약화시키는 문제점이 있다.
그러므로, 이 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 트렌치 공정을 완료한 다음에 후처리 공정을 적용하여 불완전한 트렌치 하부의 라운딩을 개선한 트렌치 하부 라운딩 제조 공정을 제공하기 위한 것이다.
상기의 목적을 달성하기 위한 수단으로써, 이 발명의 구성은,
실리콘 기판 위에 열산화막과 질화막, 화학기상증착 저온산화막을 일정 두께로 형성하는 마스크 제작 단계와,
사진 및 식각 공정을 통하여 트렌치가 형성될 부분의 마스크를 제거한 후에 트렌치 식각을 실시하는 트렌치 형성 단계와,
상기의 트렌치 식각중에 발생한 식각 부산물의 처리를 위하여 디핑 처리한 후에 라운딩용 열산화막을 일정 두께 형성하고, 다음에 상기한 라운딩용 열산화막의 제거를 위해 식각 공정을 진행하여 트렌치 하부를 라운딩시키는 라운딩 형성 단계로 이루어진다.
상기의 구성에 의한 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부한 도면을 참조로 설명하면 다음과 같다.
제2도 (a) 내지 (b)는 이 발명의 실시예에 따른 트렌치 하부의 라운딩 제조 공정을 도시하고 있고,
제3도는 이 발명의 실시예에 따른 트렌치 하부를 라운딩시킨 전자현미경 사진이다.
첨부한 제2도에 도시되어 있듯이, 이 발명의 실시예에 따른 트렌치 하부의 라운딩 제조 공정은,
실리콘 기판(10) 위에 열산화막(20)과 질화막(30), 화학기상증착(Chemical Vapor Deposition: CVD) 저온산화막(Low Temperature Oxide: LTO)(40)을 일정 두께 만큼 형성하는 마스크 제작 단계 (제 2도 (a))와,
사진(Photo) 및 식각 공정을 통하여 트렌치가 형성될 부분의 마스크를 제거하고, 마스크 제거 작업이 완료된 후 포토 레지스트(Photo Resist)를 제거한 다음에 트렌치 식각을 실시하는 트렌치 형성 단계(제2도 (b))와,
상기의 트렌치 식각중에 발생한 식각 부산물의 처리를 위하여 디핑(Dipping) 처리한 후에 라운딩용 열산화막(70)을 일정 두께 형성하고, 다음에 상기한 열산화막(70)의 제거를 위해 습식 식각(Wet Etch) 공정을 진행하여 트렌치 하부를 라운딩시키는 라운딩 형성단계(제2도 (c))로 이루어진다.
상기의 구성에 의한 이 발명의 실시예에 따른 트렌치 하부의 라운딩 공정의 작용은 다음과 같다.
먼저, 제2도 (a)를 참고로 하여, 마스크 제작 단계(제2도 (a))는 실리콘 기판(10) 위에 열산화막(20)과 질화막(30), 화학기상증착 저온산화막(40)을 일정 두께 만큼 형성하게 된다. 즉, 마스크(Mask)를 제작하기 위해 실리콘 기판(10) 위에 열산화막(20) 800Å을 형성하고, 그 위에 질화막(30) 1000Å을 형성한 다음, 다시 상부에 화학기상증착 저온산화막(40) 5000Å을 형성한다.
다음에, 제2도 (b)를 참고로 하여, 트렌치 형성 단계는 사진(Photo) 및 식각 공정을 통하여 트렌치가 형성될 부분의 마스크를 제거하고, 마스크 제거 작업이 완료된 후 포토 레지스트(Photo Resist)를 제거한 다음에 트렌치 식각을 실시하게 된다. 여기에서 트렌치가 형성될 부분의 마스크를 제거한 후의 트렌치 식각전 프로파일(50)과 포토 레지스트를 제거한 후의 트렌치 식각 프로파일(60)이 나타난다.
마지막으로 제2도 (c)를 참고로 하여, 식각 부산물 제거를 위하여 디핑 (Hipping) 처리를 거쳐서 라운딩용 열산화막(70) 3500Å표을 형성한 후에 다음에 상기한 라운딩용 열산화막(70)의 제거를 위해 습식 식각(Wet Etch) 공정을 진행하여 트렌치 하부를 라운딩시킨다. 여기에서 라운딩용 열산화막(70)의 제거를 위한 습식 식각 공정 진행 후의 라운드(80)와 유전막질을 형성하기 위한 열산화막 공정 진행 후의 라운드(90)를 나타내고 있다. 이때 상기한 라운딩용 열산화막(70)은 적어도 2500Å 이상이 되어야 한다.
제3도는 이 발명의 실시예에 따른 트렌치 하부를 라운딩시킨 전자현미경 사진으로서,트렌치 홀 내부를 열산화 시킨 후 산화막을 다시 제거함으로써 트렌치 하부 구석 부분의 프로파일을, 제3도의 (B)처럼 라운딩 프로파일로 형성하고 있는 것을 도시하고 있으며, 상기와 같이 라운딩된 트렌치 홀은 트렌치 하부 구석 부위의 계면에 흐르는 누설 전류 특성을 개선하게 된다.
그러므로 상기와 같이 동작하는 이 발명의 효과는 트렌치 형성후 열산화막을 형성하는 단계를 거침으로써 트렌치의 하부 구석 부분의 프로파일을 완만하게 만들 수 있기 때문에 유전 막질을 형성하기 위한 열산화막 공정에서 OSF를 줄여 트렌치의 전기적인 성질을 향상시킨 트렌치 하부의 라운딩 제조 공정을 제공할 수 있다.

Claims (3)

  1. 트렌치 하부에 있어서, 실리콘 기판 위에 열산화막과 질화막,화학기상증착 저온산화막을 일정 두께 만큼 형성하는 마스크 제작 단계와, 사진 및 식각 공정을 통하여 트렌치가 형성될 부분의 마스크를 제거한 후에 트렌치 식각을 실시하는 트렌치 형성 단계와, 상기의 트렌치 식각중에 발생한 식각 부산물의 처리를 위하여 디핑 처리한 후에 라운딩용 열산화막을 일정 두께 형성하고, 다음에 상기한 라운딩용 열산화막의 제거를 위해 식각 공정을 진행하여 트렌치 하부를 라운딩시키는 라운딩 형성 단계를 포함하는 것을 특징으로 하는 트렌치 하부의 라운딩 제조 공정.
  2. 제1항에 있어서, 상기의 라운딩용 열산화막은 열산화막 두께를 2500Å 이 상으로 형성한 후에 제거하는 것을 특징으로 하는 트렌치 하부의 라운딩 제조 공정.
  3. 제1항에 있어서, 상기의 라운딩 형성단계의 식각 공벙은 습식 식각 공정인 것을 특징으로 하는 트렌치 하부의 라운딩 제조 공정.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6457623A (en) * 1987-08-28 1989-03-03 Toshiba Corp Manufacture of semiconductor device
JPH0334541A (ja) * 1989-06-30 1991-02-14 Toshiba Corp 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6457623A (en) * 1987-08-28 1989-03-03 Toshiba Corp Manufacture of semiconductor device
JPH0334541A (ja) * 1989-06-30 1991-02-14 Toshiba Corp 半導体装置の製造方法

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