JPH04144287A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04144287A JPH04144287A JP26879490A JP26879490A JPH04144287A JP H04144287 A JPH04144287 A JP H04144287A JP 26879490 A JP26879490 A JP 26879490A JP 26879490 A JP26879490 A JP 26879490A JP H04144287 A JPH04144287 A JP H04144287A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
この発明は、半導体装置に関し、さらに詳しくは、ＬＳ
Ｉ（大規模集積回路装置）における出力部ＭＯＳトラン
ジスタの微細化構造の改良に係るものである。
Ｉ（大規模集積回路装置）における出力部ＭＯＳトラン
ジスタの微細化構造の改良に係るものである。
［従来の技術］
従来のこの種のＬＳＩにおける出力部ＭＯＳトランジス
タの主要な製造過程における構成を第４図および第５図
に示す。
タの主要な製造過程における構成を第４図および第５図
に示す。
こＳで、第４図（ａ）は従来装置の出力部ＭＯＳトラン
ジスタの製造における中間過程での装置構成の概要を模
式的に示す平面パターン図、第４図（ｂ） 、 （ｅ）
は同図（ａ）のＩＶｂ−ＴＶｂ線部、 ｒＶｃ−ＩＶｃ
Ｖｃ線部れぞれに断面図であり、また、第５図（ａ）は
同上最終過程での装置構成の概要を模式的に示す平面パ
ターン図、第５図（ｂ） 、 （ｃ）は同図（ａ）のｖ
ｂ−ｖｂ線部、Ｖｃ−Ｖｃ線部のそれぞれに断面図であ
る。
ジスタの製造における中間過程での装置構成の概要を模
式的に示す平面パターン図、第４図（ｂ） 、 （ｅ）
は同図（ａ）のＩＶｂ−ＴＶｂ線部、 ｒＶｃ−ＩＶｃ
Ｖｃ線部れぞれに断面図であり、また、第５図（ａ）は
同上最終過程での装置構成の概要を模式的に示す平面パ
ターン図、第５図（ｂ） 、 （ｃ）は同図（ａ）のｖ
ｂ−ｖｂ線部、Ｖｃ−Ｖｃ線部のそれぞれに断面図であ
る。
従来装置の場合には、第４図（ａ）ないしくｃ）に示さ
れているように、ｐ型のシリコン基板ｌの主面上にあっ
て、まず、熱酸化法またはＣＶＤ法により約５００人程
度０厚さの下敷き酸化膜２を形成した上で、同様にＣＶ
Ｄ法により約１０００人程度の厚さの窒化膜３を形成し
、かつ当該窒化膜３を所要平面形状にパクーニング整形
する。
れているように、ｐ型のシリコン基板ｌの主面上にあっ
て、まず、熱酸化法またはＣＶＤ法により約５００人程
度０厚さの下敷き酸化膜２を形成した上で、同様にＣＶ
Ｄ法により約１０００人程度の厚さの窒化膜３を形成し
、かつ当該窒化膜３を所要平面形状にパクーニング整形
する。
続いて、第５図（ａ）ないしくｃ）に示されているよう
に、前記窒化膜３を耐酸化マスクに用い、熱酸化法によ
り素子間分離のための約５００００程度の厚さのフィー
ルド酸化膜４を形成し、かつ当該窒化膜３．ならびに下
敷き酸化膜２を全面除去した状態で、イオン注入法によ
り、Ｌｈ制御用のポロンを約５０Ｋｅｖ、１０”７ｃｍ
２で注入する。
に、前記窒化膜３を耐酸化マスクに用い、熱酸化法によ
り素子間分離のための約５００００程度の厚さのフィー
ルド酸化膜４を形成し、かつ当該窒化膜３．ならびに下
敷き酸化膜２を全面除去した状態で、イオン注入法によ
り、Ｌｈ制御用のポロンを約５０Ｋｅｖ、１０”７ｃｍ
２で注入する。
その後、前記シリコン基板１の主面上に、再度、熱酸化
法またはＣＶＤ法により約３０００程度の厚さのゲート
酸化膜５． ＣＶ Ｄ法によりポリシリ° コンからな
るゲート電極６を順次、それぞれ選択的に形成させ、さ
らに、ヒ素を約４０Ｋｅｖ、１０”／ａｍ２で注入して
ｎ゛型のソース領域７．およびドレイン領域８を形成す
ることにより、所期通りの構成による出力部ＭＯＳトラ
ンジスタ構造を得るのである。
法またはＣＶＤ法により約３０００程度の厚さのゲート
酸化膜５． ＣＶ Ｄ法によりポリシリ° コンからな
るゲート電極６を順次、それぞれ選択的に形成させ、さ
らに、ヒ素を約４０Ｋｅｖ、１０”／ａｍ２で注入して
ｎ゛型のソース領域７．およびドレイン領域８を形成す
ることにより、所期通りの構成による出力部ＭＯＳトラ
ンジスタ構造を得るのである。
そして、この場合、前記構成による出力部ＭＯＳトラン
ジスタにおいては、これが外部回路に接続されるために
、そのゲート長については、各製造プロセスにおいて安
定した特性を得ることの可能なサイズ、本例では、お５
よそ２μｍ程度に設定し、また、ゲート幅のトータルに
ついては、各品種、用途毎に外部回路を駆動するのに充
分なドレイン電流を得ることの可能なサイズ、同様に、
こ＼では、数十μｍ〜数千μｍ程度に設定するのである
。
ジスタにおいては、これが外部回路に接続されるために
、そのゲート長については、各製造プロセスにおいて安
定した特性を得ることの可能なサイズ、本例では、お５
よそ２μｍ程度に設定し、また、ゲート幅のトータルに
ついては、各品種、用途毎に外部回路を駆動するのに充
分なドレイン電流を得ることの可能なサイズ、同様に、
こ＼では、数十μｍ〜数千μｍ程度に設定するのである
。
次に、上記構成による出力部ＭＯＳトランジスタの動作
について述べる。
について述べる。
例えば、 ｐ型のシリコン基板１．およびｎ４型のソー
ス領域７をそれぞれ０■に固定すると共に、ｎ“型のド
レイン領域８を５ｖにした状態で、ゲート電極６に対し
て０■から５Ｖに変化する入力パルスを印加させること
により、ゲート酸化膜５の直下にチャネルが形成され、
ソース領域７からドレイン領域８に電流が流れる。つま
り、当該トランジスタをオン作動させ得るのである。
ス領域７をそれぞれ０■に固定すると共に、ｎ“型のド
レイン領域８を５ｖにした状態で、ゲート電極６に対し
て０■から５Ｖに変化する入力パルスを印加させること
により、ゲート酸化膜５の直下にチャネルが形成され、
ソース領域７からドレイン領域８に電流が流れる。つま
り、当該トランジスタをオン作動させ得るのである。
［発明が解決しようとする課題］
しかしながら、前記のように構成される従来の半導体装
置では、たとえ、装置構成をどのように微細化して内部
回路部分を小さく形成したとしても、ＭＯＳトランジス
タにおける出力部自体に関しては、そのゲート幅に比例
した面積が必要とされうために、結果的にチップ面積の
縮小化の大きな制限要項になるという問題点がある。
置では、たとえ、装置構成をどのように微細化して内部
回路部分を小さく形成したとしても、ＭＯＳトランジス
タにおける出力部自体に関しては、そのゲート幅に比例
した面積が必要とされうために、結果的にチップ面積の
縮小化の大きな制限要項になるという問題点がある。
この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、出力部ＭＯ
３トランジスタの占有面積を縮小化すると共に、併せて
、安定した電流を外部回路に出力できるようにした。こ
の種の半導体装置。
なされたもので、その目的とするところは、出力部ＭＯ
３トランジスタの占有面積を縮小化すると共に、併せて
、安定した電流を外部回路に出力できるようにした。こ
の種の半導体装置。
こＳでは、ＬＳＩにおけるＭＯＳトランジスタを提供す
ることである。
ることである。
前記目的を達成するために、この発明に係る半導体装置
は、半導体基板の主面上に、出力部ＭＯＳトランジスタ
のゲート幅方向に対して垂直な方向の溝部を形成させ、
当該溝部の底面、ならびに両側面をゲート幅の一部とし
て活用し得るようにしたものである。
は、半導体基板の主面上に、出力部ＭＯＳトランジスタ
のゲート幅方向に対して垂直な方向の溝部を形成させ、
当該溝部の底面、ならびに両側面をゲート幅の一部とし
て活用し得るようにしたものである。
すなわち、この発明は、半導体基板の主面上に、出力部
ＭＯＳトランジスタを構成する半導体装置において、前
記主面上にあって、出力部ＭＯＳトランジスタのゲート
幅方向に対して垂直な方向に、任意数の溝部を形成させ
、当該溝部の底面、ならびに両側面を、少なくとも前記
ゲート幅の一部として活用し得るようにしたことを特徴
とする半導体装置である。
ＭＯＳトランジスタを構成する半導体装置において、前
記主面上にあって、出力部ＭＯＳトランジスタのゲート
幅方向に対して垂直な方向に、任意数の溝部を形成させ
、当該溝部の底面、ならびに両側面を、少なくとも前記
ゲート幅の一部として活用し得るようにしたことを特徴
とする半導体装置である。
［作 用］
従って、この発明では、半導体基板の主面上に、出力部
ＭＯＳトランジスタのゲート幅方向に対して垂直な方向
で、任意数の溝部を形成させることにより、当該溝部の
底面、ならびに両側面を、少なくともゲート幅の一部と
して活用し得るようにしたから、所要のゲート幅を保持
したまＳで、ＭＯＳトランジスタの平面的な占有面積を
実質的に縮小し得るのである。
ＭＯＳトランジスタのゲート幅方向に対して垂直な方向
で、任意数の溝部を形成させることにより、当該溝部の
底面、ならびに両側面を、少なくともゲート幅の一部と
して活用し得るようにしたから、所要のゲート幅を保持
したまＳで、ＭＯＳトランジスタの平面的な占有面積を
実質的に縮小し得るのである。
以下、この発明に係る半導体装置の一実施例につき、第
１図ないし第３図を参照して詳細に説明する。
１図ないし第３図を参照して詳細に説明する。
これらの第１図ないし第３図はこの実施例装置を適用し
た出力部ＭＯＳトランジスタの主要な製造過程における
概要を示し、第１図（ａ）は初期過程での装置構成の概
要を模式的に示す平面パターン図、第１図（ｂ）、およ
び（ｃ） 、 （ｄ）は同図（ａ）のＩ ｂ−Ｉ ｂ線
部、およびＩｃ−Ｉｃ線部、Ｉｄ−Ｉｄ線部のそれぞれ
に断面図であり、第２図（ａ）は中間過程での装置構成
の概要を模式的に示す平面パターン図、第２図（ｂ）、
および（ｃ） 、 （ｄ）は同図（ａ）のｎｂ−ｎｂｂ
線部およびｌＩｃ−ｌＩｃ線部、 ｌ１ｄ−ＩＩｄＩｄ
線部れぞれに断面図であり、第３図（ａ）は最終過程で
の装置構成の概要を模式的に示す平面パターン図、第３
図（ｂ）、および（ｃ） 、 （ｄ）は同図（ａ）のｍ
ｂ−ｍｂｂ線部およびＩｎｃ−ＩＩＩｃｌＩｃ線部−Ｉ
ｄ線部のそれぞれに断面図である。
た出力部ＭＯＳトランジスタの主要な製造過程における
概要を示し、第１図（ａ）は初期過程での装置構成の概
要を模式的に示す平面パターン図、第１図（ｂ）、およ
び（ｃ） 、 （ｄ）は同図（ａ）のＩ ｂ−Ｉ ｂ線
部、およびＩｃ−Ｉｃ線部、Ｉｄ−Ｉｄ線部のそれぞれ
に断面図であり、第２図（ａ）は中間過程での装置構成
の概要を模式的に示す平面パターン図、第２図（ｂ）、
および（ｃ） 、 （ｄ）は同図（ａ）のｎｂ−ｎｂｂ
線部およびｌＩｃ−ｌＩｃ線部、 ｌ１ｄ−ＩＩｄＩｄ
線部れぞれに断面図であり、第３図（ａ）は最終過程で
の装置構成の概要を模式的に示す平面パターン図、第３
図（ｂ）、および（ｃ） 、 （ｄ）は同図（ａ）のｍ
ｂ−ｍｂｂ線部およびＩｎｃ−ＩＩＩｃｌＩｃ線部−Ｉ
ｄ線部のそれぞれに断面図である。
この実施例装置においては、第１図（ａ）ないしくｄ）
に示されているように、 ｐ型のシリコン基板１１の主
面上におけるゲート部対応のゲート幅方向に直交する方
向にあって、所望ゲート幅を得るために、まず、写真製
版法により形成されたレジストパターン（図示省略）を
マスクに用い、異方性エツチングにより所望数による所
要の幅、および深さの溝部、こ＼では、２本の約１μｍ
Ｘ ＩｔＬＨ程度の断面の溝部１２をそれぞれ選択的
かつ垂直に掘り込んで形成する。
に示されているように、 ｐ型のシリコン基板１１の主
面上におけるゲート部対応のゲート幅方向に直交する方
向にあって、所望ゲート幅を得るために、まず、写真製
版法により形成されたレジストパターン（図示省略）を
マスクに用い、異方性エツチングにより所望数による所
要の幅、および深さの溝部、こ＼では、２本の約１μｍ
Ｘ ＩｔＬＨ程度の断面の溝部１２をそれぞれ選択的
かつ垂直に掘り込んで形成する。
そして、この場合、当該ゲート幅方向に対して垂直に掘
り込んだこれらの各溝部１２については、後述するよう
に、最終的に、その溝底面は勿論であるが、溝両側面も
またゲート幅の一部を形成することになる。
り込んだこれらの各溝部１２については、後述するよう
に、最終的に、その溝底面は勿論であるが、溝両側面も
またゲート幅の一部を形成することになる。
ついで、第２図（ａ）ないしくｄ）に示されているよう
に、前記各溝部１２を含む当該シリコン基板１１の主面
上にあって、熱酸化法またはＣＶＤ法により約５０００
程度の厚さの下敷き酸化膜１３を形成した上で、同様に
ＣＶＤ法により約１００００程度の厚さの窒化膜１４を
形成し、かつ当該窒化膜１４を所要平面形状にパターニ
ング整形する。
に、前記各溝部１２を含む当該シリコン基板１１の主面
上にあって、熱酸化法またはＣＶＤ法により約５０００
程度の厚さの下敷き酸化膜１３を形成した上で、同様に
ＣＶＤ法により約１００００程度の厚さの窒化膜１４を
形成し、かつ当該窒化膜１４を所要平面形状にパターニ
ング整形する。
さらに、第３図（ａ）ないしくｄ）に示されているよう
に、前記窒化膜１４を耐酸化マスクに用い、熱酸化法に
より素子間分離のための約５００００程度の厚さのフィ
ールド酸化膜１５を形成し、かつ当該窒化膜１５．なら
びに下敷き酸化膜１４を全面除去した状態で、４５°斜
め回転イオン注入法により、■。
に、前記窒化膜１４を耐酸化マスクに用い、熱酸化法に
より素子間分離のための約５００００程度の厚さのフィ
ールド酸化膜１５を形成し、かつ当該窒化膜１５．なら
びに下敷き酸化膜１４を全面除去した状態で、４５°斜
め回転イオン注入法により、■。
制御用のボロンを約７０Ｋｅｖ、１．４Ｘ １０”７ｃ
ｍ２で注入する。
ｍ２で注入する。
その後、再度、前記各溝部１２を含むシリコン基板１１
の主面上にあって、熱酸化法またはＣＶＤ法により約３
０００程度の厚さのゲート酸化膜１６．およびＣＶＤ法
によりポリシリコンからなるゲート電極１７を順次、そ
れぞれ選択的にバターニング形成させるが、このとき、
前記各溝部１２の溝底面。
の主面上にあって、熱酸化法またはＣＶＤ法により約３
０００程度の厚さのゲート酸化膜１６．およびＣＶＤ法
によりポリシリコンからなるゲート電極１７を順次、そ
れぞれ選択的にバターニング形成させるが、このとき、
前記各溝部１２の溝底面。
ならびに溝両側面のそれぞれは、基板主面と共々に、所
要方向での所要のゲート幅を形成するもので、相対的に
幅方向対応の占有面積が縮小されることになる。
要方向での所要のゲート幅を形成するもので、相対的に
幅方向対応の占有面積が縮小されることになる。
続いて、これらの上方から、４５°斜め回転イオン注入
法により、ヒ素を約５０Ｋｅｖ、 １ 、４ Ｘ １０
” ７ｃｍ″で注入してｎ４型のソース領域１８．お
よびドレイン領域１９を形成することにより、こ＼では
最終的に、所要のゲート幅をもった所期通りの構成によ
る出力部ＭｏＳトランジスタ構造を得られるのである。
法により、ヒ素を約５０Ｋｅｖ、 １ 、４ Ｘ １０
” ７ｃｍ″で注入してｎ４型のソース領域１８．お
よびドレイン領域１９を形成することにより、こ＼では
最終的に、所要のゲート幅をもった所期通りの構成によ
る出力部ＭｏＳトランジスタ構造を得られるのである。
そして、この実施例装置の場合にも、前記構成による出
力部ＭＯＳトランジスタにおいては、これが外部回路に
接続されるために、そのゲート長については、各製造プ
ロセスにおいて安定した特性を得ることの可能なサイズ
、本例では、おＳよそ２μｍ程度に設定し、また、ゲー
ト幅のトータルについては、各品種、用途毎に外部回路
を駆動するのに充分なドレイン電流を得ることの可能な
サイズ、同様に、こＳでは、数十μｍ〜数千μｍ程度に
まで容易に設定し得るのである。
力部ＭＯＳトランジスタにおいては、これが外部回路に
接続されるために、そのゲート長については、各製造プ
ロセスにおいて安定した特性を得ることの可能なサイズ
、本例では、おＳよそ２μｍ程度に設定し、また、ゲー
ト幅のトータルについては、各品種、用途毎に外部回路
を駆動するのに充分なドレイン電流を得ることの可能な
サイズ、同様に、こＳでは、数十μｍ〜数千μｍ程度に
まで容易に設定し得るのである。
次に、上記実施例構成による出力部ＭＯｓトランジスタ
の動作について述べる。
の動作について述べる。
こＳでも、この実施例による出力部ＭＯＳトランジスタ
おいては、例えば、ｐ型のシリコン基板１１、およびｎ
゛型のソース領域１８をそれぞれ０■に固定すると共に
、ｎ゛型のドレイン領域１９を５■にした状態で、ゲー
ト電極１７に対してｏ■がら５■に変化する入力パルス
を印加させることにより、ゲート酸化膜１６の直下にチ
ャネルが形成され、ソース領域１８からドレイン領域Ｉ
９に電流が流れる。
おいては、例えば、ｐ型のシリコン基板１１、およびｎ
゛型のソース領域１８をそれぞれ０■に固定すると共に
、ｎ゛型のドレイン領域１９を５■にした状態で、ゲー
ト電極１７に対してｏ■がら５■に変化する入力パルス
を印加させることにより、ゲート酸化膜１６の直下にチ
ャネルが形成され、ソース領域１８からドレイン領域Ｉ
９に電流が流れる。
ツマリ、当該ＭＯＳトランジスタをオン作動させること
ができる。
ができる。
従って、この実施例構成にあっては、前記したようにシ
リコン基板１１でのゲート部対応の主面上に、予め、ゲ
ート幅方向に対して垂直に所要の幅、および深さの溝を
掘り込むことにより、所望のゲート幅を得るようにして
いるために、ＭＯＳトランジスタ、特に、ゲート幅の大
きな出力部ＭＯＳトランジスタの平面的な所要面積を小
さ（できるのである。
リコン基板１１でのゲート部対応の主面上に、予め、ゲ
ート幅方向に対して垂直に所要の幅、および深さの溝を
掘り込むことにより、所望のゲート幅を得るようにして
いるために、ＭＯＳトランジスタ、特に、ゲート幅の大
きな出力部ＭＯＳトランジスタの平面的な所要面積を小
さ（できるのである。
［発明の効果］
以北詳述したように、この発明によれば、半導体基板の
主面上に、出力部ＭＯＳ）−ランジスタを構成する半導
体装置において、この主面上に、出力部ＭＯＳトランジ
スタのゲート幅方向に対して垂直な方向で、任意数の溝
部を形成させることにより、当該溝部の底面、ならびに
両側面を、少なくともゲート幅の一部として活用し得る
ようにしたから、所要のゲート幅を保持した状態のまき
、ＭＯＳトランジスタの平面的な占有面積を相対的かつ
実質的に縮小でき、しかも一方で、構造的には、単に溝
部を選択的に形成するだけであることから、極めて容易
かつ簡単に実施できるなどの優れた特長を有するもので
ある。
主面上に、出力部ＭＯＳ）−ランジスタを構成する半導
体装置において、この主面上に、出力部ＭＯＳトランジ
スタのゲート幅方向に対して垂直な方向で、任意数の溝
部を形成させることにより、当該溝部の底面、ならびに
両側面を、少なくともゲート幅の一部として活用し得る
ようにしたから、所要のゲート幅を保持した状態のまき
、ＭＯＳトランジスタの平面的な占有面積を相対的かつ
実質的に縮小でき、しかも一方で、構造的には、単に溝
部を選択的に形成するだけであることから、極めて容易
かつ簡単に実施できるなどの優れた特長を有するもので
ある。
第１図ないし第３図はこの発明の一実施例を適用したＬ
ＳＩにおける出力部ＭＯＳトランジスタの概要を示し、
第１図（ａ）は初期過程での装置構成の概要を模式的に
示す平面パターン図、第１図（ｂ）、および（ｃ） 、
（ｄ）は同図（ａ）のＩ ｂ−Ｉ ｂ線部。 およびＩｃ−Ｉｃ線部、Ｉｄ−Ｉｄｏ１部のそれぞれに
断面図であり、第２図（ａ）は中間過程での装置構成の
概要を模式的に示す平面パターン図、第２図（ｂ）、お
よび（ｃ） 、 （ｄ）は同図（ａ）のｎｂ−ｎｂｂ線
部およびｎｃ−Ｉｃ線部、 ＩＩｄ−ＩＩｄ線部のそれ
ぞれに断面図であり、第３図（ａ）は最終過程での装置
構成の概要を模式的に示す平面パターン図、第３図（ｂ
）、および（ｃ） 、 （ｄ）は同図（ａ）のｍｂ−ｍ
ｂｂ線部およびＩ［Ｉｃ−Ｉ［Ｉｃ線部、 ＩＩＩｄ−
ＩＩＩｄ線部のそれぞれに断面図である。 また、第４図、第５図は従来のＬＳＩにおける出力部Ｍ
ＯＳトランジスタの概要を示し、第４図（ａ）は中間過
程での装置構成の概要を模式的に示す平面パターン図、
第４図（ｂ） 、 （ｃ）は同図（ａ）のｍｂ−ｍｂｂ
線部 ＩＩＴｃ−ＩｎｃＩｃ線部れぞれ断面図、第５図
（ａ）は同上最終過程での装置構成の概要を模式的に示
す平面パターン図、第５図（ｂ） 、 （ｃ）は同図（
ａ）のＩＶｂ−ｒＶｂ線部、 ｒＶｃ−ＩＶｃ ｔｉ部
のそれぞれに断面図である。 １１・・・・ｐ型半導体基板、 １２・・・・溝部、 １３・・・・下敷き酸化膜
、１４・・・・窒化膜、 １５・・・・フィールド酸化膜、 １６・・・・ゲート酸化膜、１７・・・・ゲート電極、
１８・・・・ｎ°型ソース領域、 １９・・・・ｎ０型ドレイン領域。 代理人 大 岩 増 雄 第１図 ｂ １ｓ２図 ＩＩｂ 第４図 ＡＱ− Ｑ −０
ＳＩにおける出力部ＭＯＳトランジスタの概要を示し、
第１図（ａ）は初期過程での装置構成の概要を模式的に
示す平面パターン図、第１図（ｂ）、および（ｃ） 、
（ｄ）は同図（ａ）のＩ ｂ−Ｉ ｂ線部。 およびＩｃ−Ｉｃ線部、Ｉｄ−Ｉｄｏ１部のそれぞれに
断面図であり、第２図（ａ）は中間過程での装置構成の
概要を模式的に示す平面パターン図、第２図（ｂ）、お
よび（ｃ） 、 （ｄ）は同図（ａ）のｎｂ−ｎｂｂ線
部およびｎｃ−Ｉｃ線部、 ＩＩｄ−ＩＩｄ線部のそれ
ぞれに断面図であり、第３図（ａ）は最終過程での装置
構成の概要を模式的に示す平面パターン図、第３図（ｂ
）、および（ｃ） 、 （ｄ）は同図（ａ）のｍｂ−ｍ
ｂｂ線部およびＩ［Ｉｃ−Ｉ［Ｉｃ線部、 ＩＩＩｄ−
ＩＩＩｄ線部のそれぞれに断面図である。 また、第４図、第５図は従来のＬＳＩにおける出力部Ｍ
ＯＳトランジスタの概要を示し、第４図（ａ）は中間過
程での装置構成の概要を模式的に示す平面パターン図、
第４図（ｂ） 、 （ｃ）は同図（ａ）のｍｂ−ｍｂｂ
線部 ＩＩＴｃ−ＩｎｃＩｃ線部れぞれ断面図、第５図
（ａ）は同上最終過程での装置構成の概要を模式的に示
す平面パターン図、第５図（ｂ） 、 （ｃ）は同図（
ａ）のＩＶｂ−ｒＶｂ線部、 ｒＶｃ−ＩＶｃ ｔｉ部
のそれぞれに断面図である。 １１・・・・ｐ型半導体基板、 １２・・・・溝部、 １３・・・・下敷き酸化膜
、１４・・・・窒化膜、 １５・・・・フィールド酸化膜、 １６・・・・ゲート酸化膜、１７・・・・ゲート電極、
１８・・・・ｎ°型ソース領域、 １９・・・・ｎ０型ドレイン領域。 代理人 大 岩 増 雄 第１図 ｂ １ｓ２図 ＩＩｂ 第４図 ＡＱ− Ｑ −０
Claims (1)
- 【特許請求の範囲】 半導体基板の主面上に、出力部ＭＯＳトランジスタを
構成する半導体装置において、 前記主面上にあって、出力部ＭＯＳトランジスタのゲー
ト幅方向に対して垂直な方向に、任意数の溝部を形成さ
せ、 当該溝部の底面、ならびに両側面を、少なくとも前記ゲ
ート幅の一部として活用し得るようにした ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26879490A JPH04144287A (ja) | 1990-10-05 | 1990-10-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26879490A JPH04144287A (ja) | 1990-10-05 | 1990-10-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04144287A true JPH04144287A (ja) | 1992-05-18 |
Family
ID=17463362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26879490A Pending JPH04144287A (ja) | 1990-10-05 | 1990-10-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04144287A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05340760A (ja) * | 1992-06-04 | 1993-12-21 | Japan Aviation Electron Ind Ltd | 光ファイバジャイロ |
| US6677202B2 (en) * | 1999-04-30 | 2004-01-13 | Fairchild Semiconductor Corporation | Power MOS device with increased channel width and process for forming same |
-
1990
- 1990-10-05 JP JP26879490A patent/JPH04144287A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05340760A (ja) * | 1992-06-04 | 1993-12-21 | Japan Aviation Electron Ind Ltd | 光ファイバジャイロ |
| US6677202B2 (en) * | 1999-04-30 | 2004-01-13 | Fairchild Semiconductor Corporation | Power MOS device with increased channel width and process for forming same |
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