JPH043940A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH043940A JPH043940A JP10623890A JP10623890A JPH043940A JP H043940 A JPH043940 A JP H043940A JP 10623890 A JP10623890 A JP 10623890A JP 10623890 A JP10623890 A JP 10623890A JP H043940 A JPH043940 A JP H043940A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、半導体装置の製造方法に関する。更に詳しく
は、ＭＯ３Ｉ−ランジスタの製造方法に関する。
は、ＭＯ３Ｉ−ランジスタの製造方法に関する。
〈従来の技術〉
一般的に行われているＭＯＳ）ランジスタの形成方法を
第２図に示す。
第２図に示す。
（ａ）図に示すように、Ｐ型基板１０上に酸化膜１１ａ
を形成し、その後その酸化膜１１ａ上に多結晶シリコン
１２を形成する。
を形成し、その後その酸化膜１１ａ上に多結晶シリコン
１２を形成する。
次に（ｂ）図に示すように、ゲート部を除く酸化膜１１
ａおよび多結晶シリコン１２をエツチングにより開口し
、ゲート領域を形成する。
ａおよび多結晶シリコン１２をエツチングにより開口し
、ゲート領域を形成する。
次に（Ｃ）図に示すように、開口部に不純物イオンを拡
散することにより、Ｎ−拡散層１５を形成し、その後開
口部の酸化膜１１ａおよび多結晶シリコン１２側壁にの
み選択的に酸化膜１４を形成する。
散することにより、Ｎ−拡散層１５を形成し、その後開
口部の酸化膜１１ａおよび多結晶シリコン１２側壁にの
み選択的に酸化膜１４を形成する。
その後さらに開口部に不純物イオンを拡散することによ
り、Ｎ゛拡散層１３を形成する。
り、Ｎ゛拡散層１３を形成する。
次に（ｄ）図に示すように、全面に酸化膜１１ｂを形成
する。
する。
以上の工程を経た後、ソース、ドレイン、ゲートの配線
領域を開口し、電極および配線の形成を行う。
領域を開口し、電極および配線の形成を行う。
〈発明が解決しようとする課題〉
従来法による半導体装置の製造方法では、Ｍ○Ｓトラン
ジスタのゲート長が露光装置の最小の加工精度で決定さ
れているため、露光装置の能力以上の微細な構造のトラ
ンジスタの作成が困難であった。
ジスタのゲート長が露光装置の最小の加工精度で決定さ
れているため、露光装置の能力以上の微細な構造のトラ
ンジスタの作成が困難であった。
本発明では以上の問題点を解決し、露光装置の最小の加
工精度よりさらに小さい、超微細構造のＭＯＳ）ランジ
スタの作成を目的とする。
工精度よりさらに小さい、超微細構造のＭＯＳ）ランジ
スタの作成を目的とする。
く課題を解決するための手段〉
本発明の半導体装置の製造方法は、第１の導電型半導体
基板上に酸化膜を介して導電性物質膜を形成し、ゲート
電極を形成する方法において、第１の導電型半導体基板
上に第２の導電型不純物を含む第１の導電性物質膜を形
成し、その表面上に第１の絶縁膜を形成した後、ゲート
部が形成される領域上の上記第１の絶縁膜および第１の
導電性物質膜をエツチングすることにより第１の開口部
を形成し、その後全面に第２の導電型不純物を含む第２
の絶縁膜を形成した後、上記第１の開口部の側面のみに
第２の絶縁膜を残すよう第２の絶縁膜をエツチングする
ことにより第２の開口部を形成し、その後熱処理により
第１の導電性物質膜および第２の絶縁膜より第２の導電
型不純物を第１の導電型半導体基板上に拡散した後、第
２の開口部上に第３の絶縁膜を形成し、その後全面に第
２の導電性物質膜を形成し、その後第２の開口部を含む
領域を残すよう第２の導電性物質膜をエツチングするこ
とを特徴としている。
基板上に酸化膜を介して導電性物質膜を形成し、ゲート
電極を形成する方法において、第１の導電型半導体基板
上に第２の導電型不純物を含む第１の導電性物質膜を形
成し、その表面上に第１の絶縁膜を形成した後、ゲート
部が形成される領域上の上記第１の絶縁膜および第１の
導電性物質膜をエツチングすることにより第１の開口部
を形成し、その後全面に第２の導電型不純物を含む第２
の絶縁膜を形成した後、上記第１の開口部の側面のみに
第２の絶縁膜を残すよう第２の絶縁膜をエツチングする
ことにより第２の開口部を形成し、その後熱処理により
第１の導電性物質膜および第２の絶縁膜より第２の導電
型不純物を第１の導電型半導体基板上に拡散した後、第
２の開口部上に第３の絶縁膜を形成し、その後全面に第
２の導電性物質膜を形成し、その後第２の開口部を含む
領域を残すよう第２の導電性物質膜をエツチングするこ
とを特徴としている。
〈作用〉
ゲート領域の開口部を形成後、絶縁膜を形成し、その後
その絶縁膜をエツチングする際に開口部の側面のみ絶縁
膜を残すので、開口部はゲート領域の開口部より微細に
なる。
その絶縁膜をエツチングする際に開口部の側面のみ絶縁
膜を残すので、開口部はゲート領域の開口部より微細に
なる。
〈実施例〉
第１図は本発明の実施例を経時的に示す図であり。本発
明の実施例としてＮチャンネルＭＯ３Ｉ−ランジスタの
製造方法を、詳細に説明する。
明の実施例としてＮチャンネルＭＯ３Ｉ−ランジスタの
製造方法を、詳細に説明する。
（ａ）図に示すように、Ｐ型基板１全面にＮ型不純物を
導入した多結晶シリコン２ａを約２０００人成長させ、
その表面上に酸化膜３ａを約１０００人堆積させる。
導入した多結晶シリコン２ａを約２０００人成長させ、
その表面上に酸化膜３ａを約１０００人堆積させる。
次に（ｂ）図に示すように、ゲート領域のパターニング
を行い、酸化膜３ａおよび多結晶シリコン２ａをエツチ
ングして開口部を形成する。その後、全面にＰＳＧ４を
１０００〜３０００人程度堆積させる戻 限に（Ｃ）図に示すように、開口部の側壁のみにＰＳＧ
４を残すよう、ＰＳＧ４を異方性プラズマエツチングを
行う。
を行い、酸化膜３ａおよび多結晶シリコン２ａをエツチ
ングして開口部を形成する。その後、全面にＰＳＧ４を
１０００〜３０００人程度堆積させる戻 限に（Ｃ）図に示すように、開口部の側壁のみにＰＳＧ
４を残すよう、ＰＳＧ４を異方性プラズマエツチングを
行う。
次に（ｄ）図に示すように、熱処理を行うことにより多
結晶シリコン２ａおよびＰＳＧ４から基板１内にＮ型不
純物を拡散しＮ゛拡散層５およびＮ拡散層６を形成し、
ソース、ドレイン領域を形成する。
結晶シリコン２ａおよびＰＳＧ４から基板１内にＮ型不
純物を拡散しＮ゛拡散層５およびＮ拡散層６を形成し、
ソース、ドレイン領域を形成する。
次に（ｅ）図に示すように、全面を酸化することにより
開口部に約２００人のゲート酸化膜３ｂを形成し、全面
に不純物を導入した多結晶シリコン２ｂを約２０００人
成長させる。その後多結晶シリコン２ｂのパターニング
を行った後、酸化膜３Ｃを堆積する。
開口部に約２００人のゲート酸化膜３ｂを形成し、全面
に不純物を導入した多結晶シリコン２ｂを約２０００人
成長させる。その後多結晶シリコン２ｂのパターニング
を行った後、酸化膜３Ｃを堆積する。
以上の工程を経た後、従来例と同様にソース、ドレイン
、ゲートの配線領域を開口し、電極および配線の形成を
行うことにより、ＮチャンネルＭＯ３）ランジスタが形
成される。
、ゲートの配線領域を開口し、電極および配線の形成を
行うことにより、ＮチャンネルＭＯ３）ランジスタが形
成される。
この場合形成されたゲート長Ｗ、は、第１図および第２
図から明らかなように露光装置の最小加工寸法Ｗ２と側
壁厚さの２倍との差になる。すなわち、ゲート長Ｗ１は
（１）式で与えられる。
図から明らかなように露光装置の最小加工寸法Ｗ２と側
壁厚さの２倍との差になる。すなわち、ゲート長Ｗ１は
（１）式で与えられる。
Ｗ、＝Ｗ２−２ｘ ・・・（１）
Ｗ２：最小加工寸法
Ｘ ：側壁厚さ
また本発明の方法によれば、ＮチャンネルＭＯ５のみな
らず、ＰチャンネルＭＯ３）ランジスタの形成にも通用
できることはいうまでもない。
らず、ＰチャンネルＭＯ３）ランジスタの形成にも通用
できることはいうまでもない。
〈発明の効果〉
本発明によれば、ゲート長が露光装置の最小加工寸法よ
りさらに小さくできるため、超微細構造のＭＯＳトラン
ジスタの作成が容易となる。
りさらに小さくできるため、超微細構造のＭＯＳトラン
ジスタの作成が容易となる。
第１図は本発明の実施例を経時的に示す図、第２図は従
来例を経時的に示す図である。 第１図 １・・・基板 ２ａ、２ｂ・−多結晶シリコン ３ａ、３ｂ、３ ｃ −・・酸化膜 ４・・・ＰＳＣ。 ５・・・Ｎ゛拡散層 ６・・・Ｎ−拡散層 Ｗｌ、Ｗ２・・・ゲート長
来例を経時的に示す図である。 第１図 １・・・基板 ２ａ、２ｂ・−多結晶シリコン ３ａ、３ｂ、３ ｃ −・・酸化膜 ４・・・ＰＳＣ。 ５・・・Ｎ゛拡散層 ６・・・Ｎ−拡散層 Ｗｌ、Ｗ２・・・ゲート長
Claims (1)
- 第１の導電型半導体基板上に酸化膜を介して導電性物
質膜を形成し、ゲート電極を形成する方法において、第
１の導電型半導体基板上に第２の導電型不純物を含む第
１の導電性物質膜を形成し、その表面上に第１の絶縁膜
を形成した後、ゲート部が形成される領域上の上記第１
の絶縁膜および第１の導電性物質膜をエッチングするこ
とにより第１の開口部を形成し、その後全面に第２の導
電型不純物を含む第２の絶縁膜を形成した後、上記第１
の開口部の側面のみに第２の絶縁膜を残すよう第２の絶
縁膜をエッチングすることにより第２の開口部を形成し
、その後熱処理により第１の導電性物質膜および第２の
絶縁膜より第２の導電型不純物を第１の導電型半導体基
板上に拡散した後、第２の開口部上に第３の絶縁膜を形
成し、その後全面に第２の導電性物質膜を形成し、その
後第２の開口部を含む領域を残すよう第２の導電性物質
膜をエッチングすることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10623890A JPH043940A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10623890A JPH043940A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043940A true JPH043940A (ja) | 1992-01-08 |
Family
ID=14428541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10623890A Pending JPH043940A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043940A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100511907B1 (ko) * | 1999-12-22 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
1990
- 1990-04-20 JP JP10623890A patent/JPH043940A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100511907B1 (ko) * | 1999-12-22 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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