JPH023271A - 相補型半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 高集積化するのに好適な構造を有する相補型半導体装置
及びその製造方法に関し、 ｎチャネル・トランジスタとｎチャネル・トランジスタ
とを立体的に形成することで占有面積を縮小し、しかも
、その製造が容易であるようにすることを目的とし、 半導体基板に於ける素子形成領域に選択的に開口を設け
、該開口内の相対向する二面に表出されたｎ型半導体面
とｎ型半導体面のそれぞれにゲート絶縁膜を形成し、該
ゲート絶縁膜の上にゲート電極を形成し、該ゲート電極
に対応する前記ｎ型半導体面をチャネル領域として一方
は同じ面に且つ他方は前記半導体基板表面にｎチャネル
・トランジスタのドレイン領域並びにソース領域を形成
し、前記ゲート電極に対応する前記ｎ型半導体面をチャ
ネル領域として一方は同じ面に且つ他方は前記半導体基
板表面にｎチャネル・トランジスタのソース領域並びに
ドレイン領域を形成するよう構成する。

〔産業上の利用分野〕

本発明は、高集積化するのに好適な構造を有する相補型
半導体装置及びその製造方法に関する。

現在、半導体装置に於いては、依然として高集積化が重
要な問題になっていて、素子の占有面積は縮小される傾
向にある。

また、消費電力を低減する旨の観点から相補型半導体装
置が多用される傾向もあるが、相補型半導体装置では一
素子を二個のトランジスタで構成しているので、素子の
占有面積を縮小したい旨の要求に対応するのは困難な状
況にある。

〔従来の技術〕

第１９図は従来例を説明する為の相補型半導体装置の要
部切断側面図を表している。

図に於いて、ＩＡはシリコン半導体基板、２Ａはｎ型ウ
ェル、３Ａはｐ型ウェル、４Ａは二酸化シリコン（Ｓｉ
Ｃ２）からなるフィールド絶縁膜、５Ｐ並びに５Ｎは二
酸化シリコンからなるゲート絶縁膜、６Ｐ並びに６Ｎは
多結晶シリコンからなるゲート電極、７Ｓはｐ＋＋ソー
ス領域、７Ｄはｐ＋型トドレイン領域８Ｓはｎ＋＋ソー
ス領域、８Ｄはｎ＋＋ドレイン領域、９Ａは眉間絶縁膜
、１０１．はｎチャネル・トランジスタのソース電極、
ｌＯｌ、はｎチャネル・トランジスタのドレイン電極、
１０．Ｇはｎチャネル・トランジスタのゲート電極、ｌ
０ＮＳはｎチャネル・トランジスタのソース電極、ｌ０
ＨＤはｎチャネル・トランジスタのドレイン電極、１０
．Ｇはｎチャネル・トランジスタのゲート電極、ＶＣＣ
は正側電源レベル、ＧＮＤは接地側電源レベル、ＶＩＮ
は入力、ＶＯＬＩＴは出力をそれぞれ示している。

第２０図は第１９図について説明した相補型半導体装置
の要部回路図を表し、第１９図に於いて用いた記号と同
記号は同部分を表すか或いは同じ意味を持つものとする
。

図に於いて、ＱＰはｎチャネル・トランジスタ、ＱＮは
ｎチャネル・トランジスタを示している。

この相補型半導体装置は、スイッチングを行わせた場合
、過渡電流のみ流れて通常はオフ状態であり、従って、
低消費電力であることが最大の利点になっている。

〔発明が解決しようとする課題〕

第１９図からも明らかであるが、相補型半導体装置に於
いては、ｎチャネル・トランジスタとｎチャネル・トラ
ンジスタとで一素子を成していること、また、それ等の
トランジスタのうち少なくとも一方はウェル内に形成す
る必要があり且つそれ等のトランジスタは横方向に並べ
て配置されていることなどから、平面で見た占有面積は
大きくなる点が欠点になっている。

現在、半導体装置の小型化はフォト・リソグラフィ技術
で可能な限界に達しつつあり、そこで、半導体装置を三
次元的に構成することが行われていて、例えば、トレン
チ・トランジスタ、トレンチ・キャパシタなどを挙げる
ことができる。

然しなから、相補型半導体装置は構造が複雑である為、
三次元構造を採ることは甚だ困難であるとされている。

本発明は、ｎチャネル・トランジスタとｎチャネル・ト
ランジスタとを立体的に形成することで占有面積を縮小
し、しかも、その製造が容易であるようにする。

〔課題を解決するための手段〕

第１図は本発明の詳細な説明する為の半導体装置の要部
切断側面図を表している。

図に於いて、１はシリコン半導体基板、４はｎ型ウェル
、５はｐ型ウェル、９は二酸化シリコンからなるフィー
ルド絶縁膜、１０は多結晶シリコン膜、１２はｎ＋型ド
レイン引き出し領域、１３はｐ＋型ソース引き出し領域
、１４は出力の引き出し電極、１５は二酸化シリコンか
らなるゲート絶縁膜、１６は多結晶シリコンからなるゲ
ート電極、１７はｎ＋＋ソース領域、１８はｐ”型ドレ
イン領域、１９はｎ＋型トドレイン領域２０はｐ＋＋ソ
ース領域、２１は燐珪酸ガラス（ｐ　ｈ　ｏ　ｓ　ｐｈ
ｏｓｉｌｉｃａｔｅ　　ｇｌａｓｓ：ＰＳＧ）からなる
バンシベーション膜、２２は接地側電源レベルＧＮＤが
印加されるソース電極、２３は正側電源レベル■。Ｃが
印加されるドレイン電極をそれぞれ示している。

この相補型半導体装置に於いては、ｎ＋＋ソース領域１
７並びにｎ＋型トドレイン領域１９ｎチャネル・トラン
ジスタの構成要素であり、且つ、ｐ＋型トドレイン領域
１８びにｐ４′型ソース領域２０はｎチャネル・トラン
ジスタの構成要素である。また、ｎチャネル・トランジ
スタ及びｎチャネル・トランジスタに共通する多結晶シ
リコン・ゲート電極１６には入力ＶＩＮが加わるもので
あることは勿論である。

本発明の相補型半導体装置及びその製造方法に於いては
、半導体基板（例えばｐ型シリコン半導体基板１）に於
ける素子形成領域に選択的に開口（例えば開ロア）を設
け、該開口内の相対向する二面に表出されたｐ型半導体
面（例えばｐ型ウェル５の側面）とｎ型半導体面（例え
ばｎ型ウェル４の側面）のそれぞれにゲート絶縁膜（例
えばゲート絶縁膜１５）を形成し、該ゲート絶縁膜の上
にゲート電極（例えばゲート電極１６）を形成し、該ゲ
ート電極に対応する前記ｐ型半導体面をチャネル領域と
して一方は同じ面に且つ他方は前記半導体基板表面にｎ
チャネル・トランジスタのドレイン領域（例えばｎ＋型
トドレイン領域１２及びソース領域（例えばｎ＋＋ソー
ス領域１７）を形成し、前記ゲート電極に対応する前記
ｎ型半導体面をチャネル領域として一方は同じ面に且つ
他方は前記半導体基板表面にｎチャネル・トランジスタ
のソース領域（例えばｐ＋＋ソース領域２０）並びにド
レイン領域（例えばｐ”型ドレイン領域１８）を形成し
ている。

〔作用〕

前記手段を採ることに依り、ｎチャネル・トランジスタ
及びｎチャネル・トランジスタは、その大部分が半導体
基板に形成した開口内に立体的に形成される為、平面的
に見た占有面積は少な（て済み、また、現用の諸技法を
適用することで容易に製造することが可能であって、特
別な製造技術は必要とせず、容易に実施することができ
る。

〔実施例〕

第２図乃至第１３図は本発明一実施例を解説する為の工
程要所に於ける半導体装置の要部切断側面図、第１４図
乃至第１８図は同じく要部平面図をそれぞれ表し、以下
、これ等の図を参照しつつ説明する。尚、第１図に於い
て用いた記号と同記号は同部分を示すか或いは同じ意味
を持つものとする。

第２図参照 （１）　　例えば１０〔Ω・Ｇ〕のｐ型シリコン半導体
基板１に熱酸化法を適用することに依り、厚さ例えば２
００〔人〕乃至５００〔人〕程度の二酸化シリコンから
なる絶縁膜２を形成する。

第３図参照 （２）　　イオン注入法を適用することに依り、二面に
亙る不純物イオンの導入でｎ型ウェル４及びｐ型ウェル
５を形成するのであるが、最初、ｐ型ウェル５を形成す
べき部分をフォト・レジスト膜で覆ってから、例えばド
ーズ量を５Ｘ１０１２（Ｃｍ　”’　”　）　、加速エ
ネルギを１８０（ＫｅＶ）として燐イオンの打ち込みを
行いｎ型ウェル４を形成し、次いで、図示されているよ
うにｎ型ウェル４上をフォト・レジスト膜３で覆ってか
ら、例えばドーズ量を１　、　　ＯＸ　ｌ　０１３（ｃ
ｍ−２）　、加速エネルギを１８０（ＫｅＶ）として硼
素イオンの打ち込みを行いｎ型ウェル５を形成する。

第４図及び第１４図参照 （３）　　フォト・レジスト膜３を除去してから、通常
のフォト・リソグラフィ技術を適用することに依り、絶
縁膜２の選択的エツチングを行って開口を形成し、次い
で、絶縁膜２をマスクとしてシリコン半導体基板１の選
択的エツチングを行って絶縁膜２に形成した開口と同じ
パターンの開ロアを形成する。

この間ロアの深さは例えばｎ型ウェル４或いはｎ型ウェ
ル５の底と同じ程度、従って、約２〔μｍ〕程度として
良い。

（４）化学気相成長（ｃｈｅｍｉｃａｌ　　ｖａｐ。

ｒ　　ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用するこ
とに依り、厚さ例えば１０００　　（人〕程度の窒化シ
リコン（５ｉ３Ｎ４）膜６を形成し、次いで、エツチン
グ・ガスをＣ，Ｃｉ　４とする反応性イオン・エツチン
グ（ｒｅａｃｔｉｖｅｉｏｎ　　ｅｔｃｈｉｎｇ：ＲＩ
Ｅ）法を通用することに依り、窒化シリコン膜６の異方
性工・ノチングを行って開ロアの内壁に被着されたもの
を残し、他の部分は全て除去する。

第５図、第１５図、第１６図参照 （５）　　通常のフォト・リソグラフィ技術に於けるレ
ジスト・プロセスを適用することに依り、開ロアの内壁
四面のうち、相対向する二面を保護する為のフォト・レ
ジスト膜８を形成し、次いで、？法を適用することに依
り、窒化シリコン膜６の選択的エツチングを行ってフォ
ト・レジスト膜８で保護された二面に在るものを残し、
他の部分は全て除去する。

第６図参照 （６）窒化シリコン膜６を耐酸化性マスクとする湿性熱
酸化法を適用することに依り、シリコン半導体基板１に
二酸化シリコンからなる厚さ例えば６０００　（人〕程
度のフィールド絶縁膜９を形成し、その後、耐酸化性マ
スクとして用いた窒化シリコン膜６を除去する。

このフィールド絶縁膜９は窒化シリコン膜６に覆われて
いない全ての部分に形成されるので、開ロアの底に表出
されているシリコン半導体基板１の部分にも成長される
。

第７図及び第８図参照 （７１ＣＶＤ法を適用することに依り、厚さ例えば１　
〔μｍ〕の多結晶シリコン膜１０を成長させ、次いで、
エツチング・ガスをＣＣＩ！、とするプラズマ・エツチ
ング法を適用することに依り、多結晶シリコン膜１０の
全面エツチング及びコントロール・エツチングを行い開
ロア内に在るフィールド絶縁膜９の上に厚さ例えば２０
００〔人〕程度を残して他を除去する。

第９図参照 （８）通常のフォト・リングラフィ技術に於けるレジス
ト・プロセスを適用することに依り、多結晶シリコン膜
１０のＡを覆うフォト・レジスト膜１１を形成する。

（９）　　イオン注入法を適用することに依り、ドーズ
量を５　Ｘ　１０１５（ａｍ−”）　、加速エネルギを
７０（Ｋ　ｅ　Ｖ）としてＡｓイオンの打ち込みを行っ
てｎチャネル・トランジスタ部分のｎ＋型ドレイン引き
出し領域１２を形成する。

第１０図参照 Ｇｏｔ　　工程（８）で形成したフォト・レジスト膜１
１を除去してから、新たに通常のフォト・リソグラフィ
技術に於けるレジスト・プロセスを適用することに依り
、多結晶シリコン膜１０の残り２、従って、ｎ１型ドレ
イン引き出し領域１２を覆うフォト・レジスト膜１１を
形成する。

ａυ　イオン注入法を適用することに依り、ドーズ量を
５．　　ＯＸ　１０１５　（ａｍ−”）　、加速エネル
ギを３０（ＫｅＶ）としてＢイオンの打ち込みを行って
ｐチャネル・トランジスタ部分のｐ＋型ソース引き出し
領域１３を形成する。

第１１図及び第１７図参照 αω　工程００）で形成したフォト・レジスト膜１１を
除去してからＣＶＤ法を適用することに依り、厚さ例え
ば２０００　（人〕程度のタングステン・シリサイド（
ＷＳｉｘ）膜を成長させ、次いで、通常のフォト・リソ
グラフィ技術に於けるレジスト・プロセス及びＲＩＥ法
を適用することに依り、前記タングステン・シリサイド
膜のパターニングを行って出力の引き出し電極１４を形
成する。

尚、出力の引き出し電極１４は多結晶シリコンを材料に
しても良い。

第１２図参照 ０り　熱酸化法を適用することに依り、厚さ例えば２０
０　〔人〕程度の二酸化シリコンからなるゲート絶縁膜
１５を形成する。これと同時にタングステン・シリサイ
ドからなる出力の引き出し電極１４も二酸化シリコン膜
で覆われる。

Ｑ４１ＣＶＤ法を適用することに依り、厚さ例えば２０
００　（人〕程度の多結晶シリコン膜を成長させる。

αω　イオン注入法を適用することに依り、前記工程α
ａで形成した多結晶シリコン膜にｐ型不純物或いはｎ型
不純物の何れかを打ち込んでから、通常のフォト・リソ
グラフィ技術を適用することに依ってパターニングしゲ
ート電極１６を形成する。

αω　通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセス及びイオン注入法を適用することに依り、
ｎ＋＋ソース領域１７及びｐ＋型トドレイン領域１８形
成を交互に実施する。

Ｑ７＋　　熱処理を行って、ｎ＋型ドレイン引き出し領
域１２及びｐ＋型ソース引き出し領域１３から不純物を
拡散してｎ＋型トドレイン領域１９びにｐ＋＋ソース領
域２０を形成すると共に前記イオン注入された不純物の
活性化を行う。

第１３図及び第１８図参照 α匂　通常のフォト・リソグラフィ技術を適用すること
に依り、フィールド絶縁膜９にソース電極コンタクト窓
９Ｓ及びドレイン電極コンタクト窓９Ｄを形成する。

ＣＩ！ＩＪＣＶＤ法を適用することに依り、ＰＳＧから
なるパッシベーション膜２１を形成し、次いで、通常の
フォト・リソグラフィ技術を適用することに依り、ソー
ス電極コンタクト窓及びドレイン電極コンタクト窓を形
成し、次いで、温度を例えば９００（’Ｃ）、時間を２
０〔分〕とするガラス・リフローの熱処理を行う。

（２１Ｏ真空蒸着法を適用することに依り、例えばアル
ミニウム（Ａβ）膜を形成し、次いで、通常のフォト・
リソグラフィ技術を適用することに依り、前記アルミニ
ウム膜のパターニングを行ってソース電極２２とドレイ
ン電極２３及びその他の電極・配線を形成する。

前記のようにして製造された相補型半導体装置を回路と
して表すと第２０図に見られる回路と全く同じになり、
ソース電極２２は接地側電源レベルＧＮＤが、また、ド
レイン電極２３は正側電源レベル■。０がそれぞれ印加
されものである。

〔発明の効果〕

本発明に依る相補型半導体装置及びその製造方法に於い
ては、ｎチャネル・トランジスタ及びｐチャネル・トラ
ンジスタの大部分が半導体基板に形成した開口内の側壁
に立体的に形成される。

前記構成を採ることに依り、平面的に見た占有面積は少
なくて済み、また、現用の諸技法を適用することで容易
に実現することが可能であって、特別な製造技術は必要
とせず、その実施は容易である。

【図面の簡単な説明】

第１図は本発明の詳細な説明する為の半導体装置の要部
切断側面図、第２図乃至第１３図は本発明一実施例を説
明する為の工程要所に於ける半導体装置の要部切断側面
図、第１４図乃至第１８図は同じく要部平面図、第１９
図は従来例の要部切断側面図、第２０図は相補型半導体
装置の要部回路図をそれぞれ表している。 図に於いて、ｌはシリコン半導体基板、４はｎ型ウェル
、５はｐ型ウェル、９は二酸化シリコンからなるフィー
ルド絶縁膜、１０は多結晶シリコン膜、１２はｎ＋型ド
レイン引き出し領域、１３はｐ＋型ソース引き出し領域
、１４は出力の引き出し電極、１５は二酸化シリコンか
らなるゲート絶縁膜、Ｉ６は多結晶シリコンからなるゲ
ート電極、１７はｎ＋＋ソース領域、１８はｐ＋型トド
レイン領域１９はｎ＋型トドレイン領域２０はｐ＋＋ソ
ース領域、２１はＰＳＧからなるバンシベーション膜、
２２は接地側電源レベルＧＮＤが印加されるソース電極
、２３は正側電源レベルＶＣＣが印加されるドレイン電
極をそれぞれ示している。 特許出願人　　　冨士通株式会社 代理人弁理士　　相　谷　昭　司

Claims (1)

1. 【特許請求の範囲】 半導体基板に於ける素子形成領域に設けられた開口と、 該開口内の相対向する二面に表出されたｐ型半導体面と
   ｎ型半導体面のそれぞれに形成されたゲート絶縁膜と、 該ゲート絶縁膜の上に形成されたゲート電極と、 該ゲート電極に対応する前記ｐ型半導体面をチャネル領
   域として一方は同じ面に且つ他方は前記半導体基板表面
   にそれぞれ形成されたｎチャネル・トランジスタのドレ
   イン領域及びソース領域と、 前記ゲート電極に対応する前記ｎ型半導体面をチャネル
   領域として一方は同じ面に且つ他方は前記半導体基板表
   面にそれぞれ形成されたｐチャネル・トランジスタのソ
   ース領域及びドレイン領域と を備えてなることを特徴とする相補型半導体装置。 （２）一導電型半導体基板に少なくとも反対導電型ウェ
   ルを形成する工程と、 次いで、該半導体基板のウェル近傍に開口を形成して相
   対向する面に一導電型半導体面及び反対導電型半導体面
   を表出させる工程と、 次いで、該開口内のチャネル領域が生成される一導電型
   半導体面及び反対導電型半導体面以外にフィールド絶縁
   膜を形成する工程と、 次いで、前記開口の底に在るフィールド絶縁膜上に多結
   晶シリコン膜を形成する工程と、次いで、該多結晶シリ
   コン膜の一部分に反対導電型引き出し領域及び残りの部
   分に一導電型引き出し領域を形成する工程と、 次いで、前記チャネル領域が生成される一導電型半導体
   面及び反対導電型半導体面にゲート絶縁膜及びゲート電
   極を順に形成する工程と、次いで、前記チャネル領域に
   連なる前記半導体基板表面に不純物を導入し且つ前記引
   き出し領域から不純物を拡散してソース領域或いはドレ
   イン領域を形成する工程と を含んでなることを特徴とする相補型半導体装置の製造
   方法。