KR100339677B1 - 반도체장치의제조방법및반도체장치 - Google Patents

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Abstract

본 발명은 신뢰성에 뛰어나고 또한 미세화에 적합한 반도체 장치를 제공한다.
Si 기판(1)상에 게이트 절연막(2), 게이트 전극(3) 및 소스·드레인 영역(4)을 형성하여 MOS 트랜지스터를 완성한다. 소스·드레인 영역으로 통하는 소스·드레인 전극(7)을 형성한 후, 그 위에 유기 SOG막(8)을 형성하고, 이 SOG막(8)에 붕소 이온을 기초 소스·드레인 전극(7)의 TiN막/Ti막에 도달하는 조건에서 주입한다.
이렇게 함으로써, SOG막(8)이 변형질 SOG막(9)으로 되어, 수분이나 수산기가 감소하고 또한 막이 흡수하기 어렵게 되고 나서, 변형질 SOG막(9)과 소스·드레인 전극(7)과의 밀착 강도가 높아져서 변형질 SOG막(9)이 박리되기 어렵게 된다. 또한, 소스·드레인 전극(7)의 배선 저항이 저하한다.

Description

반도체 장치의 제조 방법 및 반도체 장치{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로, 특히 디바이스 상에 절연막을 형성하는 기술에 관한 것이다.
최근, 반도체 직접 회로의 고집적화를 더욱 실현하기 위해, 배선의 미세화, 다층화를 진행시키는 것이 요구되고 있다. 배선을 다층화하기 위해서는 각 배선 간에 층간 절연막을 설치하지만, 그 층간 절연막의 표면이 평탄하지 않으면, 층간 절연막의 상부에 형성된 배선에 단차가 생겨서 단선 등의 고장이 야기된다.
따라서, 층간 절연막의 표면(즉, 디바이스의 표면)은 가능한 한 평탄화되어 있지 않으면 안된다. 이와 같이, 디바이스의 표면을 평탄화하는 기술은 평탄화 기술이라 불리고, 배선의 미세화, 다층화에 수반하여 점점 더 중요하게 되고 있다.
평탄화 기술에 있어서, 잘 이용되는 층간 절연막으로서 SOG막이 있고, 특히 층간 절연막 재료의 플로우 특성을 이용한 평탄화 기술에 있어서 많은 검토가 이루어지고 있다.
SOG는 실리콘 화합물을 유기 용매로 용해한 용액 및 그 용액으로부터 형성되는 이산화실리콘을 주성분으로 하는 막의 총칭이다.
SOG막을 형성하기 위해서는, 우선 실리콘 화합물을 유기 용매로 용해한 용액을 기판 상에 적하하여 기판을 회전시킨다. 그렇게 하면, 그 용액의 피막은 배선에 의해 형성되는 기판 상의 단차에 대해 그 오목부에는 두껍게, 볼록부에는 얇게, 단차를 완화하도록 형성된다. 그 결과, 그 용액의 피막의 표면은 평탄화된다.
다음에 열 처리가 실시되면, 유기 용매가 증발함과 동시에 중합 반응이 진행하여, 표면이 평탄한 SOG막이 형성된다.
SOG막에는 일반식 (1)에 나타낸 바와 같이, 실리콘 화합물 중에 유기 성분을 포함하지 않는 무기 SOG막과, 일반식 (2)에 나타낸 바와 같이, 실리콘 화합물 중에유기 성분을 포함하는 유기 SOG막이 있다.
[SiO2]n…(1)
[RxSiOy]n…(2)
(n, X, Y: 정수, R: 알킬기 또는 아릴기)
무기 SOG막은 수분 및 수산기를 다량으로 포함하고 있고, 또한 CVD (Chemical Vapor Deposition)법에 의해서 형성된 실리콘 산화막에 비해 취약하고, 막 두께를 0. 5㎛ 이상으로 하면 열처리시에 크랙이 발생하기 쉽다고 하는 결점이 있다.
한편, 유기 SOG막은 열처리에 있어서의 크랙의 발생이 억제되어 막 두께를 0·5 내지 1㎛ 정도로 할 수 있다. 따라서, 유기 SOG막을 이용하면, 막 두께가 큰 층간 절연막을 얻을 수 있어, 기판상의 큰 단차에 대해서도 충분한 평탄화가 가능하게 된다.
이와 같이, 무기 SOG막이나 유기 SOG막은 매우 뛰어난 평탄성을 갖지만, 상술한 바와 같이 무기 SOG막은 수분 및 수산기를 다량으로 포함하고 있기 때문에, 금속 배선 등에 악영향을 주어, 전기적 특성의 열화, 부식 등의 문제가 생길 우려가 있다.
또한, 무기 SOG막에 비하면 적지만, 유기 SOG막에도 수분 및 수산기가 포함되어 있기 때문에, 마찬가지의 문제를 갖는다.
그래서, 통상은 SOG막을 층간 절연막에 채용하는 경우에 있어서, 수분 및 수산기를 비교적 차단하는 성질과 함께 절연성 및 기계적 강도가 높은 성질을 갖는, 예를 들면 플라즈마 CVD법에 의해서 형성된 실리콘 산화막 등의 절연막을 SOG막과 금속 배선 간에 개재시키는 일이 행해지고 있다(예를 들면, 일본국 특개평5-226334호 공보(H01L21/3205) 참조).
종래 예와 같이 플라즈마 CVD법에 의해서 형성된 실리콘 산화막 등의 절연막을 SOG막과 금속 배선 간에 개재시키면 이하와 같은 문제점이 생긴다.
a) 실리콘 산화막 등 절연막을 금속 배선 상에 형성하는 필요상, 기초 금속 배선의 패턴의 간격을 좁히는 것에 제약을 받아, 소자의 미세화에 방해가 된다.
b) 플라즈마 CVD법에 의해서 형성된 실리콘 산화막은, 유기 SOG막에 비해 유전율이 높으므로, 배선간 용량이 커져서, 신호 지연의 원인이 된다.
본 발명은 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로, 이와 같은 문제점을 해소하는 것을 그 목적으로 한다.
본 발명의 반도체 장치의 제조 방법에 있어서는 기판 상에 형성된 배선 상에 접촉하도록 제1 절연막을 형성하고, 적어도 배선에 도달하는 조건 하에서 제1 절연막에 불순물을 도입한다. 이 제1 절연막으로의 불순물의 도입에 의해, 막이 변형질되어막에 포함되는 수분이나 수산기가 감소하고 또한 막이 흡수하기 어렵게 된다. 이에 따라, 제1 절연막의 절연 특성을 개선할 수 있다.
이 경우, 제1 절연막은 유기 SOG막 등의 탄소를 1% 이상 함유하는 실리콘 산화막, 또는 무기 SOG막을 포함하는 것이 바람직하다. 이와 같이, 제1 절연막으로서 평탄성에 뛰어난 SOG막을 이용하는 경우에는 그 SOG막의 절연 특성이 개선되므로 그 SOG막을 기초의 배선 상에 직접 형성할 수 있다.
또한, 제1 절연막에, 그 하부 배선에 도달하는 조건 하에서 불순물을 주입함으로써, 제1 절연막과 기초의 배선과의 밀착 강도도 향상시킬 수 있다. 또한, 제1 절연막으로서, SOG막 등의 커버리지에 뛰어나고 또한 유전율이 낮은 것을 이용하면 제1 절연막으로서 플라즈마 CVD법에 의해 형성한 절연막을 이용하는 경우에 비해, 기초의 배선 패턴의 간격을 좁힐 수 있고, 또한 배선간 용량도 작게 할 수 있다. 그 결과, 소자의 미세화에도 적합함과 동시에 신호 지연 등의 문제가 생기지 않는 절연막을 제공할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에 있어서는, 배선을 기판 상에 형성된 제2 절연막 상에 패터닝을 형성하는 공정을 더 구비하고, 제1 절연막을 배선이 존재하지 않는 영역에서 제2 절연막에 접촉시킴과 동시에, 제1 절연막에 대한 불순물의 도입을, 제1 절연막과 제2 절연막과의 계면에도 도달하는 조건에서 행하여도 된다.
이와 같이 하면, 상기한 제1 절연막과 배선과의 밀착 강도의 향상과 함께 제1 절연막과 제2 절연막과의 밀착 강도도 향상시킬 수 있다.
또한, 이 경우 제2 절연막을 실질적으로 불순물이 도프되지 않는 막을 포함하도록 하여도 된다. 구체적으로는, 제2 절연막은 바람직하게는, 붕소 및 인 중의 적어도 어느 하나가 도프된 막 이외의 막이다. 이와 같이 하면, 제2 절연막 상에SOG막 등으로 이루어지는 제1 절연막을 형성하는 경우, 제1 절연막이 제2 절연막에 의해 분리되어, 제1 절연막이 균일하고 평탄하게 형성되기 어렵다고 하는 문제점을 유효하게 방지할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에 있어서, 불순물은 이온 주입법을 이용하여 도입해도 된다. 또한, 이 불순물은 붕소 및 아르곤 중 적어도 어느 하나인 것이 바람직하다. 특히, 붕소 이온은 비교적 질량이 작기 때문에, 동일한 주입에너지로 주입한 경우, 질량이 무거운 이온종에 비해 보다 두껍게(깊게) 주입할 수 있어, 절연막의 변형질 효과가 매우 뛰어나다.
또한, 본 발명의 반도체 장치에 있어서는 기판 상에 형성된 배선과, 상기 배선 상에 접촉하도록 형성된 제1 절연막을 구비하고, 상기 제1 절연막과 상기 배선에는 불순물이 도입되어 있고, 상기 제1 절연막과 상기 배선과의 계면에 있어서 상기 불순물의 프로파일이 연속되어 있다.
이와 같이, 배선과 제1 절연막과의 계면에 있어서 상기 불순물의 프로파일이 연속되어 있음에 따라, 배선과 제1 절연막과의 밀착 강도를 현저하게 향상시킬 수 있다.
이 경우, 제1 절연막은 유기 SOG막 등의 탄소를 1% 이상 함유하는 실리콘 산화막, 또는 무기 SOG막을 포함하는 것이 바람직하다. 이와 같이, 제1 절연막으로서 평탄성에 뛰어난 SOG막을 이용하는 경우에는, 그 SOG막의 절연 특성이 개선되어 있으므로, 그 SOG막이 기초의 배선 상에 직접 형성되어 있어도 문제는 없고, 기초의 배선 패턴의 간격을 좁힐 수 있어, 또한 배선 간 용량도 작게 할 수 있다. 그 결과, 소자의 미세화에도 적합함과 동시에 신호 지연 등의 문제가 생기지 않는 절연막을 제공할 수 있다.
또한, 본 발명의 반도체 장치는 상기 배선이, 기판 상에 형성된 제2 절연막 상에 패터닝이 형성되어 있는 동시에, 제1 절연막이 배선이 존재하지 않는 영역에서 제2 절연막과 접촉하고 있고, 또한 제2 절연막이 실질적으로 불순물이 도프되어 있지 않는 막을 포함하고 있다. 구체적으로는, 제2 절연막은 바람직하게는, 붕소 및 인중 적어도 어느 하나가 도프된 막 이외의 막이다. 이와 같이 하면, 제2 절연막 상에 SOG막 등으로 이루어지는 제1 절연막을 형성할 경우, 제1 절연막이 제2 절연막에 의해서 분리되어, 제1 절연막이 균일하고 평탄하게 형성되기 어렵다고 하는 문제점을 유효하게 방지할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법 및 반도체 장치에 있어서는, 배선은 폴리실리콘이나 금속 배선을 포함하고 있어도 된다. 또한, 금속 배선은 티탄막인 것이 바람직하다. 또한, 금속 배선은 주 배선 상에 티탄막을 형성한 적층 구조를 갖는 것이 바람직하다. 또한, 금속 배선은 주 배선, 그 위의 티탄막 및 그 위의 질화티탄막으로 이루어지는 적층 구조를 갖는 것이 바람직하다.
도 1은 본 발명을 구체화한 실시 형태에 따른 반도체 장치의 제조 과정을 도시한 개략 단면도.
도 2는 본 발명을 구체화한 실시 형태에 따른 소스·드레인 전극의 제조 과정을 도시한 개략 단면도.
도 3은 본 발명을 구체화한 실시 형태에 따른 소스·드레인 전극의 제조 과정을 도시한 개략 단면도.
도 4는 본 발명을 구체화한 실시 형태에 따른 반도체 장치의 제조 과정을 도시한 개략 단면도.
도 5는 본 발명을 구체화한 실시 형태에 따른 반도체 장치의 제조 과정을 도시한 개략 단면도.
도 6은 본 발명을 구체화한 실시 형태에 따른 반도체 장치의 제조 과정을 도시한 개략 단면도.
도 7은 본 발명의 실시 형태를 설명하기 위한 특성도.
도 8은 본 발명의 실시 형태를 설명하기 위한 특성도.
도 9는 본 발명의 실시 형태를 설명하기 위한 특성도.
도 10은 본 발명의 실시 형태를 설명하기 위한 특성도.
도 11은 본 발명의 실시 형태를 설명하기 위한 특성도.
도 12는 본 발명의 실시 형태를 설명하기 위한 특성도.
도 13은 본 발명의 실시 형태를 설명하기 위한 특성도.
도 14는 본 발명의 실시 형태를 설명하기 위한 특성도.
도 15는 본 발명의 실시 형태를 설명하기 위한 특성도.
도 16은 본 발명의 실시 형태를 설명하기 위한 특성도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판
5 : 실리콘 산화막(제2 절연막)
7 : 소스·드레인 전극(배선)
7d : Ti막
7e : TiN막
8 : 유기 SOG막(제1 절연막)
9 : 변형질 SOG막
(제1 실시 형태)
본 발명을 구체화한 실시 형태의 제조 방법을 도 1 내지 도 6에 따라서 설명한다.
공정 1(도 1 참조): (100) p형(또는 n형) 단결정 실리콘 기판(1) 상에 게이트산화막(2)(막 두께:10㎚) 및 게이트 전극(3)(막 두께:200㎚)을 형성한다. 그리고, 게이트 산화막(2) 및 게이트 전극(3)을 마스크로 하는 이온 주입법을 이용하여 기판(1)에 n형(또는 p형) 불순물을 도프함으로써, 소스·드레인 영역(4)을 자기 정합적으로 형성하여 MOS 트랜지스터를 완성한다.
또한, 디바이스의 전면에 실리콘 산화막(5)을 형성한 후, 소스·드레인 영역(4) 상의 실리콘 산화막(5)에 컨택트홀(6)을 형성한다.
여기서, 실리콘 산화막(5)은 플라즈마 CVD법에 의해 형성한다. 반응 가스로서는, 모노실란과 아산화질소(SiH4+N2O), 모노실란과 산소(SiH4+O2), TEOS(Tetra ­ethoxy­silane)와 산소(TEOS+O2) 등을 이용하고, 성막 온도는 300 내지 900℃이다.
또한, 실리콘 산화막(5)은 플라즈마 CVD법 이외의 방법(상압 CVD법, 감압CVD법, ECR 플라즈마 CVD법, 광 여기 CVD법, TEOS-CVD법, PVD법 등)에 의해서 형성하여도 된다. 예를 들면, 상압 CVD법으로 이용되는 가스는 모노실란과 산소(SiH4+O2)이고, 성막 온도는 400℃ 이하이다. 또한, 감압 CVD법으로 이용되는 가스는 모노실란과 아산화질소(SiH4+N2O)이고, 성막 온도는 900℃ 이하이다.
그리고, 특히, 본 실시 형태에 있어서는, 이 시점에서 형성하는 실리콘 산화막(5)으로서, BPSG(boro­phospho silicate glass), BSG(boro­silicate glass× PSG (phospho­silicate glass) 등, 막 중에 B(붕소)나 P(인) 등의 불순물을 적극적으로 도프한 절연막을 사용하지 않는다. 이것은, 실리콘 산화막(5)이 BPSG 등의 불순물을 적극적으로 함유하는 막이면, 후술하는 바와 같이, 이 실리콘 산화막(5)상에 유기 SOG막을 형성할 때에, 실리콘 산화막(5)이 유기 SOG막을 분리하여 균일하고 평탄한 막이 형성되기 어렵다고 하는 문제가 발생하기 때문이다.
그 후, 스퍼터법을 이용하여 컨택트홀(6) 내를 포함하는 디바이스 전면에 금속 배선막을 퇴적하고, 그 금속 배선막이 원하는 패턴이 되도록 이방성 에칭을 행하여, 소스·드레인 전극(소스·드레인 배선: 7)을 형성한다. 여기서, 상기 소스·드레인 전극(7)의 구조 및 제조 공정을 도 2 및 도 3에 기초하여 설명한다.
소스·드레인 전극(7)은, 알루미늄 합금막의 아래에 소위 배리어 메탈로서의 TiN/Ti 적층막을, 알루미늄 합금막 상에 반사 방지막(캡 메탈)으로서의 TiN/Ti 적층막을 갖는다.
즉, 도 2에 도시한 바와 같이, 마그네트론 스퍼터법을 이용하여, Ti막(7a: 막 두께 50㎚), TiN막(7b)(막 두께100㎚), 알루미늄합금막(Al-Si(1%)-Cu(0. 5%)) (7c)(막 두께 600㎚), Ti막(7d)(막 두께 20㎚), TiN막(7e)(막 두께 100㎚)을 이 순서대로 적층 형성한다.
그리고, 도 3에 도시한 바와 같이, 이들 적층막을 이방성 에칭에 의해 원하는 패턴으로 가공하고, 소스·드레인 전극(7)을 형성한다.
또한, 도 2 및 도 3에서는, 도 1에 있어서의 게이트 산화막(2), 게이트 전극(3), 소스·드레인 영역(4), 실리콘 산화막(5) 및 컨택트홀(6)은 생략하고 있다.
공정 2(도 4 참조): 소스·드레인 전극(7) 및 실리콘 산화막(5) 상에 유기SOG막(8)을 형성한다. 유기 SOG막(8)의 조성은 [CH3Si(OH)3]이고, 그 막 두께는 600㎚이다.
그 형성 방법은, 우선, 상기 조성의 실리콘 화합물의 알코올계 용액(예를 들면, IPA+ 아세톤)을 기판(1) 상에 적하하여 기판을 회전 속도:2300rpm에서 20초간 회전시켜서, 이 용액의 피막을 기판(1) 상에 형성한다. 이 때, 그 알코올계 용액의 피막은 기판(1) 상의 단차에 대해, 그 오목부에는 두껍게, 그 볼록부에는 얇게, 단차를 완화하도록 형성된다. 그 결과, 알코올계 용액의 피막의 표면은 평탄화된다.
다음에, 질소 분위기 중에 있어서, 100℃에서 1분간, 200℃에서 1분간, 300℃에서 1분간, 22℃에서 1분간, 300℃에서 30분간, 순차 열처리를 실시하면, 알코올계가 증발함과 동시에 중합 반응이 진행하여, 표면이 평탄한 막 두께 300㎚의 유기 SOG막이 형성된다. 이 피막 형성∼열처리 작업을 이미 1회 반복함으로써,막 두께 600㎚의 유기 SOG막(8)을 얻는다. 이 유기 SOG막(8)은 탄소를 1% 이상 함유하는 실리콘 산화막이다.
그리고, 이온 주입법을 이용하여, 붕소 이온(B+)을 가속 에너지: 140KeV, 도즈량: 1×1015atoms/㎠의 조건에서 유기 SOG막(8)에 도프한다.
이 조건에서 주입하면, 붕소 이온은 유기 SOG막(8)과 TiN막(7e)과의 계면을 포함하는 적어도 Ti막(7d)으로까지 도달하고, 또, 유기 SOG막(8)과 실리콘 산화막(5)과의 계면에도 도달한다. 그리고, 유기 SOG막(8)에 붕소 이온을 도입함으로써,막중의 유기 성분을 분해시킴과 동시에, 막 중에 포함되는 수분 및 수산기를 감소시킨다.
또한, TiN막(7e)과의 계면에 붕소 이온이 도입됨으로써 양자의 밀착 강도가 높아져서, 또한, 실리콘 산화막(5)의 계면에 붕소 이온이 도입됨으로써, 양자의 밀착 강도가 높아진다.
그 결과, 유기 SOG막(8)은 유기 성분이 포함되지 않고, 수분 및 수산기가 조금밖에 포함하지 않고 또한 기초막(TiN막(7e) (소스·드레인 전극: 7) 및 실리콘 산화막(5))과의 밀착 강도가 높은 SOG막(이하, 변형질 SOG막: 9)으로 변화된다. 또한, 이 변형질 SOG막(9)도 탄소를 1% 이상 함유하는 실리콘 산화막이다.
또한, Ti막(7d)에 붕소 이온이 도입됨으로써, 막 내에 TiB2화합물상이 형성되고, 배선 저항이 저하한다.
표 1은 각종 Ti계 금속의 비저항을 측정한 것으로, TiB2는 다른 금속에 비교하여 매우 낮은 비저항을 갖는 것을 알 수 있다.
TiB2 Ti TiN TiC
비저항(μΩ·㎝) 25 70 100 150
공정 3(도 5 참조) : 4 불화 탄소와 수소의 혼합 가스계를 에칭 가스로서 이용하는 이방성 에칭을 행하고, 소스·드레인 영역(4) 상의 변형질 SOG막(9)에 비어홀(10)을 형성한다.
공정 4(도 6 참조): 불활성 가스(예를 들면 Ar)를 이용한 스퍼터 에칭에 의해서, 비어홀(10) 내를 클리닝한 후, 마그네트론 스퍼터법을 이용하여 상기 비어홀(10)내 및 변형질 SOG막(9) 상에, Al 합금막(Al-Si(1%) - Cu(0. 5%)) (막 두께 500㎚), Ti막(막 두께 50㎚) 및 TiN막(막 두께 20㎚)을 순차 아래로부터 형성한다.
그리고, 통상의 리소그래피 기술, 드라이에칭 기술(RIE법 등)에 의해, 레지스트(도시 생략)도포, 노광, 에칭 작업을 거쳐서, 알루미늄 합금막, Ti막 및 TiN막을 소정 형상으로 패터닝하여, 상층 금속 배선(11)을 형성한다.
이와 같이 본 실시 형태에 있어서는, 유기 SOG막(8)에 이온을 주입할 때에, 상술한 바와 같이 TiN막(7e)(소스·드레인 전극(7))과의 계면 및 실리콘 산화막(5)과의 계면에 붕소 이온을 도입하기 때문에, 변형질 SOG막(9)이 소스·드레인 전극(7) 및 실리콘 산화막(5)으로부터 박리되기 어렵게 되어 있다.
표 2는, 소스·드레인 전극(7) 상에 유기 SOG막(8) 또는 변형질 SOG막(9)을 형성한 테스트 디바이스(1)를 이용하여, SOG막과 소스·드레인 전극(7)과의 밀착 강도를 인장 강도 시험 장치를 이용하여 평가한 결과를 나타내고 있다. 이 경우, 유기 SOG막(8)은 600㎚의 막 두께로 형성하였다. 또한, 변형질 SOG막(9)의 막 두께는, 이온 중에 보다 수축하기 때문에, 약 450㎚로 된다.
조 건 막 박리율
유기 SOG막(8) 100%
변형 SOG막(9) 0%
이와 같이, SOG막으로서 변형질 SOG막을 이용한 것은, 기초 소스·드레인 전극(7)과의 밀착 강도가 높아져서 막 박리가 발생하지 않는 것을 알 수 있다.
또한, 표 3은 소스·드레인 전극(7)으로서, 실리콘막(폴리실리콘막)을 이용한경우의, 소스·드레인 전극(7)과 유기 SOG막(8) 또는 변형질 SOG막(9)과의 밀착 강도를 인장 강도 시험 장치를 이용하여 평가한 결과를 나타내고 있다. 이 경우도, 유기 SOG막(8) 및 변형질 SOG막(9)의 막 두께는, 표 2의 경우와 마찬가지이다.
조 건 막 박리율
유기 SOG막(8) 100%
변형 SOG막(9) 0%
이와 같이, SOG막으로서 변형질 SOG막을 이용한 것은, 실리콘막을 이용하여 형성된 경우의 소스·드레인 전극(7)과의 밀착 강도가 높아져서 막 박리가 발생하지 않는 것을 알 수 있다.
또한, 표 4는 플라즈마 CVD법으로 형성한 실리콘 산화막 상에 SOG막(막 두께 600㎚)을 형성한 테스트 디바이스(2)를 이용하여, SOG막과 실리콘 산화막과의 밀착 강도를 인장 강도 시험 장치를 이용하여 평가한 결과를 나타내고 있다.
조 건 막 박리율
유기SOG막 100%
저압 산소 플라즈마 처리 100%
변형 SOG막(Ar 이온 주입) 0%
변형 SOG막(B 이온 주입) 0%
표 4 중, 저압 산소 플라즈마 처리란 유기 SOG막을 산소 플라즈마에 노출시킨 것이다. 변형질 SOG막은 본 실시 형태와 마찬가지의 조건에서 형성하고 있다.
이와 같이, SOG막으로서 변형질 SOG막을 이용한 것은, 기초 실리콘 산화막과의 밀착 강도가 높아져서 막 박리가 발생하지 않는 것을 알 수 있다.
도 7은, SOG막과 기초의 소스·드레인 전극(7)에 있어서의 붕소(B)의 불순물프로파일을 도시한 도면이다. 도 7에 의해, SOG막에 있어서의 붕소의 불순물 농도분포와 소스·드레인 전극에 포함되는 TiN막(7e), Ti막(7d), 알루미늄 합금막(7c)에서의 붕소의 불순물 농도는 연속하고 있는 것을 알 수 있다. 이것은, SOG막과 기초의 TiN막(7e)과의 계면을 붕소가 통과하도록 불순물을 이온 주입함으로써, SOG막과 TiN막(7e)과의 밀착 강도를 향상시킬 수 있다.
또한, 변형질 SOG막(9)은, 비어홀(10)을 형성하기 위한 에칭을, 4불화 탄소와 수소의 혼합 가스계의 분위기속에서 행할 수 있다. 그 때문에, 이 에칭에 있어서, 에칭 마스크로서 포토레지스트를 이용한 경우에서도, 그 포토레지스트가 노출되지 않고, 그 포토레지스트로 마스크되어 있는 변형질 SOG막(9)이 에칭되는 경우도 없다. 따라서, 미세한 비어홀(10)을 정확하게 형성할 수 있다.
또한, 변형질 SOG막(9)의 에칭율은 플라즈마 CVD법으로 형성한 실리콘 산화막과 동일 정도로 되고 또한, 에칭 마스크로서 이용한 포토레지스트를 제거할 때의 애싱 처리시에 변형질 SOG막(9)이 수축하는 일은 없다.
그 때문에, 변형질 SOG막(9)에 크랙이 생기지 않고, 비어홀(10)을 형성할 때에 리세스가 발생하는 일은 없다. 따라서, 비어홀(10) 내에 상부 금속 배선(11)을 충분히 매립하는 일이 가능하게 된다.
또한, 변형질 SOG막(9)은 산소 플라즈마 내성에도 뛰어나다. 도 8은 산소 플라즈마 내성의 지표로서, 변형질 SOG막(9)의 막 두께 감소에 주목하여 평가하기위해, 유기 SOG막(8)에 아르곤 이온을 주입하여 형성한 변형질 SOG막(9)을 산소 플라즈마에 노출될 때의 막 두께 변화에 대해 도시한 것이다. 또한, 이온 주입의 조건은, 가속에너지:140KeV, 도즈량:1×1015atoms/㎠이다.
유기 SOG막(8)을 산소 플라즈마에 노출된 경우(O2PLASMA), 당초의 유기 SOG막(8: UNTREATED)의 막 두께에 비해, 막 두께가 16% 감소한데 대해 변형질 SOG막(9)을 산소 플라즈마에 노출된 경우(O2PLASMA AFTER Ar+IMPL LA.), 당초의 변형질 SOG막(9: Ar+IMPLA.)의 막 두께에 비해, 막 두께가 거의 감소하지 않은 것을 알 수 있었다. 단, 변형질 SOG막(9)의 막 두께는 유기 SOG막(8)의 막 두께에 비해 25% 감소하고 있다.
이상의 결과로부터, 변형질 SOG막(9)은 산소 플라즈마 내성이 뛰어난 막인 것을 알 수 있었다. 또한, 산소 플라즈마에 노출된 경우보다도, 이온 주입한 경우의 쪽이 막 두께 감소가 크기 때문에, 이온 주입한 쪽이 막의 밀도가 크다고 생각된다.
이와 같이, 변형질 SOG막(9)은 산소 플라즈마 내성에 뛰어나기 때문에, 예를 들면, 비어홀(10)을 형성하기 위한 에칭 가스로서, 산소계의 가스도 함유시킬 수 있어, 가스종 선택의 폭이 넓어지고 또한, 에칭 마스크로서 이용한 포토레지스트를 애싱할 때에도 애싱 효율이 좋은 산소계의 가스를 이용할 수 있다.
도 9는 유기 SOG막(8)(미처리: UNIMPLANTED) 및 변형질 SOG막(9)(이온 주입처리: Ar+-IMPLANTED)의 각각 질소 분위기에서 30분간의 열처리를 실시하고, TDS법(Thermal Desorption Spectroscopy)을 이용하여 평가한 결과를 나타내고 있다. 또한, 이온 주입 조건은 가속 에너지:140KeV, 도즈량:1×1015atoms/㎠이다.
이 도면은, H2O(m/e=18)에 관한 이탈량을 나타낸 것으로, 도면으로부터 명백한 바와 같이, 변형질 SOG막(9)은 H2O(m/e=18)에 관한 이탈이 적은 것을 알 수 있다. 이것은, 유기 SOG막(8)에 이온 주입을 행하여, 변형질 SOG막(9)으로 함으로써, 유기 SOG막(8)에 포함되는 수분 및 수산기가 감소하는 것을 나타내고 있다.
도 10은 유기 SOG막(8) 및 변형질 SOG막(9)의 흡습성을 조사할 목적으로 유기 SOG막(8: UNTREATED), 유기 SOG막(8)을 산소 플라즈마에 노출된 것자(O2PLASMA) 및 변형질 SOG막(9: Ar+)을 크린룸 내에서 대기 중에 방치하고, 막 중의 수분을 평가한 결과를 나타내고 있다. 막 중의 수분량은, FT-IR법(Fourier Transform Infrared Spectroscopy)을 이용하여, 적외 흡수 스펙트럼의 O-H기에 관한 흡수(3500㎝-1부근)의 면적 강도를 지표로 하였다. 이온 주입 조건은 가속 에너지:140KeV, 도즈량:1×1015atoms/㎠이다.
산소 플라즈마에 노출된 경우, 처리 전후에서의 수분 증가뿐만 아니라, 1일후에도 수분이 증가하고 있는 것을 알 수 있다. 한편, 변형질 SOG막(9)은 이온 주입 후에 증가하지 않고 있을 뿐만 아니라, 크린룸 내에서 대기에 방치하더라도, 유기 SOG막(8)에 비교하여 수분의 증가는 작다.
즉, 변형질 SOG막(9)은 유기 SOG막(8)에 비해 흡습성이 낮은 것을 알 수 있다.
도 11은 변형질 SOG막(9) 및 유기 SOG막(8)의 수분의 투과성을 조사할 목적으로 프레셔·쿠커 시험(PCT)(가습 시험을 말하며, 본 실시 형태에서는 조건에서서, 120℃, 2기압의 포화 수증기 분위기에서 행하였다)한 결과를 나타내고 있다. FT-IR법을 이용하여, 유기 SOG막(8) 중의 O-H에 관한 흡수 피크(3500㎝-1부근)의 면적 강도를 구하고, PCT 시간과의 관계를 플롯하였다.
이온 주입법을 이용하여 표면만을 변형질시킨 시료(Ar+20KeV)를 제작하고, 막 전체를 변형질시킨 것(Ar+140KeV)이나 변형질시키지 않은 것(유기 SOG막(6): UNTREATED)과 비교한 결과, 이하의 것을 알 수 있었다.
(1) 변형질되지 않은 유기 SOG막(8)을 PCT한 경우, 3500cm-1부근(O-H기에 관한)의 흡수 강도가 극적인 증가를 나타낸다.
(2) 변형질 SOG막(9)에서는, 3500㎝-1부근(O-H기에 관한)의 흡수 강도의 증가는 작다. 막 표면만을 변형질한 시료에서도, 막 전체를 변형질한 것과 동일 정도이다.
이상의 결과로부터, 이온을 주입함으로써 수분의 투과성을 억제하는 층을 형성할 수 있는 것을 알 수 있다.
이상, 본 실시 형태에 있어서는 유기 SOG막(8)에 이온 주입에 의해서, 소스·드레인 전극(7) 및 실리콘 산화막(5)으로까지 도달하는 조건에서 불순물을 도입함으로써, 유기 SOG막(8)이 변형질 SOG막(9)으로 되어 막에 포함되는 수분이나 수산기가 감소하고, 또한 막이 흡수하기 어렵게 되어 변형질 SOG막(9)에 접하는 소스·드레인 전극(7) 및 실리콘 산화막(5)과의 밀착 강도가 높아져서 신뢰성이 높은 층간 절연막을 얻을 수 있다.
또한, 본 실시 형태에 있어서는 상기한 작용 효과 이외에, Ti막(7d)에 이온 주입에 의해서, 불순물(붕소: B)을 함유시킴으로써, 배선 저항이 저하하므로, Ti막(7d) 자신의 막 두께를 얇게 할 수 있어, 대개 소스·드레인 전극(7)의 막 두께를 얇게 할 수 있다. 더구나, 컨택트 저항 및 일렉트로 마이그레이션 내성은 이온 주입되지 않는 Ti막과 동등한 특성을 유지할 수 있다.
따라서, 반도체 디바이스의 미세화·고집적화를 실현할 수 있을 뿐만 아니라, 배선의 막 두께가 얇은 만큼 배선 간의 기생 용량이 작아져서 소자 동작의 고속화에도 기여할 수 있다.
다음에, 본 실시 형태에 있어서의 효과를 더욱 뒷받침하는 데이타를 도 12 내지 도 16에 도시한다.
도 12는 유기 SOG막에 이온(B 또는 Ar)을 주입할 때의 막의 밀도의 증가율(△ DENSITY)과 이온 주입에 의한 전 퇴적 에너지(DEPOSITED ENERGY)와의 관계를 도시한 것으로, 막의 밀도의 증가율은 전 퇴적 에너지의 증가에 따라 비례적으로 증가하고, 전 퇴적 에너지가 1×104eV/㎚3이상으로 되면 포화하는 것을 알 수 있다. 또한, 이 관계는, 가속 에너지나 이온종이 다르더라도 거의 변화하지 않는다.
도 13은 유기 SOG막에 각종 이온(B, As, Ar 또는 F)을 주입할 때의 막중의 C­H기의 분해량(△ C-H)과 이온 주입에 의한 전퇴적 에너지 중, 이온화 과정(전자저지능에 관한)에 의해서 퇴적된 에너지(DEPOSITED ENERGY FOR IONIZATION)와의 관계를 나타낸 것으로, C-H기의 분해량은 퇴적 에너지의 증가에 따라 비례적으로 증가하고, 퇴적 에너지가 1×103eV/㎚3이상으로 되면 포화하는 것을 알 수 있다. 또한, 이 관계는, 이온종이 다르더라도 거의 변화하지 않는다.
도 14는 유기 SOG막에 붕소 이온을 주입할 때의 측정점의 누적 횟수(LN(-LN(1-P))와 막의 경도(DYNAMIC HARDNESS)와의 관계를 도시한 것으로, 이온 주입하지 않은 것(UNIMPLANTED SOG: 도면 중 점선)에 비해, 이온 주입한 것(IMPLALNTED SOG: 도면 중 실선)은 플라즈마 CVD법으로 형성한 실리콘 산화막(PETEOS: 도면 중 일점 쇄선)과 동일 정도까지 경도가 높아지는 것을 알 수 있다.
도 15는 유기 SOG막에 붕소 이온을 주입할 때의 유전율(DIELECTRIC CONSTANT)과 도즈량(DOSE)과의 관계를 도시한 것으로, 유기 SOG막으로서, 상기 실시 형태에서 이용한 것(TYPE B: 도면 중 점선)과, 조성이 [CH3SiO3/4] 인 것(TYPE A: 도면 중 실선)을 이용하였다. 이 도면에 의해, TYPE A의 쪽이 유전율을 낮게 제어할 수 있는 것을 알 수 있다.
도 16은 본 실시 형태와 같이 유기 SOG막을 통해 Ti막에 붕소 이온을 주입할때의 Ti막의 일렉트로 마이그레이션 내성을 판단하기 위한 지표로서, Ti막의 누적 불량율(CUMULATIVE FAILURE)과 단선에 이를 때까지의 시간(FAILURE TIME)과의 관계를 도시한 것으로, 이온 주입하지 않은 것(UNIMPLANTED)와 동일 정도의 특성을 유지할 수 있는 것을 알 수 있다.
본 발명은, 상기 실시 형태에 한정되는 것이 아니라, 이하와 같이 실시하여도 마찬가지의 작용 효과를 얻을 수 있다.
1) 유기 SOG막(8)을 대신하여, 폴리이미드나 실로키산 편성된 폴리이미드 등을 이용한다.
2) 소스·드레인 전극(7), 배선(11)의 Al 합금막을, 알루미늄 이외의 도전 재료(구리, 금, 은, 실리사이드, 고융점 금속, 도프된 폴리실리콘, 질화 티탄(TiN), 텅스텐티탄(TiW) 등의 합금) 및 이들의 적층 구조로 형성한다.
3) 변형질 SOG막(9)에 열처리를 실시한다. 이 경우, 변형질 SOG막(9) 중의 당글링 결합이 적어지기 때문에, 흡습성이 더욱 작아져서 수분의 투과도 더욱 적어진다.
4) 유기 SOG막(8)의 조성을 일반식 (2)로 나타내는 것으로 치환할 수 있다.
5) 유기 SOG막(8)의 조성을 일반식 (1)로 나타내는 무기 SOG막으로 치환하고, 그 무기 SOG막에 이온 주입을 행한다. 이 경우에는, 무기 SOG막에 포함되는 수분 및 수산기를 감소시킬 수 있다.
6) 변형질 SOG막(9)을 패시베이션막으로서 사용한다. 이 경우, 디바이스를 기계적·화학적으로 확실하게 보호하는 것이 가능한 뛰어난 패시베이션막을 얻을수 있다.
7) 상기 실시 형태에서는 유기 SOG막(8)에 주입하는 이온으로서 붕소 이온을 이용하였지만, 결과로서 유기 SOG막(8)을 변형질하는 것이면 어떠한 이온을 이용하여도 된다.
구체적으로는, 아르곤 이온, 붕소 이온, 질소 이온 등의 질량의 비교적 작은 이온이 적합하고, 그 중에서도 붕소 이온이 가장 적합하지만, 이들 이외에도 이하에 도시한 이온도 충분히 효과를 기대할 수 있다.
아르곤 이외의 불활성 가스 이온(헬륨 이온, 네온 이온, 크립톤 이온, 크세논이온, 라돈 이온). 불활성 가스는 유기 SOG막(8)과 반응하지 않기 때문에, 이온 주입에 의해서 악영향이 생길 우려가 전혀 없다.
붕소 및 질소 이외의 III b, IV b, V b, VI b, VII b의 이름족의 원소 단체 이온 및 이들의 화합물 이온. 특히, 산소, 알루미늄, 유황, 염소, 갈륨, 게르마늄, 비소, 셀레늄, 브롬, 안티몬, 요오드, 인듐, 주석, 텔루늄, 납, 비스무트의 원소 단체 이온 및 이들의 화합물 이온.
이 중에서, 금속 원소 이온에 대해서는 이온 주입 후의 유기 SOG막(8)의 유전율을 낮게 억제할 수 있다.
IVa족, Va족의 원소 단체 이온 및 이들의 화합물 이온. 특히, 티탄, 바나듐, 니오븀, 하프늄, 탄타르의 원소 단체 이온 및 이들의 화합물 이온. IVa족, Va족의 원소의 산화물은 유전율이 높기 때문에, 이온 주입 후의 유기 SOG막(8)의 유전율도 높아지지만, 특히 낮은 유전율의 층간 절연막이 요구되는 경우 이외에는 실용상 문제 없다.
각 이온을 여러 종류 조합하여 이용한다. 이 경우, 각 이온의 상승 작용에 의해 더욱 뛰어난 효과를 얻을 수 있다.
8) 상기 실시 형태에서는, 유기 SOG막(8)에 이온을 주입하고 있지만, 이온에 한하지 않고, 원자, 분자, 입자이면 된다(본 발명에서는 이들을 총칭하여 불순물이라 한다).
9) 스퍼터링의 방법으로서, 마그네트론 스퍼터링 이외에, 다이오드 스퍼터링, 고주파 스퍼터링, 4극 스퍼터링 등과 같은 것이어도 된다.
10) 스퍼터 에칭의 방법으로서, 불활성 가스를 이용하는 이외에, 반응성 가스(예를 들면 CCl4, SF6)를 이용한 반응성 이온빔 에칭(RIBE, 반응성 이온 밀링이라고도 불린다)을 이용하여도 된다.
11) 변형질 SOG막(9) 상에, 플라즈마 CVD법을 이용하여, 실리콘 산화막을 형성한다.
12) 단결정 실리콘 기판(반도체 기판)을 대신해서, 도전성 기판이나 유리 등의 절연성 기판을 이용한다.
본 발명에 있어서는, 신뢰성에 뛰어나고 또한 미세화에 알맞는 반도체 장치를 제공할 수 있다.

Claims (16)

  1. 기판 상에 형성되며, 티탄막을 포함하는 배선 상에 접촉하도록, SOG막으로 이루어진 제1 절연막을 형성하는 공정, 및
    적어도 상기 티탄막에 도달하는 조건 하에서 상기 제1 절연막에 붕소를 도입하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 배선을 상기 기판 상에 형성된 제2 절연막 상에 패터닝을 형성하는 공정을 더 구비하고, 상기 제1 절연막을 상기 배선이 존재하지 않는 영역에서 상기 제2 절연막에 접촉시킴과 함께, 상기 제1 절연막에 대한 불순물의 도입을 상기 제1 절연막과 제2 절연막과의 계면에도 도달하는 조건에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 배선이 주 배선 상에 티탄막을 형성한 적층 구조를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서, 상기 배선이 주 배선 상에 티탄막 및 질화 티탄막을 순차 형성한 적층 구조를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서, 상기 제1 절연막이 유기 SOG막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서, 상기 제1 절연막이 무기 SOG막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제2항에 있어서, 상기 제2 절연막이 실질적으로 불순물이 도프되어 있지 않는 막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제2항에 있어서, 상기 제2 절연막이, 붕소 및 인 중 적어도 어느 하나가 도프된막 이외의 막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항 또는 제2항에 있어서, 상기 불순물을 도입하는 공정을 이온 주입법에 의해 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 기판 상에 형성되며, 티탄막을 포함하는 배선과, 상기 배선 상에 접촉하도록 형성된 SOG막으로 이루어진 제1 절연막을 구비하고, 상기 제1 절연막과 상기 티탄막에는 붕소가 도입되어 있고, 상기 제1 절연막과 상기 배선과의 계면에서 불순물의 프로파일이 연속되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 배선이 주 배선 상에 티탄막을 형성한 적층 구조를 갖는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서, 상기 배선이 주 배선, 그 위의 티탄막 및 그 위의 질화티탄막으로 이루어지는 적층 구조를 갖는 것을 특징으로 하는 반도체 장치.
  13. 제10 내지 제12항 중 어느 하나의 항에 있어서, 상기 제1 절연막이 유기 SOG막을 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제10 내지 제12항 중 어느 하나의 항에 있어서, 상기 제1 절연막이 무기 SOG막을 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제10항에 있어서, 상기 배선은 상기 기판 상에 형성된 제2 절연막 상에 패터닝이 형성되어 있음과 함께, 상기 제1 절연막이 상기 배선이 존재하지 않는 영역에서 상기 제2 절연막과 접촉하고 있고, 또한 상기 제2 절연막이 실질적으로 불순물이 도프되어 있지 않는 막을 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서, 상기 제2 절연막이 붕소 및 인 중 적어도 어느 하나가 도프된 막 이외의 막을 포함하는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6326318B1 (en) * 1995-09-14 2001-12-04 Sanyo Electric Co., Ltd. Process for producing semiconductor devices including an insulating layer with an impurity
US6825132B1 (en) 1996-02-29 2004-11-30 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device including an insulation film on a conductive layer
KR100383498B1 (ko) 1996-08-30 2003-08-19 산요 덴키 가부시키가이샤 반도체 장치 제조방법
US6288438B1 (en) * 1996-09-06 2001-09-11 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
JP2975934B2 (ja) 1997-09-26 1999-11-10 三洋電機株式会社 半導体装置の製造方法及び半導体装置
US6690084B1 (en) 1997-09-26 2004-02-10 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
JP3469771B2 (ja) * 1998-03-24 2003-11-25 富士通株式会社 半導体装置およびその製造方法
US6794283B2 (en) * 1998-05-29 2004-09-21 Sanyo Electric Co., Ltd. Semiconductor device and fabrication method thereof
US6407009B1 (en) * 1998-11-12 2002-06-18 Advanced Micro Devices, Inc. Methods of manufacture of uniform spin-on films
US6462371B1 (en) * 1998-11-24 2002-10-08 Micron Technology Inc. Films doped with carbon for use in integrated circuit technology
JP3204316B2 (ja) 1998-12-28 2001-09-04 日本電気株式会社 半導体装置の製造方法
JP2001044191A (ja) * 1999-07-27 2001-02-16 Sony Corp 積層絶縁膜とその製造方法および半導体装置とその製造方法
JP2001189381A (ja) * 1999-12-27 2001-07-10 Sanyo Electric Co Ltd 半導体装置の製造方法
US6399478B2 (en) * 2000-02-22 2002-06-04 Sanyo Electric Co., Ltd. Method of making a dual damascene structure with modified insulation
US6506673B2 (en) * 2001-06-11 2003-01-14 Agere Systems Guardian Corp. Method of forming a reverse gate structure with a spin on glass process
US6917110B2 (en) * 2001-12-07 2005-07-12 Sanyo Electric Co., Ltd. Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer
US6992004B1 (en) * 2002-07-31 2006-01-31 Advanced Micro Devices, Inc. Implanted barrier layer to improve line reliability and method of forming same
KR100503951B1 (ko) * 2003-04-30 2005-07-26 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7446054B2 (en) 2003-10-28 2008-11-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2010045161A (ja) * 2008-08-12 2010-02-25 Toshiba Corp 半導体装置およびその製造方法
KR101960075B1 (ko) * 2012-09-19 2019-03-20 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
US10115830B2 (en) * 2014-07-29 2018-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic device

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5831519A (ja) * 1981-08-18 1983-02-24 Toshiba Corp 半導体装置の製造方法
JPS5917243A (ja) * 1982-07-21 1984-01-28 Hitachi Ltd 半導体装置の製造方法
US4775550A (en) * 1986-06-03 1988-10-04 Intel Corporation Surface planarization method for VLSI technology
US4676867A (en) * 1986-06-06 1987-06-30 Rockwell International Corporation Planarization process for double metal MOS using spin-on glass as a sacrificial layer
US4843034A (en) * 1987-06-12 1989-06-27 Massachusetts Institute Of Technology Fabrication of interlayer conductive paths in integrated circuits
JPH01307247A (ja) * 1988-06-03 1989-12-12 Fuji Xerox Co Ltd 半導体装置の製造方法
US5270259A (en) * 1988-06-21 1993-12-14 Hitachi, Ltd. Method for fabricating an insulating film from a silicone resin using O.sub.
JPH02101532A (ja) * 1988-10-11 1990-04-13 Nec Corp システムパラメータの変更方式
KR910008980B1 (ko) * 1988-12-20 1991-10-26 현대전자산업 주식회사 자외선을 이용한 s.o.g 박막 경화 방법
US4885262A (en) * 1989-03-08 1989-12-05 Intel Corporation Chemical modification of spin-on glass for improved performance in IC fabrication
JPH02235358A (ja) * 1989-03-08 1990-09-18 Mitsubishi Electric Corp 多層配線の接続方法
JP2839579B2 (ja) * 1989-10-02 1998-12-16 株式会社東芝 半導体装置及びその製造方法
US5003062A (en) * 1990-04-19 1991-03-26 Taiwan Semiconductor Manufacturing Co. Semiconductor planarization process for submicron devices
US5106787A (en) * 1990-11-19 1992-04-21 Taiwan Semiconductor Manufacturing Co. Method for high vacuum controlled ramping curing furnace for SOG planarization
US5186745A (en) * 1991-02-04 1993-02-16 Motorola, Inc. Teos based spin-on-glass and processes for making and using the same
JP2533414B2 (ja) * 1991-04-09 1996-09-11 三菱電機株式会社 半導体集積回路装置の配線接続構造およびその製造方法
KR950002948B1 (ko) * 1991-10-10 1995-03-28 삼성전자 주식회사 반도체 장치의 금속층간 절연막 형성방법
US5192697A (en) * 1992-01-27 1993-03-09 Chartered Semiconductor Manufacturing Pte Ltd. SOG curing by ion implantation
JPH05226334A (ja) * 1992-02-13 1993-09-03 Mitsubishi Electric Corp 半導体装置，およびその製造方法
JPH05243402A (ja) * 1992-03-03 1993-09-21 Nec Corp 半導体装置の製造方法
JP2875093B2 (ja) * 1992-03-17 1999-03-24 三菱電機株式会社 半導体装置
JP3093429B2 (ja) * 1992-04-28 2000-10-03 日本電気株式会社 半導体装置の製造方法
JPH07193024A (ja) * 1993-12-27 1995-07-28 Nec Corp 半導体装置およびその製造方法
US5429990A (en) * 1994-04-08 1995-07-04 United Microelectronics Corporation Spin-on-glass planarization process with ion implantation
JPH08241891A (ja) * 1994-06-13 1996-09-17 Ind Technol Res Inst 基板上のスピン−オン−ガラス層の改良方法
US5753975A (en) * 1994-09-01 1998-05-19 Kabushiki Kaisha Toshiba Semiconductor device with improved adhesion between titanium-based metal wiring layer and insulation film
US5496776A (en) * 1995-04-27 1996-03-05 United Microelectronics Corporation Spin-on-glass planarization process with ion implantation
KR100208442B1 (ko) * 1995-06-24 1999-07-15 김영환 반도체 소자의 비아홀 형성방법
US5549786A (en) * 1995-08-29 1996-08-27 Advanced Micro Devices, Inc. Highly selective, highly uniform plasma etch process for spin-on glass
KR100255659B1 (ko) * 1996-03-30 2000-05-01 윤종용 반도체 장치의 sog층 처리 방법
US5855962A (en) * 1997-01-09 1999-01-05 International Business Machines Corporation Flowable spin-on insulator
JPH10209147A (ja) * 1997-01-21 1998-08-07 Nec Corp 半導体装置の製造方法
JPH10303295A (ja) * 1997-04-22 1998-11-13 Mitsubishi Electric Corp 半導体装置の製造方法

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