JPS5917541B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5917541B2 JPS5917541B2 JP13640776A JP13640776A JPS5917541B2 JP S5917541 B2 JPS5917541 B2 JP S5917541B2 JP 13640776 A JP13640776 A JP 13640776A JP 13640776 A JP13640776 A JP 13640776A JP S5917541 B2 JPS5917541 B2 JP S5917541B2
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- Japan
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- photoresist layer
- photoresist
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に電極層およ
びまたは配線層の改良された形成方法を備える。
びまたは配線層の改良された形成方法を備える。
半導体装置、特に集積回路装置の高集積化、小型化に従
い密接した電極の形成、微細なる配線パターンの形成が
要求される。
い密接した電極の形成、微細なる配線パターンの形成が
要求される。
一例の集積回路装置における配線アルミニウム層のパタ
ーンの形成を例示して従来の形成方法を第１図によつて
説明す５ る。まずシリコンウェハ１の１主面にネガ型
のフォトレジスト層２を被着し、これに所定パターンの
マスクにより露光を施して開口３を形成する（図ａ）。
次にアルミニウムの蒸着を施してアルミニウム層４を被
着する（図ｂ）。蒸着量をコン１０ トロールして所望
の層厚に形成したのち、フォトレジストの溶剤中に浸漬
して前記開口の斜面部におけるアルミニウム層の不連続
部よりフォトレジスト層を溶解することによつて配線部
のアルミニウム層４ａを残し、前記以外のアルミニウム
層に５４ｂ（フォトレジスト層上のアルミニウム層）を
遊離せしめる（図ｃ）。上述のいわゆるリフトオフ（Ｌ
ｉｆｔｏｆｆ）法には次の欠点がある。１ ウェハに密
着したアルミニウム層４ｂとフォトレジスト層に被着し
たアルミニウム層４ａとの■０ 離隔に難点がある。
ーンの形成を例示して従来の形成方法を第１図によつて
説明す５ る。まずシリコンウェハ１の１主面にネガ型
のフォトレジスト層２を被着し、これに所定パターンの
マスクにより露光を施して開口３を形成する（図ａ）。
次にアルミニウムの蒸着を施してアルミニウム層４を被
着する（図ｂ）。蒸着量をコン１０ トロールして所望
の層厚に形成したのち、フォトレジストの溶剤中に浸漬
して前記開口の斜面部におけるアルミニウム層の不連続
部よりフォトレジスト層を溶解することによつて配線部
のアルミニウム層４ａを残し、前記以外のアルミニウム
層に５４ｂ（フォトレジスト層上のアルミニウム層）を
遊離せしめる（図ｃ）。上述のいわゆるリフトオフ（Ｌ
ｉｆｔｏｆｆ）法には次の欠点がある。１ ウェハに密
着したアルミニウム層４ｂとフォトレジスト層に被着し
たアルミニウム層４ａとの■０ 離隔に難点がある。
これはフォトレジスト層の開口の側面が斜面であるため
アルミニウムの蒸着層厚を大にするに従つて前記斜面に
アルミニウム層が前記アルミニウム層４ａ、４ｂを連接
する如く被着さわ、リフトオフが不能となるも■５ の
である。実際にゆ配線パターン層厚として１．２μを必
要とするも、上記理由により０．１μ程度のものしか得
られない。１１フォトレジストはネガ型のものを用いる
ため開口の側面が斜面で上記の如き不都合を生ずるｕ
が、これはポジ型のフォトレジストが解像度に格段すぐ
れ、開口の側面も垂直に近く形成できるが、リフトオフ
に適用する場合は通常のフォトエッチングで行なわれる
エッチング前のポストベーキング（ＰｏｓｔＢａｋｉｎ
ｇ）を施すことが■５ ないので、現像後に発生する第
２図に示す如き「しわ」が存在する。
アルミニウムの蒸着層厚を大にするに従つて前記斜面に
アルミニウム層が前記アルミニウム層４ａ、４ｂを連接
する如く被着さわ、リフトオフが不能となるも■５ の
である。実際にゆ配線パターン層厚として１．２μを必
要とするも、上記理由により０．１μ程度のものしか得
られない。１１フォトレジストはネガ型のものを用いる
ため開口の側面が斜面で上記の如き不都合を生ずるｕ
が、これはポジ型のフォトレジストが解像度に格段すぐ
れ、開口の側面も垂直に近く形成できるが、リフトオフ
に適用する場合は通常のフォトエッチングで行なわれる
エッチング前のポストベーキング（ＰｏｓｔＢａｋｉｎ
ｇ）を施すことが■５ ないので、現像後に発生する第
２図に示す如き「しわ」が存在する。
第２図ａに示すものはポジ型フォトレジスト層１２の層
厚方向、同図ｂはレジスト層の拡がり方向の夫々「しわ
」の状況を示すレジスト層の開口部の斜視図である。；
Ｉｉさらにポジ型のレジストを用いて現像後に加熱を施
すときは開口側面が「垂れ（だれ）］て、折角現像によ
つて開口側面が垂直に得られても効果が消滅してしまう
。本発明は上記従来方法の欠点を改良する半導体装置の
製進方法を提供するものである。
厚方向、同図ｂはレジスト層の拡がり方向の夫々「しわ
」の状況を示すレジスト層の開口部の斜視図である。；
Ｉｉさらにポジ型のレジストを用いて現像後に加熱を施
すときは開口側面が「垂れ（だれ）］て、折角現像によ
つて開口側面が垂直に得られても効果が消滅してしまう
。本発明は上記従来方法の欠点を改良する半導体装置の
製進方法を提供するものである。
この発明にかかる半導体装置の製造方法はポジ型のフオ
トレジストによるリフトオフ法で半導体装置に訃ける配
線をパターニング形成するにあたＤ、フオトレジスト層
に露光後にポストベーキングを施してから現像を施し、
フオトレジスト層の側面を垂直ならしめることを特徴と
するものである。
トレジストによるリフトオフ法で半導体装置に訃ける配
線をパターニング形成するにあたＤ、フオトレジスト層
に露光後にポストベーキングを施してから現像を施し、
フオトレジスト層の側面を垂直ならしめることを特徴と
するものである。
次に本発明を一実施例の集積回路装置の配線アルミニウ
ム層によるパターン形成を例示し図面参照して詳細に説
明する。
ム層によるパターン形成を例示し図面参照して詳細に説
明する。
第３図について、まずシリコンウエハ１１の１主面にポ
ジ型フオトレジスト層１２を被着する（図ａ）。この層
厚はのちに施される配線アルミニウム層よシも大なる層
厚にする。ついで前記フオトレジスト層に一般に行なわ
れる如くプリベーキングを施す。
ジ型フオトレジスト層１２を被着する（図ａ）。この層
厚はのちに施される配線アルミニウム層よシも大なる層
厚にする。ついで前記フオトレジスト層に一般に行なわ
れる如くプリベーキングを施す。
１２″はプリベーク後のフオトレジスト層である（図ｂ
）。
）。
つぎに前記フオトレジスト層にマスク１３を当接して露
光を施す（図ｃ）。
光を施す（図ｃ）。
次にフオトレジスト層に２００℃以下の温度でベーキン
グ（ＰＯｓｔ−ＥｘｐＯｓｕｒｅ−Ｂａｋｉｎｇ）を施
す。
グ（ＰＯｓｔ−ＥｘｐＯｓｕｒｅ−Ｂａｋｉｎｇ）を施
す。
１２Ｉは上記露光前ベーキングの施されたフオトレジス
ト層である（図ｄ）。
ト層である（図ｄ）。
前記フオトレジスト層１２Ｉに現像を施す（図ｅ）。
図ｅに訃ける１２ａ″は現像されたフオトレジスト層で
開口１３は側壁がほぼ垂直で底にウエハ主面の一部を露
出し、該部にウエハの→ｌの領域（図示省略）の導出面
がある。次にアルミニウムを所定層厚に蒸着する（図ｆ
）。
開口１３は側壁がほぼ垂直で底にウエハ主面の一部を露
出し、該部にウエハの→ｌの領域（図示省略）の導出面
がある。次にアルミニウムを所定層厚に蒸着する（図ｆ
）。
この蒸着層厚はフオトレジスト層厚未満であること上述
の通りである。図における１４はアルミニウム（蒸着）
層で、１４ａはフオトレジスト層に被着したアルミニウ
ム層、１４ｂはウエ八の主面に被着したアルミニウム層
である。ついでフオトレジスト層１２ａ〃を溶除するこ
とによつてこの上面に被着されたアルミニウム層１４ａ
は遊離する。
の通りである。図における１４はアルミニウム（蒸着）
層で、１４ａはフオトレジスト層に被着したアルミニウ
ム層、１４ｂはウエ八の主面に被着したアルミニウム層
である。ついでフオトレジスト層１２ａ〃を溶除するこ
とによつてこの上面に被着されたアルミニウム層１４ａ
は遊離する。
即ちウエハから剥離されてパノーニングを達成する。本
発明の方法には次の利点がある。
発明の方法には次の利点がある。
Ｉ ポジ型フオトレジストを用いるので、パターンの解
像度はきわめて優れる。
像度はきわめて優れる。
したがつて微細パターンの形成が可能で、半導体装置の
小型化、集積回路装置の高集積化が容易に達成される。
Ｊｉ上記ポジ型フオトレジスト適用を可能にしたのは露
光後ベーキングを施す如くしたことにあリ、ポジ型フオ
トレジスト層がパターン形成のためのエツチング後に層
厚方向、または拡がク方向に生ずる「しわ」を防止でき
るという顕著な効果がある。またエツチング後に加熱を
行なわないので、断面が「だれる」ことによる解像度の
低下もない。７ 本発明方法は実施例に限定されることなく、即ちウエハ
の１主面のみでなく、主面上の電気絶縁層、主面上の電
気絶縁層を介して配設された配線層等に配線を接続しあ
るいは被着形成するにそのまま適用して同様な効果を示
すことは言うまでもない。
小型化、集積回路装置の高集積化が容易に達成される。
Ｊｉ上記ポジ型フオトレジスト適用を可能にしたのは露
光後ベーキングを施す如くしたことにあリ、ポジ型フオ
トレジスト層がパターン形成のためのエツチング後に層
厚方向、または拡がク方向に生ずる「しわ」を防止でき
るという顕著な効果がある。またエツチング後に加熱を
行なわないので、断面が「だれる」ことによる解像度の
低下もない。７ 本発明方法は実施例に限定されることなく、即ちウエハ
の１主面のみでなく、主面上の電気絶縁層、主面上の電
気絶縁層を介して配設された配線層等に配線を接続しあ
るいは被着形成するにそのまま適用して同様な効果を示
すことは言うまでもない。
第１図ａないしｃは従来の半導体装置の製造方法の檀略
を工程順に説明するためのいづれも断面図、第２図はポ
ジ型フオトレジスト層の開口部を示す図Ａ，ｂはいづれ
も一部断面で示す斜視図．第３図ａないしｇは本発明の
＝実施例の半導体装置の製造方法を説明するための工程
順のいづれも断面図である。 な卦図中同一符号は同一または相当部分を夫々示すもの
とする。１１・・・・・・半導体ウエハ（シリコンウエ
ハ）、１２・・・・・・ポジ型フオトレジスト層、１２
′・・・・・・プリベーキング後のポジ型フオトレジス
ト層、１２″・・・・・・ベーキング後のポジ型フオト
レジヌト層、１２ａ″・・・・・・エツチング後のポジ
型フオトレジスト層、１４・・・・・・電極または配線
（アルミニウム層。
を工程順に説明するためのいづれも断面図、第２図はポ
ジ型フオトレジスト層の開口部を示す図Ａ，ｂはいづれ
も一部断面で示す斜視図．第３図ａないしｇは本発明の
＝実施例の半導体装置の製造方法を説明するための工程
順のいづれも断面図である。 な卦図中同一符号は同一または相当部分を夫々示すもの
とする。１１・・・・・・半導体ウエハ（シリコンウエ
ハ）、１２・・・・・・ポジ型フオトレジスト層、１２
′・・・・・・プリベーキング後のポジ型フオトレジス
ト層、１２″・・・・・・ベーキング後のポジ型フオト
レジヌト層、１２ａ″・・・・・・エツチング後のポジ
型フオトレジスト層、１４・・・・・・電極または配線
（アルミニウム層。
Claims (1)
- １ 半導体ウェハの１主面の少くとも一部に設けられた
電気絶縁層にポジ型フォトレジストを被着する工程と、
前記フォトレジスト層にプリベーキングを施す工程と、
前記フォトレジスト層にマスクを介して露光を施す工程
と、前記フォトレジスト層にポストベーキングを施す工
程と、前記ポストベーキングによつて前記１主面に対し
ほぼ垂直に現像可能にされた前記フォトレジスト層に現
像を施し前記ウェハの１主面の一部と電気絶縁層を露出
させる開孔を設ける工程と、前記レジスト層よりも薄い
電極形成用金属をウェハの１主面上全面に被着する工程
と、前記フォトレジスト層を溶除するとともにこれによ
りフォトレジスト層上の金属層を遊離させ除去する工程
とを具備する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13640776A JPS5917541B2 (ja) | 1976-11-15 | 1976-11-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13640776A JPS5917541B2 (ja) | 1976-11-15 | 1976-11-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5361286A JPS5361286A (en) | 1978-06-01 |
| JPS5917541B2 true JPS5917541B2 (ja) | 1984-04-21 |
Family
ID=15174432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13640776A Expired JPS5917541B2 (ja) | 1976-11-15 | 1976-11-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5917541B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57199222A (en) * | 1981-06-02 | 1982-12-07 | Nippon Telegr & Teleph Corp <Ntt> | Control of cross-section of lift-off resist stencil |
-
1976
- 1976-11-15 JP JP13640776A patent/JPS5917541B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5361286A (en) | 1978-06-01 |
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