JPH0463422A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0463422A JPH0463422A JP17446790A JP17446790A JPH0463422A JP H0463422 A JPH0463422 A JP H0463422A JP 17446790 A JP17446790 A JP 17446790A JP 17446790 A JP17446790 A JP 17446790A JP H0463422 A JPH0463422 A JP H0463422A
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- forming
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法に係り、特に、ショットキーバリ
ヤ接合等接合ゲート形電界効果トランジスタ（ＦＥＴ）
の製造方法に関し、 半導体装置又は半導体集積回路の製造歩留りを向上させ
、かつ−層微細化を容易にする形成方法を提案すること
を目的とし、 下記（ａ）〜（ｅ）工程： （ａ）半導体基板上に電極を形成する工程と、（ｂ）前
記半導体基板上に絶縁層を形成する工程と、 （ｃ）ゲート電極形成領域を開口して前記ゲート電極形
成領域に前記半導体基板表面を露出させる工程と、 （ｄ）前記絶縁層をマスクとして第１の金属層又は半導
体層を前記ゲート電極形成領域に選択的に形成する工程
と、 （ｅ）化学的気相成長法により第２の金属層を前記第１
の金属層又は半導体層上に選択的に形成する工程、 とを含むことを構成とする。
ヤ接合等接合ゲート形電界効果トランジスタ（ＦＥＴ）
の製造方法に関し、 半導体装置又は半導体集積回路の製造歩留りを向上させ
、かつ−層微細化を容易にする形成方法を提案すること
を目的とし、 下記（ａ）〜（ｅ）工程： （ａ）半導体基板上に電極を形成する工程と、（ｂ）前
記半導体基板上に絶縁層を形成する工程と、 （ｃ）ゲート電極形成領域を開口して前記ゲート電極形
成領域に前記半導体基板表面を露出させる工程と、 （ｄ）前記絶縁層をマスクとして第１の金属層又は半導
体層を前記ゲート電極形成領域に選択的に形成する工程
と、 （ｅ）化学的気相成長法により第２の金属層を前記第１
の金属層又は半導体層上に選択的に形成する工程、 とを含むことを構成とする。
本発明は半導体装置の製造方法に係り、特に、ショット
キーバリヤ接合等接合ゲート型電界効果トランジスタ（
ＦＥＴ）の製造方法に関する。
キーバリヤ接合等接合ゲート型電界効果トランジスタ（
ＦＥＴ）の製造方法に関する。
近年、コンピュータ通信システムの高速化の要求にした
がって、化合物半導体を利用したＧａＡｓＭＥＳＦＥＴ
、高移動度トランジスタ（）ＩＥＭＴ）等のような高速
半導体装置が提案され、これらの量産化が要求されてい
る。このため、化合物半導体を用いた半導体装置又は半
導体集積回路を歩留りよく製造できる方法が要望されて
いる。
がって、化合物半導体を利用したＧａＡｓＭＥＳＦＥＴ
、高移動度トランジスタ（）ＩＥＭＴ）等のような高速
半導体装置が提案され、これらの量産化が要求されてい
る。このため、化合物半導体を用いた半導体装置又は半
導体集積回路を歩留りよく製造できる方法が要望されて
いる。
従来のリセス構造ＨＥＭＴの製造方法の工程順断面図を
第２図（ａ）〜（ｆ）に示す。
第２図（ａ）〜（ｆ）に示す。
まず、第２図（ａ）に示すようにＭＢＥ （分子線エピ
タキー）又はＭｏＣＶＤ （有機金属気相成長）法によ
って、半絶縁性ＧａＡｓ基板ｌ上に１−ＧａＡＳ層２、
ｎ−１ＧａＡｓ層３、およびｎ−ＧａＡｓ層４を順次エ
ピタキシャル成長し、更にｎ−ＧａＡｓ層４上にプラズ
マＣＶＤ法によりＳｉ［ｌＮ膜５を形成し、次にフォト
リングラフィ技術を用いてレジストパターン６を形成す
る。このレジストパターン６は、オーミック電極（ソー
ス又はドレイン電極）の形成領域に開口部を有するレジ
ストパターンである。
タキー）又はＭｏＣＶＤ （有機金属気相成長）法によ
って、半絶縁性ＧａＡｓ基板ｌ上に１−ＧａＡＳ層２、
ｎ−１ＧａＡｓ層３、およびｎ−ＧａＡｓ層４を順次エ
ピタキシャル成長し、更にｎ−ＧａＡｓ層４上にプラズ
マＣＶＤ法によりＳｉ［ｌＮ膜５を形成し、次にフォト
リングラフィ技術を用いてレジストパターン６を形成す
る。このレジストパターン６は、オーミック電極（ソー
ス又はドレイン電極）の形成領域に開口部を有するレジ
ストパターンである。
次に第２図（ｂ）に示すようにレジストパターン６をマ
スクとしてＣＦ４ ’ ＳＦｓ 、ＮＦｓ等の反応ガ
スを用いたＲＩＥ （反応性イオンエツチング）により
、５ｉＯＮ膜５をエツチング除去した後、基板上面に蒸
着法により＾ｕＧｅ （２００人） ／Ａｕ（３０００
人）膜７を積層被着する。
スクとしてＣＦ４ ’ ＳＦｓ 、ＮＦｓ等の反応ガ
スを用いたＲＩＥ （反応性イオンエツチング）により
、５ｉＯＮ膜５をエツチング除去した後、基板上面に蒸
着法により＾ｕＧｅ （２００人） ／Ａｕ（３０００
人）膜７を積層被着する。
次に第２図（ｃ）に示すように、有機溶剤にょリレシス
トパターン６を除去する。これによって、レジストパタ
ーン６上のＡｕＧｅ／Ａｕ膜７はリフトオフされ、オー
ミック電極形成領域にのみオーミック電極７ａが形成さ
れる。次に第２図（ｄ）に示すようにフォトリングラフ
ィ技術を用いてレジストパターン８を形成する。このレ
ジストパターン８はゲート電極形成領域に開口部９を有
するレジストパターンである。次いで、ＣＦ４ 、Ｓ
ｈ 、ＮＦａ等の反応ガスを用いたＲＩＥによりＳｉ
［］Ｎ膜５を除去する。
トパターン６を除去する。これによって、レジストパタ
ーン６上のＡｕＧｅ／Ａｕ膜７はリフトオフされ、オー
ミック電極形成領域にのみオーミック電極７ａが形成さ
れる。次に第２図（ｄ）に示すようにフォトリングラフ
ィ技術を用いてレジストパターン８を形成する。このレ
ジストパターン８はゲート電極形成領域に開口部９を有
するレジストパターンである。次いで、ＣＦ４ 、Ｓ
ｈ 、ＮＦａ等の反応ガスを用いたＲＩＥによりＳｉ
［］Ｎ膜５を除去する。
次に第２図（ｅ）に示すようにＣＣ１２Ｆ２ ＋Ｈｅ反
応ガスを用いたＲＩＥにより、露出したゲート電極形成
領域のｎ−ＧａＡｓ層４を除去し、基板上全面に蒸着法
によりＡｆ膜１ｏを被着する。
応ガスを用いたＲＩＥにより、露出したゲート電極形成
領域のｎ−ＧａＡｓ層４を除去し、基板上全面に蒸着法
によりＡｆ膜１ｏを被着する。
次に第２図（ｆ）に示すようにレジストパターン８を除
去する。これによって、レジストパターン８上のＡｌ膜
１０はリフトオフして除去され、ゲート電極形成領域に
のみＡＪ膜からなるゲート電極１０ａが形成される。
去する。これによって、レジストパターン８上のＡｌ膜
１０はリフトオフして除去され、ゲート電極形成領域に
のみＡＪ膜からなるゲート電極１０ａが形成される。
前述のようなりフトオフ法によるゲート電極のパターン
形成は、ゲート長が微細化した場合の厚膜形成（ゲート
長を微細化した場合にはゲート電極の抵抗を小さくする
ためにゲート電極の膜厚をより厚くすることが要求され
る）が困難であり、しかも電極端部にパリが発生し易い
という欠点がある。
形成は、ゲート長が微細化した場合の厚膜形成（ゲート
長を微細化した場合にはゲート電極の抵抗を小さくする
ためにゲート電極の膜厚をより厚くすることが要求され
る）が困難であり、しかも電極端部にパリが発生し易い
という欠点がある。
本発明は、このような欠点をなくして、半導体装置又は
半導体集積回路の製造歩留りを向上させ、かつ−層微細
化を容易にする形成方法を提案することを目的とする。
半導体集積回路の製造歩留りを向上させ、かつ−層微細
化を容易にする形成方法を提案することを目的とする。
上記課題は本発明によれば電極を基板上に形成する工程
と、該半導体基板上に絶縁層を形成する工程と、ゲート
電極形成領域を開口して該ゲート電極形成領域に半導体
基板表面を露出させる工程と、前記絶縁層をマスクとし
て第１の金属層又は半導体層を前記ゲート電極形成領域
に選択的に形成する工程と、化学的気相成長法により第
２の金属層を選択的に形成する工程とを含むことを特徴
とする半導体装置の製造方法によって解決される。
と、該半導体基板上に絶縁層を形成する工程と、ゲート
電極形成領域を開口して該ゲート電極形成領域に半導体
基板表面を露出させる工程と、前記絶縁層をマスクとし
て第１の金属層又は半導体層を前記ゲート電極形成領域
に選択的に形成する工程と、化学的気相成長法により第
２の金属層を選択的に形成する工程とを含むことを特徴
とする半導体装置の製造方法によって解決される。
本発明は、絶縁膜をマスクにしてゲート電極形成領域に
薄い第１の金属層を形成した後、化学的気相成長法によ
り該金属上に第２の金属層を選択的に形成することによ
りゲート電極を形成する方法である（化合物半導体表面
に化学的気相成長法により選択的に金属を成長すること
は困難である）。
薄い第１の金属層を形成した後、化学的気相成長法によ
り該金属上に第２の金属層を選択的に形成することによ
りゲート電極を形成する方法である（化合物半導体表面
に化学的気相成長法により選択的に金属を成長すること
は困難である）。
本発明において第１の金属層は第２の金属層の核生成を
起こすために用いられる。また第２の金属層を化学的気
相成長法で成長するのはアスペクト比の大きな開孔部に
選択的に堆積することができるためである。本発明では
第１の金属層又は半導体層としてＰｔ 、Ｗ、 Ｐｄ
、 Ｍｏ 、又はＳｉ等が好ましく用いられる。また第
２の金属層としてはＷ、又はＭｏ等が好ましく用いられ
る。
起こすために用いられる。また第２の金属層を化学的気
相成長法で成長するのはアスペクト比の大きな開孔部に
選択的に堆積することができるためである。本発明では
第１の金属層又は半導体層としてＰｔ 、Ｗ、 Ｐｄ
、 Ｍｏ 、又はＳｉ等が好ましく用いられる。また第
２の金属層としてはＷ、又はＭｏ等が好ましく用いられ
る。
以下、本発明の実施例を図面を参照して詳細に説明する
。第１図（ａ）〜（ｆ）は本発明に係る製造方法の工程
順断面図を示す。
。第１図（ａ）〜（ｆ）は本発明に係る製造方法の工程
順断面図を示す。
まず第１図（ａ）に示すように従来と同様に、ＭＢＥ
、 ＭｏＣＶＤなどのエピタキシャル成長法によって、
半絶縁性ＧａＡｓ基板１上に１−ＧａＡｓ層２ （厚さ
５００ｎｍ） ｎ −Ａ Ｉ ＧａＡｓ層３ （厚さ４
０ｎｍ） 、およびｎＧａＡｓ層４ （厚さ１０１００
ｌを順次成長し、その上にブラズ７ＣＶＤ法で５ｉＯＮ
５膜を厚さ３５０ｎｍ形成し、フォトリングラフィ技
術を用いてオーミック電極形成領域に幅５塵の開口部を
有するレジストパターン６を形成する。次にＡｕＧｅ／
Ａｕ膜を厚さ３２０ｎｍ蒸着しその後リフトオフするこ
とによりオーミック電極７ａを形成する。
、 ＭｏＣＶＤなどのエピタキシャル成長法によって、
半絶縁性ＧａＡｓ基板１上に１−ＧａＡｓ層２ （厚さ
５００ｎｍ） ｎ −Ａ Ｉ ＧａＡｓ層３ （厚さ４
０ｎｍ） 、およびｎＧａＡｓ層４ （厚さ１０１００
ｌを順次成長し、その上にブラズ７ＣＶＤ法で５ｉＯＮ
５膜を厚さ３５０ｎｍ形成し、フォトリングラフィ技
術を用いてオーミック電極形成領域に幅５塵の開口部を
有するレジストパターン６を形成する。次にＡｕＧｅ／
Ａｕ膜を厚さ３２０ｎｍ蒸着しその後リフトオフするこ
とによりオーミック電極７ａを形成する。
次に第１図（ｂ）に示すように基板ｌ上にＣＶＤ法で５
１０２膜１１を厚さ２００ｎｍに形成する。
１０２膜１１を厚さ２００ｎｍに形成する。
次に第１図（ｃ）に示すようにフォトリングラフィ技術
を用いてゲート電極形成領域に開口部を有するレジスト
パターン１２を形成する。次いで、ＣＦａ 、ＣＨＦ
３ 、ＳＦ６．ＮＦ３等の反応ガスを用いたＲＩＥによ
りゲート開口部の５ｉＯＮ膜５とＳｌＯ□膜１１を順次
除去した後、レジストパターン１２を除去する。引き続
いてＣＣｊ！ｚＦｚ ＋Ｈｅを反応ガスとしたＲＩＥに
よりゲート形成領域に露出したｎ −ＧａＡｓ層４を除
去する。
を用いてゲート電極形成領域に開口部を有するレジスト
パターン１２を形成する。次いで、ＣＦａ 、ＣＨＦ
３ 、ＳＦ６．ＮＦ３等の反応ガスを用いたＲＩＥによ
りゲート開口部の５ｉＯＮ膜５とＳｌＯ□膜１１を順次
除去した後、レジストパターン１２を除去する。引き続
いてＣＣｊ！ｚＦｚ ＋Ｈｅを反応ガスとしたＲＩＥに
よりゲート形成領域に露出したｎ −ＧａＡｓ層４を除
去する。
次に第１図（ｄ）に示すように基板全面に蒸着法により
例えば第１金属層として白金（Ｐｔ ）を１０人の厚さ
に蒸着する。蒸着膜厚は希薄ＨＦ水溶液で８１０２膜上
に被着したＰｔが除去できる厚さ（約５０人）以下にす
る必要がある。
例えば第１金属層として白金（Ｐｔ ）を１０人の厚さ
に蒸着する。蒸着膜厚は希薄ＨＦ水溶液で８１０２膜上
に被着したＰｔが除去できる厚さ（約５０人）以下にす
る必要がある。
次に第１図（ｅ）に示すように希薄ＨＦ水溶液によりＳ
ｉｎ、膜１１上に被着したＰｔ １３を除去し、ゲート
電極開口部のみにＰｔ１３を残す。
ｉｎ、膜１１上に被着したＰｔ １３を除去し、ゲート
電極開口部のみにＰｔ１３を残す。
次に第１図（ｆ）に示すようにＷＦ、 ＋ＳｉＨ，＋Ｈ
２からなる混合ガスを用いたＣＶＤ法によりゲート電極
開口部のみに選択的に第２の金属としてタングステン（
Ｗ）を成長させゲート電極１５を形成する。
２からなる混合ガスを用いたＣＶＤ法によりゲート電極
開口部のみに選択的に第２の金属としてタングステン（
Ｗ）を成長させゲート電極１５を形成する。
上述の実施例では第１図（ｄ）でｐｔを用いているが、
Ｗ、Ｐｄ 、Ｍｏ 、Ｔａ 、Ｓｉ等の金属、半導体あ
るいはＷＳｉ等のシリサイドを用いてもよい。また、金
属膜の形成方法としては蒸着法の他にスパッタ法を用い
てもよいし、金属塩化物水溶液からの堆積を利用しても
よい。また、第１図（ｂ）でＣＶＤ Ｓｉｎ、膜を用い
たが、イオンビームアシスト蒸着法で形成した５１０２
を用いてもよい。ただしこの場合、イオンアシストした
５１０２／イオンアシストしない８１０□２層膜を用い
れば、イオンアシストしないＳｌＯ□膜の希薄ＨＦ水溶
液によるエツチング速度が速いためにより好ましい。
Ｗ、Ｐｄ 、Ｍｏ 、Ｔａ 、Ｓｉ等の金属、半導体あ
るいはＷＳｉ等のシリサイドを用いてもよい。また、金
属膜の形成方法としては蒸着法の他にスパッタ法を用い
てもよいし、金属塩化物水溶液からの堆積を利用しても
よい。また、第１図（ｂ）でＣＶＤ Ｓｉｎ、膜を用い
たが、イオンビームアシスト蒸着法で形成した５１０２
を用いてもよい。ただしこの場合、イオンアシストした
５１０２／イオンアシストしない８１０□２層膜を用い
れば、イオンアシストしないＳｌＯ□膜の希薄ＨＦ水溶
液によるエツチング速度が速いためにより好ましい。
本発明はＨＥＭＴのみならず、他の接合ゲート形ＦＥＴ
、例えばＭＥＳＦＥＴに適用しても有効であるというこ
とは云までもない。
、例えばＭＥＳＦＥＴに適用しても有効であるというこ
とは云までもない。
以上説明したように、本発明によればＩＩＥＭＴなどの
ＦＥＴ素子の性能、製造歩留りの向上に寄与するところ
が大きい。
ＦＥＴ素子の性能、製造歩留りの向上に寄与するところ
が大きい。
第１図（ａ）〜（ｆ）は、本発明にかかるＨＥＭＴの形
成方法の工程順断面図であり、 第２図（ａ）〜（ｆ）は従来のｔｌＥＭＴの形成方法の
工程順断面図である。 １−ＧａＡｓ基板、 ２− ｉ −ＧａＡｓ。 ３ ・＝ ｎ−＾Ｉ ＧａＡｓ、 ４−ｎ −ＧａＡ
ｓ層、５・・・５ｉＯＮ層、 ６．８．１２・・・レジストパターン、７・・・ＡｕＧ
ｅ／、Ａｕ層、 ７ａ・・・オーミック電極、９．２
０・・・開口部、 １０・・・ＡＩ膜、１０ ａ ・
・・ゲート電極、 ｌｌ・−・Ｓｉ［１，層、１３・・
・白金（Ｐｔ）、 １５・・・ゲート電極。 （ｄ） 第 因 （ｂ） （ｃ） ２０・・・開口部 （ｂ） （ｃ） ４・−ｎ−ＧａＡｓ層 ７ｏ・・・オーミック電極
成方法の工程順断面図であり、 第２図（ａ）〜（ｆ）は従来のｔｌＥＭＴの形成方法の
工程順断面図である。 １−ＧａＡｓ基板、 ２− ｉ −ＧａＡｓ。 ３ ・＝ ｎ−＾Ｉ ＧａＡｓ、 ４−ｎ −ＧａＡ
ｓ層、５・・・５ｉＯＮ層、 ６．８．１２・・・レジストパターン、７・・・ＡｕＧ
ｅ／、Ａｕ層、 ７ａ・・・オーミック電極、９．２
０・・・開口部、 １０・・・ＡＩ膜、１０ ａ ・
・・ゲート電極、 ｌｌ・−・Ｓｉ［１，層、１３・・
・白金（Ｐｔ）、 １５・・・ゲート電極。 （ｄ） 第 因 （ｂ） （ｃ） ２０・・・開口部 （ｂ） （ｃ） ４・−ｎ−ＧａＡｓ層 ７ｏ・・・オーミック電極
Claims (1)
- 【特許請求の範囲】 １、下記（ａ）〜（ｅ）工程： （ａ）半導体基板上に電極を形成する工程と、（ｂ）前
記半導体基板上に絶縁層を形成する工程と、 （ｃ）ゲート電極形成領域を開口して前記ゲート電極形
成領域に前記半導体基板表面を露出させる工程と、 （ｄ）前記絶縁層をマスクとして第１の金属層又は半導
体層を前記ゲート電極形成領域に選択的に形成する工程
と、 （ｅ）化学的気相成長法により第２の金属層を前記第１
の金属層又は半導体層上に選択的に形成する工程、 とを含むことを特徴とする半導体装置の製造方法。 ２、前記第１の金属層又は半導体層がＰｔ、Ｗ、Ｐｄ、
Ｍｏ、又はＳｉからなることを特徴とする請求項１記載
の方法。 ３、前記第２の金属層がＷ又は、Ｍｏであることを特徴
とする請求項１記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17446790A JPH0463422A (ja) | 1990-07-03 | 1990-07-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17446790A JPH0463422A (ja) | 1990-07-03 | 1990-07-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0463422A true JPH0463422A (ja) | 1992-02-28 |
Family
ID=15978996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17446790A Pending JPH0463422A (ja) | 1990-07-03 | 1990-07-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0463422A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008145604A (ja) * | 2006-12-07 | 2008-06-26 | D Sainzu & Co:Kk | 連結部の構造及び連結部の組み立て方法 |
-
1990
- 1990-07-03 JP JP17446790A patent/JPH0463422A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008145604A (ja) * | 2006-12-07 | 2008-06-26 | D Sainzu & Co:Kk | 連結部の構造及び連結部の組み立て方法 |
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