JP2011054676A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】アスペクト比の高い下部電極は、エッチングにより倒壊が生じやすいという問題があった。
【解決手段】複数の筒状の第一の下部電極9上に、前記第一の下部電極9の上端に接合するとともに前記第一の下部電極9同士を連結する第一梁10aを形成する工程の後に、前記第一の下部電極9同士の間の空間を残しつつ、前記第一梁10を覆うように第二の層間絶縁膜11を形成した後に、前記第二の層間絶縁膜11を貫通する複数の筒状の第二の下部電極12を形成する工程と、前記第二の層間絶縁膜11上に、前記第二の下部電極12の上端に接合するとともに複数の前記第二の下部電極12を連結する第二梁13aを形成する工程と前記第二の層間絶縁膜11する工程と、を少なくとも一以上繰り返すことを特徴とする半導体装置の製造方法を採用する。
【選択図】図6
【解決手段】複数の筒状の第一の下部電極9上に、前記第一の下部電極9の上端に接合するとともに前記第一の下部電極9同士を連結する第一梁10aを形成する工程の後に、前記第一の下部電極9同士の間の空間を残しつつ、前記第一梁10を覆うように第二の層間絶縁膜11を形成した後に、前記第二の層間絶縁膜11を貫通する複数の筒状の第二の下部電極12を形成する工程と、前記第二の層間絶縁膜11上に、前記第二の下部電極12の上端に接合するとともに複数の前記第二の下部電極12を連結する第二梁13aを形成する工程と前記第二の層間絶縁膜11する工程と、を少なくとも一以上繰り返すことを特徴とする半導体装置の製造方法を採用する。
【選択図】図6
Description
本発明は半導体装置の製造方法に関する。
近年、半導体装置の微細化の進展に伴い、半導体装置を構成する各部材に供される面積が縮小されている。たとえば、メモリセル部と周辺回路部とを有するDRAM(Dynamic Random Access Memory)素子においては、メモリセル部の面積が縮小されつつある。また、メモリセル部を構成するキャパシタが十分な静電容量を確保できるよう、キャパシタの形状を立体形状とすることが一般的に行われている。
具体的には、キャパシタの下部電極をシリンダー型(筒型)にして、その底部に対する高さのアスペクト比を大きくするとともに、下部電極の外部側壁(側面)をキャパシタとして利用する。このことにより、キャパシタの表面積を拡大し、十分な静電容量を確保している。
具体的には、キャパシタの下部電極をシリンダー型(筒型)にして、その底部に対する高さのアスペクト比を大きくするとともに、下部電極の外部側壁(側面)をキャパシタとして利用する。このことにより、キャパシタの表面積を拡大し、十分な静電容量を確保している。
また、キャパシタの構造は、より大きな静電容量を確保するために複雑化しており、たとえば、二段構造の下部電極を有するキャパシタが知られている(特許文献1)。また、そのように複雑化したキャパシタを形成する方法として、層間絶縁膜の形成を二段階に分けて行う方法も知られている(特許文献2)。
一方、キャパシタの下部電極の外部側壁(側面)を露出させる製造工程において、下部電極の底部面積の縮小に伴い、下部電極が倒れて隣接する下部電極と短絡する現象(倒壊)が起きやすくなっている。これを防止するため、下部電極間に支えとなる梁(支持部)を配置する技術が開示されている。(特許文献3)。
同様に、下部電極の倒れを防止するための方法として、下部電極間にシリコン窒化膜からなる梁絶縁膜を形成する技術が開示されている。(特許文献4)。また、下部電極の底部を絶縁性台座部材によって保持するとともに、下部電極の側面を、シリコン窒化膜からなる絶縁体梁で連結する方法も開示されている。(特許文献5)。
同様に、下部電極の倒れを防止するための方法として、下部電極間にシリコン窒化膜からなる梁絶縁膜を形成する技術が開示されている。(特許文献4)。また、下部電極の底部を絶縁性台座部材によって保持するとともに、下部電極の側面を、シリコン窒化膜からなる絶縁体梁で連結する方法も開示されている。(特許文献5)。
通常、下部電極の外部側壁を露出させる方法としては、層間絶縁膜の内部に下部電極を設けたのちに、層間絶縁膜のみをフッ酸(HF)により湿式エッチングによって除去する方法が採用されている。HFを用いた湿式エッチングを行う際には、梁を形成する膜(サポート膜)にはダメージを与えずに、酸化シリコン(SiO2)等からなる層間絶縁膜のみを選択的に除去する必要がある。このため、梁を形成するサポート膜としてはHFに対して化学耐性を備えた窒化シリコン(Si3N4)が用いられる。
しかし、下部電極の底部に対して、その高さのアスペクト比を大きくするに従い、下部電極を内部に立設定するための層間絶縁膜が厚膜となり、その除去には長時間の湿式エッチングが必要となる。
下部電極を保持する梁(サポート膜)は窒化シリコン膜からなるため、酸化シリコン膜と比較すると、フッ酸(HF)に対して高い化学耐性を備えている。しかし、湿式エッチング工程においては、梁(サポート膜)も徐々にエッチングされるため、微細化されたサポート膜では強度が保てないという問題が生じていた。特に、下部電極が積層した構成のキャパシタにおいては、下部電極の周囲の層間絶縁膜をすべて除去しようとすると、アスペクト比が高い分、エッチングに要する時間が長くなるため、梁(サポート膜)がエッチングの影響を受けやすくなる。そのため、高アスペクト比の下部電極を形成しようとすると、下部電極の倒壊が発生しやすくなり、高集積度のDRAM素子を形成することが困難となっていた。
また、湿式エッチング工程に要する時間が長くなると、周辺回路部への薬液の浸透を防止できず、周辺回路部に異常を発生させる場合がある。このことも、高アスペクト比の下部電極を形成する妨げとなっていた。
上記課題を解決するために、本発明は以下の構成を採用した。すなわち、以下の工程1を行った後に、工程2、3、4を少なくともこの順で1回以上繰り返し行うことを特徴とする。
工程1:複数の筒状の下部電極が膜厚方向に貫通するように埋め込まれた層間絶縁膜上にサポート膜を形成し、前記サポート膜をエッチングすることにより、前記下部電極の上端に接合するとともに前記下部電極同士を連結する梁を形成すると同時に、前記層間絶縁膜を露出させる開口を形成し、前記開口よりエッチャント液を入れて前記層間絶縁膜を除去し、前記下部電極の側面を露出させる工程。
工程2:前記下部電極間の空間を残しつつ、前記梁及び前記開口を覆うように別の層間絶縁膜を形成した後、前記別の層間絶縁膜を貫通する複数の筒状の別の下部電極を形成する工程。
工程3:前記別の層間絶縁膜上に別のサポート膜を形成し、前記別のサポート膜をエッチングすることにより、各前記別の下部電極の上端に接合するとともに複数の前記別の下部電極を連結する別の梁を形成すると同時に、前記別の層間絶縁膜を露出させる別の開口を形成する工程。
工程4:前記別の開口よりエッチャント液を入れて、前記別の層間絶縁膜を除去し、前記別の下部電極の側面を露出させる工程。
工程1:複数の筒状の下部電極が膜厚方向に貫通するように埋め込まれた層間絶縁膜上にサポート膜を形成し、前記サポート膜をエッチングすることにより、前記下部電極の上端に接合するとともに前記下部電極同士を連結する梁を形成すると同時に、前記層間絶縁膜を露出させる開口を形成し、前記開口よりエッチャント液を入れて前記層間絶縁膜を除去し、前記下部電極の側面を露出させる工程。
工程2:前記下部電極間の空間を残しつつ、前記梁及び前記開口を覆うように別の層間絶縁膜を形成した後、前記別の層間絶縁膜を貫通する複数の筒状の別の下部電極を形成する工程。
工程3:前記別の層間絶縁膜上に別のサポート膜を形成し、前記別のサポート膜をエッチングすることにより、各前記別の下部電極の上端に接合するとともに複数の前記別の下部電極を連結する別の梁を形成すると同時に、前記別の層間絶縁膜を露出させる別の開口を形成する工程。
工程4:前記別の開口よりエッチャント液を入れて、前記別の層間絶縁膜を除去し、前記別の下部電極の側面を露出させる工程。
以上説明した本発明の半導体装置の製造方法によれば、下部電極が複数積層した構成の高アスペクト比のキャパシタを得ることができると共に、梁が薬液に長時間さらされてダメージを受けることを防止できる。そのため、下部電極の倒壊による下部電極同士の短絡を防止することができる。これにより、アスペクト比の高いキャパシタを有する半導体装置を容易に製造することが可能となる。
本発明の実施形態である半導体装置20の製造方法は、トランジスタ形成層21形成工程(準備工程)と、第一の層間絶縁膜7と第一の下部電極9形成と第一梁10a形成工程及び、第一の下部電極9露出工程(第1工程)と、第二の層間絶縁膜11及び第二の下部電極12形成工程(第2工程)と、第二梁13a形成工程(第3工程)と、第二の下部電極12露出工程(第4工程)と、上部電極15形成工程(第5工程)と、から概略構成されている。
以下、各工程について図を用いて詳細に説明する。
以下、各工程について図を用いて詳細に説明する。
<準備工程>
準備工程(トランジスタ形成層21形成工程)はさらに、MOS型トランジスタを用意する工程と、絶縁膜3を形成する工程と、コンタクトプラグ4を形成する工程と、容量コンタクトパッド5を形成する工程と、ストッパー絶縁膜6を形成する工程と、から構成されている。以下、それぞれの工程について、図1を用いて詳細に説明する。
準備工程(トランジスタ形成層21形成工程)はさらに、MOS型トランジスタを用意する工程と、絶縁膜3を形成する工程と、コンタクトプラグ4を形成する工程と、容量コンタクトパッド5を形成する工程と、ストッパー絶縁膜6を形成する工程と、から構成されている。以下、それぞれの工程について、図1を用いて詳細に説明する。
(MOS型トランジスタを用意する工程)
まず、シリコン(Si)からなる半導体基板1上に、図示しないMOS型トランジスタを用意する。MOS型トランジスタは、プレーナ型、溝ゲート型、縦チャネル型等が使用可能であり、その構成は特に限定されない。次いで、MOS型トランジスタのソース・ドレイン領域に、図示しないビット配線を形成する。
まず、シリコン(Si)からなる半導体基板1上に、図示しないMOS型トランジスタを用意する。MOS型トランジスタは、プレーナ型、溝ゲート型、縦チャネル型等が使用可能であり、その構成は特に限定されない。次いで、MOS型トランジスタのソース・ドレイン領域に、図示しないビット配線を形成する。
(絶縁膜3を形成する工程)
次に、MOS型トランジスタ及びビット配線を覆うように、酸化シリコン膜(SiO2)からなる絶縁膜3を形成する。
次に、MOS型トランジスタ及びビット配線を覆うように、酸化シリコン膜(SiO2)からなる絶縁膜3を形成する。
(コンタクトプラグ4を形成する工程)
次に、MOS型トランジスタのソース・ドレイン領域の、ビット配線と接続していない領域の表面を露出させるように、絶縁膜3に開口(コンタクトホール4a)を形成する。
次いで、コンタクトホール4a内に、タングステン(W)等の高融点金属や、リン等の不純物を導入した多結晶シリコンを充填して、コンタクトプラグ4を形成する。このコンタクトプラグ4により、MOS型トランジスタのソース・ドレイン領域と、後述する容量コンタクトパッド5が接続される構成となる。また、コンタクトプラグ4は、複数積層した構成でも構わない。
次に、MOS型トランジスタのソース・ドレイン領域の、ビット配線と接続していない領域の表面を露出させるように、絶縁膜3に開口(コンタクトホール4a)を形成する。
次いで、コンタクトホール4a内に、タングステン(W)等の高融点金属や、リン等の不純物を導入した多結晶シリコンを充填して、コンタクトプラグ4を形成する。このコンタクトプラグ4により、MOS型トランジスタのソース・ドレイン領域と、後述する容量コンタクトパッド5が接続される構成となる。また、コンタクトプラグ4は、複数積層した構成でも構わない。
(容量コンタクトパッド5を形成する工程)
次に、容量コンタクトパッド5を形成する。まず、層間絶縁膜3を覆うように、不純物を導入したポリシリコンやタングステンからなる導電膜を成膜する。次いで、既存のフォトリソグラフィとドライエッチング技術によって、導電膜をパターニングする。これにより、タングステンを含む積層膜からなる容量コンタクトパッド5がコンタクトプラグ4上に形成される。この容量コンタクトパッド5は、後に形成する第一の下部電極9の底部のサイズよりも大きくなるようなサイズとする。この容量コンタクトパッド5を介して、コンタクトプラグ4と、後述する第一の下部電極9とは導通することとなる。
次に、容量コンタクトパッド5を形成する。まず、層間絶縁膜3を覆うように、不純物を導入したポリシリコンやタングステンからなる導電膜を成膜する。次いで、既存のフォトリソグラフィとドライエッチング技術によって、導電膜をパターニングする。これにより、タングステンを含む積層膜からなる容量コンタクトパッド5がコンタクトプラグ4上に形成される。この容量コンタクトパッド5は、後に形成する第一の下部電極9の底部のサイズよりも大きくなるようなサイズとする。この容量コンタクトパッド5を介して、コンタクトプラグ4と、後述する第一の下部電極9とは導通することとなる。
(ストッパー絶縁膜6を形成する工程)
次に、LP−CVD[Low Pressure-Chemical Vapor Deposition]法等により、絶縁膜3及び容量コンタクトパッド5を覆うように、窒化シリコン(Si3N4)からなるストッパー絶縁膜6を形成する。
次に、LP−CVD[Low Pressure-Chemical Vapor Deposition]法等により、絶縁膜3及び容量コンタクトパッド5を覆うように、窒化シリコン(Si3N4)からなるストッパー絶縁膜6を形成する。
<第1工程>
第1工程はさらに、層間絶縁膜(第一の層間絶縁膜7)を形成する工程と、下部電極(第一の下部電極9)を形成する工程と、梁(第一梁10a)を形成する工程と、下部電極(第一の下部電極9)の側面を露出する工程と、から構成されている。以下、それぞれの工程について、図1、図2を用いて詳細に説明する。
第1工程はさらに、層間絶縁膜(第一の層間絶縁膜7)を形成する工程と、下部電極(第一の下部電極9)を形成する工程と、梁(第一梁10a)を形成する工程と、下部電極(第一の下部電極9)の側面を露出する工程と、から構成されている。以下、それぞれの工程について、図1、図2を用いて詳細に説明する。
(第一の層間絶縁膜7を形成する工程)
まず、PE−CVD[Plasma Enhanced-CVD]法により、ストッパー絶縁膜6を覆うように、酸化シリコン膜からなる第一の層間絶縁膜7を、1.0μm程度の厚みで形成する。このとき、第一の層間絶縁膜7は、酸化シリコン膜の単層構造に限られず、BPSG[Boro Phospho Silicate Glass]膜と酸化シリコン膜を順次堆積した積層構造としてもよい。
まず、PE−CVD[Plasma Enhanced-CVD]法により、ストッパー絶縁膜6を覆うように、酸化シリコン膜からなる第一の層間絶縁膜7を、1.0μm程度の厚みで形成する。このとき、第一の層間絶縁膜7は、酸化シリコン膜の単層構造に限られず、BPSG[Boro Phospho Silicate Glass]膜と酸化シリコン膜を順次堆積した積層構造としてもよい。
(第一の下部電極9を形成する工程)
次に、第一の下部電極9を形成する。まず、容量コンタクトパッド5の位置に第一の開孔8を形成するように、第一の層間絶縁膜7上に図示しない保護用絶縁膜(フォトレジスト膜等)を用いて開孔パターンを形成する。次いでドライエッチングを行い、容量コンタクトパッド5上の第一の層間絶縁膜7を除去する。これにより、容量コンタクトパッド5の表面を露出させる第一の開孔8を形成することができる。
次に、第一の下部電極9を形成する。まず、容量コンタクトパッド5の位置に第一の開孔8を形成するように、第一の層間絶縁膜7上に図示しない保護用絶縁膜(フォトレジスト膜等)を用いて開孔パターンを形成する。次いでドライエッチングを行い、容量コンタクトパッド5上の第一の層間絶縁膜7を除去する。これにより、容量コンタクトパッド5の表面を露出させる第一の開孔8を形成することができる。
次いで、第一の開孔8の内壁面及び底面を、10nm厚程度の窒化チタン(TiN)等の導電膜で被覆する。次に、第一の層間絶縁膜7上の導電膜(TiN)をドライエッチングなどのエッチバックにより除去し、筒状の第一の下部電極9を形成する。
第一の下部電極9の形成方法としては、図示しない保護用絶縁膜(フォトレジスト膜等)をあらかじめ第一の開孔8内に埋め込んでからエッチバックを行っても良い。この場合は、エッチバック実施後に保護用絶縁膜を第一の開孔8から除去する。また、第一の下部電極9の材料としては窒化チタン以外の金属膜(Ru、Pt等)を使用してもよい。これにより、第一の開孔8を型枠とした第一の下部電極9が形成される。
第一の下部電極9の形成方法としては、図示しない保護用絶縁膜(フォトレジスト膜等)をあらかじめ第一の開孔8内に埋め込んでからエッチバックを行っても良い。この場合は、エッチバック実施後に保護用絶縁膜を第一の開孔8から除去する。また、第一の下部電極9の材料としては窒化チタン以外の金属膜(Ru、Pt等)を使用してもよい。これにより、第一の開孔8を型枠とした第一の下部電極9が形成される。
(第一梁10aを形成する工程)
次に、図2に示すように第一梁10aを形成する。まず、ALD[Atomic Layer Deposition]法または、LP−CVD法を用いて、第一の下部電極9の内部を充填するとともに、第一の層間絶縁膜7の上面を覆うように、窒化シリコン(Si3N4)からなる第一のサポート膜10を、100nm程度の厚さで形成する。
次に、図2に示すように第一梁10aを形成する。まず、ALD[Atomic Layer Deposition]法または、LP−CVD法を用いて、第一の下部電極9の内部を充填するとともに、第一の層間絶縁膜7の上面を覆うように、窒化シリコン(Si3N4)からなる第一のサポート膜10を、100nm程度の厚さで形成する。
次いで、フォトリソグラフィにより、メモリセル本体部22を覆うライン(帯)状のフォトレジストパターン(レジストマスク)を第一の層間絶縁膜7上に形成し、前記レジストマスクをマスクにしてドライエッチングを行う。これにより、第二の層間絶縁膜11上の第一のサポート膜10が一部除去され、第一の下部電極9の上端(第一の開口部9a)に接合し、かつ複数の第一の下部電極9を連結するように延在する第一梁10aを形成することができる。
また、第一のサポート膜10が一部除去された部分は、第一の層間絶縁膜7の表面を露出する構成となる。開口(第一の開口18a)は、その部分のうちの第一梁10aと第一の下部電極9の間隔を示す。
また、第一のサポート膜10が一部除去された部分は、第一の層間絶縁膜7の表面を露出する構成となる。開口(第一の開口18a)は、その部分のうちの第一梁10aと第一の下部電極9の間隔を示す。
このとき、第一の下部電極9の内部に、第一のサポート膜10を充填しない場合でも、本発明を適用することができる。その場合は、第一の下部電極9の内部を導電体で充填し、第一の下部電極9の側面の一部に接触するように、第一梁10aを配置する。
図3に、第一梁10aの配置を平面概念図で示す。本図は、第一の下部電極9の位置を明示するため、第一梁10aのパターンを透視図として示している。なお、図2はAA’部の断面図である。
第一梁10aは直線形状で延設され、所定の間隔で配置される。第一梁10aはメモリセル本体部22の端部まで帯状に延在し、第一の下部電極9の上端(第一の開口部9a)の一部を覆うように形成される。また、第一梁10aは、第一の開口部9aを覆う領域において、第一のサポート膜10の、第一の開口部9a側の面に接面される。この接面する部分で、第一梁10aは第一のサポート膜10と一体化し、かつ、隣接する第一の下部電極9を結ぶように連結する。これにより第一梁10aは、第一の下部電極9を強力に保持し、後述する工程において第一の下部電極9の外部側壁(側面)が露出しても、第一の下部電極9の倒壊を防ぐことができる。
第一梁10aは直線形状で延設され、所定の間隔で配置される。第一梁10aはメモリセル本体部22の端部まで帯状に延在し、第一の下部電極9の上端(第一の開口部9a)の一部を覆うように形成される。また、第一梁10aは、第一の開口部9aを覆う領域において、第一のサポート膜10の、第一の開口部9a側の面に接面される。この接面する部分で、第一梁10aは第一のサポート膜10と一体化し、かつ、隣接する第一の下部電極9を結ぶように連結する。これにより第一梁10aは、第一の下部電極9を強力に保持し、後述する工程において第一の下部電極9の外部側壁(側面)が露出しても、第一の下部電極9の倒壊を防ぐことができる。
また、ここでは例えば、設計ルール50nm世代の6F2型メモリセルの場合には、第一の下部電極9の直径(c)はC=85nm程度、隣接した第一の下部電極9の間隔(b)はb=70nm程度、第一梁10aと第一の下部電極9の間隔(第一の開口18a)の寸法(a)はa=42nm程度、第一梁10aに覆われていない第一の下部電極9間(d)は60nm程度の値で構成する。
(第一の下部電極9を露出する工程)
まず、フッ酸(HF)を用いた湿式エッチングにより第一の層間絶縁膜7を除去し、図4に示すように、第一の下部電極9の外部側壁(側面)を露出させる。このとき、湿式エッチングには50wt%フッ化水素酸(HF)をエッチャント液として用い、30秒程度浸漬させる。これにより、第一の開口18aよりエッチャント液が入り、第一の層間絶縁膜7が完全に除去される。また、この第一の層間絶縁膜7の除去に関しては、湿式エッチングに限られず、ドライエッチングを用いても構わない。
まず、フッ酸(HF)を用いた湿式エッチングにより第一の層間絶縁膜7を除去し、図4に示すように、第一の下部電極9の外部側壁(側面)を露出させる。このとき、湿式エッチングには50wt%フッ化水素酸(HF)をエッチャント液として用い、30秒程度浸漬させる。これにより、第一の開口18aよりエッチャント液が入り、第一の層間絶縁膜7が完全に除去される。また、この第一の層間絶縁膜7の除去に関しては、湿式エッチングに限られず、ドライエッチングを用いても構わない。
この湿式エッチングの際、窒化シリコンで形成されているストッパー絶縁膜6は薬液のストッパー膜として機能するため、下層に位置するトランジスタ形成層21を保護することができる。
第一の下部電極9が露出した状態を図4に示す。第一の開口18aは、第一梁10aと第一の下部電極9の間隔(a)であり、隣接する第一の下部電極9同士の間の空間を開口する構成となっている。
第一の下部電極9が露出した状態を図4に示す。第一の開口18aは、第一梁10aと第一の下部電極9の間隔(a)であり、隣接する第一の下部電極9同士の間の空間を開口する構成となっている。
また、第一の層間絶縁膜7の除去に際しては、湿式エッチングの工程において、第一梁10aにダメージが及ばない範囲(保持強度が低下しない範囲)に、湿式エッチングの時間を設定する必要がある。このため、湿式エッチングの時間を適切なものにできるよう、あらかじめ第一の層間絶縁膜7の膜厚を設定しておくとよい(本実施例ではたとえば、第一の層間絶縁膜7の膜厚を1.0μmとする)。
<第2工程>
第2工程はさらに、別の層間絶縁膜(第二の層間絶縁膜11)を形成する工程と、別の下部電極(第二の下部電極12)を形成する工程と、から構成されている。以下、それぞれの工程について図5及び図6を用いて詳細に説明する。
第2工程はさらに、別の層間絶縁膜(第二の層間絶縁膜11)を形成する工程と、別の下部電極(第二の下部電極12)を形成する工程と、から構成されている。以下、それぞれの工程について図5及び図6を用いて詳細に説明する。
(第二の層間絶縁膜11を形成する工程)
まず、図5に示すように、PE−CVD[Plasma Enhanced-CVD]法により、第一梁10a及び第一の開口18aを覆うように、酸化シリコン膜からなる第二の層間絶縁膜11を1.0μm程度の厚みで形成する。
まず、図5に示すように、PE−CVD[Plasma Enhanced-CVD]法により、第一梁10a及び第一の開口18aを覆うように、酸化シリコン膜からなる第二の層間絶縁膜11を1.0μm程度の厚みで形成する。
このとき、図3及び図4に示す、隣接する第一梁10a間の開口寸法の最小値(a)は、第一梁10aと第一の下部電極9の間隔(第一の開口18a)となっている。第一梁10aは、隣接する第一の下部電極9間のスペース部に、ひさし状(凸状)に突出しておりため、間隔(a)は第一の開口部9aの直径よりも小さい42nm程度となる。また、第一梁10aに覆われていない第一の下部電極9間(d)の長さは60nm程度となっている。
このように、開口寸法が100nm程度以下の微細な寸法である場合には、段差被覆性の劣るPE−CVD法で酸化シリコンの成膜を行うことで、隣接する第一の下部電極9同士間のスペースが酸化シリコンで充填される前に、第一の下部電極9上部に酸化シリコン膜が堆積する。
このように、開口寸法が100nm程度以下の微細な寸法である場合には、段差被覆性の劣るPE−CVD法で酸化シリコンの成膜を行うことで、隣接する第一の下部電極9同士間のスペースが酸化シリコンで充填される前に、第一の下部電極9上部に酸化シリコン膜が堆積する。
このような条件下で、PE−CVD法により酸化シリコン膜からなる第二の層間絶縁膜11を形成すると、第一の下部電極9上部で第二の層間絶縁膜11が閉塞し、隣接する第一の下部電極9同士の間のスペース部分に空洞を残存させた状態となる。これにより、隣接する第一の下部電極9同士の間のスペース部分に空洞が残存した形状で第二の層間絶縁膜11が堆積する。この後、堆積した第二の層間絶縁膜11の上面を、CMP法等を用いて表面研磨して表面を平坦化させることで、第二の層間絶縁膜11が形成される。
このとき、PE−CVD法は例えば、具体的には、以下のように条件設定を行い、酸化シリコン膜を堆積させる。
圧力:380〜420 Pa
温度:350〜400℃
原料ガス:TEOS[Tetra Ethyl Ortho Silicate] 200〜250 sccm 酸素 1900〜2100 sccm
印加パワー:420〜530W
圧力:380〜420 Pa
温度:350〜400℃
原料ガス:TEOS[Tetra Ethyl Ortho Silicate] 200〜250 sccm 酸素 1900〜2100 sccm
印加パワー:420〜530W
このとき、隣接する第一の下部電極9同士の間のスペース部分での、第二の層間絶縁膜11の形成を完全に抑制する必要は無い。第一の下部電極9の外部側壁(側面)に薄膜状態の第二の層間絶縁膜11が付着しても、隣接する第一の下部電極9の間に空洞部が残存していれば問題は無い。
また、成膜方法は、PE−CVD法以外であっても、段差被覆性に劣り、PE−CVD法と同様に、第一の下部電極9同士の間のスペース部分に空洞を残存させた状態で第二の層間絶縁膜11を形成することができるものであれば使用可能である。
また、隣接する第一の下部電極9間のスペース部分の距離を縮小させるほど、開口寸法が小さくなる。そのため、微細化を進めるほど、第一の下部電極9間に空洞を残存させた状態で第二の層間絶縁膜11を堆積することが容易となる。
また、成膜方法は、PE−CVD法以外であっても、段差被覆性に劣り、PE−CVD法と同様に、第一の下部電極9同士の間のスペース部分に空洞を残存させた状態で第二の層間絶縁膜11を形成することができるものであれば使用可能である。
また、隣接する第一の下部電極9間のスペース部分の距離を縮小させるほど、開口寸法が小さくなる。そのため、微細化を進めるほど、第一の下部電極9間に空洞を残存させた状態で第二の層間絶縁膜11を堆積することが容易となる。
(第二の下部電極12を形成する工程)
次に、図6に示すように、第二の下部電極12を形成する。まず、第二の層間絶縁膜11上に保護用絶縁膜(フォトレジスト膜等)を用いて、第一の下部電極9の位置に開孔パターンを形成する。次いで、ドライエッチングを行い、第一の下部電極9の上端を露出させるように、第二の層間絶縁膜11に第二の開孔8aを形成する。
次に、図6に示すように、第二の下部電極12を形成する。まず、第二の層間絶縁膜11上に保護用絶縁膜(フォトレジスト膜等)を用いて、第一の下部電極9の位置に開孔パターンを形成する。次いで、ドライエッチングを行い、第一の下部電極9の上端を露出させるように、第二の層間絶縁膜11に第二の開孔8aを形成する。
次いで、第二の開孔8aの内壁面及び底面を、10nm厚程度の窒化チタン(TiN)等の導電膜で被覆する。次に、第二の層間絶縁膜11上の導電膜(TiN)をドライエッチングなどのエッチバックにより除去し、筒状の第二の下部電極12を形成する。第二の下部電極12の形成方法としては、保護用絶縁膜(フォトレジスト膜等)をあらかじめ第二の開孔8a内に埋め込んでからエッチバックを行っても良い。この場合は、エッチバック実施後に保護用絶縁膜を第二の開孔8aから除去する。
また、第二の下部電極12の材料としては窒化チタン以外の金属膜(Ru、Pt等)を使用してもよい。これにより、第二の開孔8aを型枠とした第二の下部電極12が形成される。
また、第二の下部電極12の材料としては窒化チタン以外の金属膜(Ru、Pt等)を使用してもよい。これにより、第二の開孔8aを型枠とした第二の下部電極12が形成される。
<第3工程>
第3工程は、別の梁(第二梁13a)を形成する工程から構成されている。以下、図6を用いて詳細に説明する。
第3工程は、別の梁(第二梁13a)を形成する工程から構成されている。以下、図6を用いて詳細に説明する。
(第二梁13aを形成する工程)
まず、ALD[Atomic Layer Deposition]法または、LP−CVD法を用いて、第二の開孔8aの内部を充填するとともに、第二の層間絶縁膜11の上面を覆うように、窒化シリコン(Si3N4)からなる第二のサポート膜13を、100nm程度の厚さで形成する。
このとき、第二の下部電極12の内部に、第二のサポート膜13を充填しない場合でも、本発明を適用することができる。その場合は、第二の下部電極12の内部を導電体で充填し、第二の下部電極12の側面の一部に接触するように、第二梁13aを配置する。
まず、ALD[Atomic Layer Deposition]法または、LP−CVD法を用いて、第二の開孔8aの内部を充填するとともに、第二の層間絶縁膜11の上面を覆うように、窒化シリコン(Si3N4)からなる第二のサポート膜13を、100nm程度の厚さで形成する。
このとき、第二の下部電極12の内部に、第二のサポート膜13を充填しない場合でも、本発明を適用することができる。その場合は、第二の下部電極12の内部を導電体で充填し、第二の下部電極12の側面の一部に接触するように、第二梁13aを配置する。
次いで、フォトリソグラフィにより、メモリセル本体部22を覆うライン(帯)状のフォトレジストパターン(レジストマスク)を第二の層間絶縁膜11上に形成した後、前記レジストマスクをマスクにしてドライエッチングを行う。これにより、第二の層間絶縁膜11上の第二のサポート膜13が一部除去され、第二の下部電極12の上端(第二の開口部12a)に接合し、かつ複数の第二の下部電極12を連結するように延在する第二梁13aを形成することができる。また、第二のサポート膜13が一部除去された部分は、第二の層間絶縁膜11の表面を露出する構成となる。別の開口(第二の開口18b)は、その部分のうちの第二梁13aと第二の下部電極12の間隔を示す。
第二梁13aは直線形状で延設され、所定の間隔で配置される。第二梁13aはメモリセル本体部22の端部まで帯状に延在し、円状の第二の開口部12aの少なくとも一部を覆うように形成される。また、第二梁13aは、第二の開口部12aを覆う領域において、第二のサポート膜13の、第二の開口部12a側の面に接面される。この接面する部分で、第二梁13aは第二のサポート膜13と一体化し、かつ、隣接する第二の下部電極12を結ぶように連結する。これにより第二梁13aは、第二の下部電極12を強力に保持し、後述する工程において第二の下部電極12の外部側壁(側面)が露出されても、第二の下部電極12の倒壊を防ぐことができる
<第4工程>
第4工程は、別の下部電極(第二の下部電極12)の外部側壁(側面)を露出する工程から構成されている。以下、図7を用いて詳細に説明する。
まず、フッ酸(HF)を用いた湿式エッチングにより第二の層間絶縁膜11を除去し、図7に示すように第二の下部電極12の外部側壁(側面)を露出させる。このとき、エッチャント液としては、第一の下部電極9の露出工程と同様に、50wt%フッ化水素酸(HF)を薬液として用い、30秒程度浸漬させる。これにより、第二の開口18bよりエッチャント液が入り、第二の層間絶縁膜11が完全に除去される。また、この第二の層間絶縁膜11の除去に関しては、湿式エッチングに限られず、ドライエッチングを用いても構わない。
第4工程は、別の下部電極(第二の下部電極12)の外部側壁(側面)を露出する工程から構成されている。以下、図7を用いて詳細に説明する。
まず、フッ酸(HF)を用いた湿式エッチングにより第二の層間絶縁膜11を除去し、図7に示すように第二の下部電極12の外部側壁(側面)を露出させる。このとき、エッチャント液としては、第一の下部電極9の露出工程と同様に、50wt%フッ化水素酸(HF)を薬液として用い、30秒程度浸漬させる。これにより、第二の開口18bよりエッチャント液が入り、第二の層間絶縁膜11が完全に除去される。また、この第二の層間絶縁膜11の除去に関しては、湿式エッチングに限られず、ドライエッチングを用いても構わない。
この際、第一の層間絶縁膜7は先の工程ですでに除去されているため、第二の層間絶縁膜11が除去された段階で湿式エッチングを停止させることができる。これにより、第一の下部電極9と第二の下部電極12が積層した構成のキャパシタ23の周囲に、例えば高さ2μmの層間絶縁膜が配置されていた場合、従来の方法において、それをすべて除去するのに必要であった時間(概略1分以上)を短縮することが可能となる。このため、第二梁13aが薬液に晒される時間を短縮でき、第二の下部電極12の保持強度の低下を防ぐことが可能となる。
また、第二の層間絶縁膜11が第一の下部電極9の外部側壁(側面)に薄く付着している状態である場合は、第二の層間絶縁膜11が除去された後に、追加で短時間(5秒程度)の湿式エッチングを行うことで、第一の下部電極9の外部側壁(側面)を完全に露出させることができる。また、第一の下部電極9の外部側壁(側面)に薄く付着した第二の層間絶縁膜11除去の方法は、これ以外に、フッ酸(HF)濃度を変化させた2段階の湿式エッチングを行う方法を採用してもよい。
また、第4工程において第二の下部電極12を露出した後に、第2工程から第4工程を繰り返すことにより、第二の下部電極12上に、一以上の第二の下部電極12を積層することができる。これにより、下部電極(第一の下部電極9及び第二の下部電極12)が3段以上積層したキャパシタ23を形成することができる。
<第5工程>
第5工程は、誘電体膜14を形成する工程と、上部電極15を形成する工程と、多結晶シリコン膜16を形成する工程と、プレート電極17を形成する工程と、から構成されている。以下、各工程について図8を用いて詳細に説明する。
第5工程は、誘電体膜14を形成する工程と、上部電極15を形成する工程と、多結晶シリコン膜16を形成する工程と、プレート電極17を形成する工程と、から構成されている。以下、各工程について図8を用いて詳細に説明する。
(誘電体膜14を形成する工程)
まず、第一の下部電極9及び第二の下部電極12の側面を覆うように、7nm程度の厚さで誘電体膜14を形成する。誘電体膜14としては、たとえば、酸化ジルコニウム(ZrO2)、酸化ハフニウム(HfO2)、酸化アルミニウム(Al2O3)、またはそれらの積層体等を用いることができる。
まず、第一の下部電極9及び第二の下部電極12の側面を覆うように、7nm程度の厚さで誘電体膜14を形成する。誘電体膜14としては、たとえば、酸化ジルコニウム(ZrO2)、酸化ハフニウム(HfO2)、酸化アルミニウム(Al2O3)、またはそれらの積層体等を用いることができる。
(上部電極15を形成する工程)
次に、誘電体膜14を覆うように、窒化チタン等からなる上部電極15を、10nm程度の厚みで形成する。これにより、第一の下部電極9及び第二の下部電極12と、誘電体膜14と、上部電極15と、を有するキャパシタ23を形成することができる。また、上部電極15には窒化チタン以外の金属を用いてもよい。
次に、誘電体膜14を覆うように、窒化チタン等からなる上部電極15を、10nm程度の厚みで形成する。これにより、第一の下部電極9及び第二の下部電極12と、誘電体膜14と、上部電極15と、を有するキャパシタ23を形成することができる。また、上部電極15には窒化チタン以外の金属を用いてもよい。
(多結晶シリコン膜16を形成する工程)
次に、上部電極15を覆い、かつ、上部電極15同士の間を充填するように、不純物を導入した多結晶シリコン膜16を、150nm程度の厚みで形成する。これにより、第一の下部電極9及び第二の下部電極12は、それぞれ周囲が多結晶シリコン膜16で支えられる構造となり、以降の工程において倒壊および変形することを防ぐことができる。
次に、上部電極15を覆い、かつ、上部電極15同士の間を充填するように、不純物を導入した多結晶シリコン膜16を、150nm程度の厚みで形成する。これにより、第一の下部電極9及び第二の下部電極12は、それぞれ周囲が多結晶シリコン膜16で支えられる構造となり、以降の工程において倒壊および変形することを防ぐことができる。
(プレート電極17を形成する工程)
次に、多結晶シリコン膜16を覆うように、タングステン等からなるプレート電極17を100nm程度の厚みで形成することにより、メモリセル本体部22が完成する。この後、さらに図示しない上層の層間絶縁膜及び配線層等を形成することにより本発明の実施形態である半導体装置(DRAM素子)が完成する。
次に、多結晶シリコン膜16を覆うように、タングステン等からなるプレート電極17を100nm程度の厚みで形成することにより、メモリセル本体部22が完成する。この後、さらに図示しない上層の層間絶縁膜及び配線層等を形成することにより本発明の実施形態である半導体装置(DRAM素子)が完成する。
本実施形態の製造方法を用いることにより、第一の下部電極9及び第二の下部電極12が複数積層した構成の高アスペクト比のキャパシタ23であっても、第二の層間絶縁膜11を除去するためのエッチングに要する時間を短縮することができる。これにより、最上部の第二梁13aがエッチングされる時間を短縮することができ、第二梁13aの強度が低下することを抑えることができる。
また、エッチング時間を短縮することにより、周辺回路部への薬液の浸透を防止することができる。このため、周辺回路部に異常が発生することを防ぎつつ、高アスペクト比のキャパシタ23を形成することが可能となる。
また、下部電極(第一の下部電極9及び第二の下部電極12)を3段以上積層させても、第一梁10a及び第二梁13aそれぞれ、1回ずつしかエッチングされないために、第一梁10a及び第二梁13aの強度が低下することを抑えることができる。そのため、下部電極(第一の下部電極9及び第二の下部電極12)の積層数を増やすことが可能になる。
また、下部電極(第一の下部電極9及び第二の下部電極12)を3段以上積層させても、第一梁10a及び第二梁13aそれぞれ、1回ずつしかエッチングされないために、第一梁10a及び第二梁13aの強度が低下することを抑えることができる。そのため、下部電極(第一の下部電極9及び第二の下部電極12)の積層数を増やすことが可能になる。
これらにより、下部電極(第一の下部電極9及び第二の下部電極12)の倒壊を防ぐことができ、かつ、静電容量の大きいキャパシタ23を備えた、高集積度のDRAM素子を容易に製造することが可能となる。
本発明は、メモリセル部でアスペクト比の高い下部電極の倒壊を防止するとともに、前記メモリセル部に隣接する周辺回路部への薬液の浸透を防止する半導体装置および半導体装置の製造方法に関するものであって、半導体装置を製造・利用する産業において利用可能性がある。
1…半導体基板、7…第一の層間絶縁膜、9…第一の下部電極、10a…第一梁、11…第二の層間絶縁膜、12…第二の下部電極、13a…第二梁、14…誘電体膜、15…上部電極、18a…第一の開口、18b…第二の開口
Claims (7)
- 以下の工程1を行った後に、工程2、3、4をこの順で少なくとも1回以上繰り返し行うことを特徴とする半導体装置の製造方法。
工程1:複数の筒状の下部電極が膜厚方向に貫通するように埋め込まれた層間絶縁膜上にサポート膜を形成し、前記サポート膜をエッチングすることにより、前記下部電極の上端に接合するとともに前記下部電極同士を連結する梁を形成すると同時に、前記層間絶縁膜を露出させる開口を形成し、前記開口よりエッチャント液を入れて前記層間絶縁膜を除去し、前記下部電極の側面を露出させる工程。
工程2:前記下部電極間の空間を残しつつ、前記梁及び前記開口を覆うように別の層間絶縁膜を形成した後、前記別の層間絶縁膜を貫通する複数の筒状の別の下部電極を形成する工程。
工程3:前記別の層間絶縁膜上に別のサポート膜を形成し、前記別のサポート膜をエッチングすることにより、各前記別の下部電極の上端に接合するとともに複数の前記別の下部電極を連結する別の梁を形成すると同時に、前記別の層間絶縁膜を露出させる別の開口を形成する工程。
工程4:前記別の開口よりエッチャント液を入れて、前記別の層間絶縁膜を除去し、前記別の下部電極の側面を露出させる工程。 - 前記工程2、3、4を1回以上行った後に、前記別の下部電極を覆うように誘電体膜と上部電極を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記サポート膜を形成する工程において、前記下部電極の内側を充填するように前記サポート膜を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記別のサポート膜を形成する工程において、前記別の下部電極の内側を充填するように前記別のサポート膜を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記別の層間絶縁膜を形成する工程において、PE−CVD法を用いて酸化シリコンからなる前記別の層間絶縁膜を形成する請求項1に記載の半導体装置の製造方法。
- 前記梁を形成する工程において、隣接して配置された前記下部電極の上端間における最小寸法を、前記梁に覆われない領域で100nm以下とすることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記別の層間絶縁膜を除去する工程において、HF濃度を変えた二段階の湿式エッチングを行うことを特徴とする請求項1に記載の半導体装置の製造方法。
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KR20200114821A (ko) * | 2019-03-29 | 2020-10-07 | 에스케이하이닉스 주식회사 | 반도체장치 및 그 제조 방법 |
-
2009
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