KR19980063382A - 강유전체 커패시터의 간단한 제조방법 - Google Patents

Abstract

강유전체 커패시터 소자 및 그의 제조방법. 기판은 접착/확산 배리어층이 그 사인에 협지되는 상태로 하부전극 구조를 지지한다. 전극층은 금속 또는 금속합금 및 이 금속또는 금속합금의 산화물을 포함한다. 상기 접착/확산 배리어층은 유사한 산화물이다. 강유전체 재료는 상부전극상에 협지된다. 상부층은, 금속 또는 금속합금 및 그의 산화물을 포함하며; 이 금속 또는 금속합금은 하부전극과 동일하게 될 수 있으나 필수적인 것은 아니다. 금속 및 금속 산화물 전극은 공지의 기술에 의해 퇴적될 수 있으며, 또는 금속이 퇴적되어 산소 분위기에서 어닐링에 의해 산화물이 형성될 수 있다.

Description

강유전체 커패시터의 간단한 제조방법

강유전체는 정보의 비휘발성 기억을 위한 잠재적 재료로 오랜동안 고려되어 왔다(참조 : 제이. 에프. 스코트 등의 Ferroelectric Memories, Science, 1989)이 재료는 적절한 전계의 인가에 의해 반전될 수 있는 자발 분극 특성을 나타낸다. 이 재료는 적절한 인가에 의해 반전될 수 있는 자발 분극 특성을 나타낸다. 이 재료의 분극 P는 히스테리시스 형태로 외부적으로 인가되는 전계 E에 반응하며 이에 따라 이 재료는 전계의 제거후에도 두개의 별개이고 또한 동일한 안정 상태를 나타낸다. 이 히스테리시스 특징은 강유전체 소자성체가 정보의 휘발성 저장에 적합하도록 하는 것이다. 이 특징은, 이들 분극 상태의 어느 상태가 메모리 장치에서 1 또는 0으로 부호화되는 강유전체 커패시터(전극/강자성체/전극)의 형태로 2진 장치를 인에이블하도록 사용될 수 있다. 강유전체 커패시터는 기존의 Si 또는 GaAs 트랜지스터내에 집적되어 하나의 트랜지스터-하나의 커패시터 메모리장치를 형성하며; 이 트랜지스터는 정보의 판독/기입을 위해 강유전체(ON/OFF 스위치)에 대한 액세스를 제공한다.

그러나, 제품이 상업적으로 시판되기 전에 극복해야될 몇몇 신뢰도 및 프로세스에 대한 문제가 있다. 신뢰도 문제는 피로, 경시변화, 고 누설전류 및 임프린트와 같은 커패시터의 특성 저하를 포함한다. 이들 특성의 공통 저하 소스는 강유전체 커패시터에 있어서의 재료의 결합과 전극-강자성체 계면 및/또는 입계 도메인 계면간의 상호작용에 의한다는 것이 일반적인 생각이다(참조: 데스 등의 Electromechanical Models of Failure in Oxide Perovskites, Physica Status Solidi, 1992). 따라서, 전극- 강유전체 계면의 특성은 상기 피로, 경시변화, 고 누설전류 및 임프린트 등의 저하 특성의 결정에 중요하다. 커패시터의 프로세스에 있어서, 강유전체 박막 재료는 전극 박막의 상부에 성장된다. 즉, 전극재료는 기판재료상에 성장된다. 오늘날 비휘발성 메모리용 강유전체 재료의 후보는 우수한 강자성체 특성 및 높은 큐링 온도특성을 갖고 있는 PZT(lead zirconate titanate)이다. 메모리용으로 가장 널리 고려되고 있는 전극재료는 백금(Pt)이다. 반도체 기판재료로서는 보통 단결정 Si(100)이 사용된다.

Si기판상의 Pt/PZT 커패시터의 제조는 그 자체의 문제점을 갖고 있다. 백금은 Si에 직접 퇴적될 경우, 저온에서도 기판재료와 반응하여 바람직하지 않은 Pt-실라이드층을 형성한다. 이는 중간 SiO₂배리어층의 성장을 필요로 한다. 그러나, SiO₂에 대한 Pt의 접착은 매우 불량하기 때문에 Ti의 얇은 중간층이 Pt와 SiO₂사이에 보통 사용된다. Ti 중간층을 구비하여도, 통상적으로 Pt막의 표면에 50-100nm 높이의 힐록(hillock)의 형성이 관찰된다. 이는 박층(약 100nm)의 퇴적시 Pt막 상부의 강유전체막의 특성을 극히 손상시킨다. 또한, Pt 전극을 갖는 PZT 커패시터는 스위칭 사이클의 증가에 따라 스위칭 전하를 점차로 감소시킨다는 것이 주지되어 있다(분극 피로). Pt전극을 RuO₂, La-Sr-Co-O 등의 도전성 산화물로 치환하면, 이 문제를 대폭 경감시킨다. 또한, 산화물전극은 SiO₂에 잘 접착하기 때문에 중간층을 필요로 하지 않는다. 그러나, 산화물전극 커패시터의 고유 누설전류밀도가 너무 높기 때문에 상용화가 곤란하다.

다층 금속/도전성 산화물 전극은 PZT 막에 있어서 피로 및 누설전류를 동시에 감소시키기 위해 가능한 수단으로 제시되었다. 몇몇 문헌에서, Pt/LA-SR-CO-O 및 Pt/RuO₂전극은 PZT 막에 있어서 피로 및 누설전류를 동시에 감소시키기 위해 도시되었다. 그러나, 누설전류 레벨은 여전히 메모리에 허용가능한 치 이상으로 되어 더욱 개선될 필요가 있다. 또한, 이들 소자의 구조에 있어서, 박층의 산화물전극(100nm)이 전공전에서 형성된 Si/SiO₂/Ti/Pt 기판상에 코팅되어 전술한 힐록 형성의 문제점이 존속되어, 종종 매우 얇은 PZT 막에 고누설전류를 야기한다.

이상과 같이, 강자성체 커패시터의 신뢰성은 이 강자성체 커패시터의 소자 구조, 사용된 재료의 특성 및 이들 재료의 처리에 거의 걸정된다. 본 명세서에 있어서, 본 발명자들은 강자성체 커패시터의 간단한 제조방법을 기술하며, 이에 의해 다음 문제를 동시에 해결할 수 있다: (a) 기판에 대한 전극재료의 접착문제, 및 (b) 강자성체 박막 커패시터에 있어서 피로 및 누설전류 등과 같은 열화문제. 또한, 본 방법은, 이들 장치에 대형 응용에 특히 유용한 공정을 제공한다.

본 발명의 목적은 박막 강유전체 커패시터 소자의 간단한 제조방법에 관한 것이다. 본 발명의 커패시터는 하부 기판에 대한 커패시터의 접착 문제를 해결한다. 또한, 본 발명의 커패시터는 공지의 강유전체 커패시터의 피로, 누설전류, 경시변화, 저전압파손 및 임프린트 문제를 극복할 수 있다.

본 발명의 1 실시예에 의하면, 전극의 가공은 산화된 Si(Si/SiO₂) 기판상에 도전성 산화물/금속 (및/또는 합금)/도전성 산화물 헤테로구조를 얻는다. 제 1 산화물 층은 커패시터와 기판간의 필요한 접착을 제공한다. 후속 금속 (및/또는 합금)/도전성 산화물은 피로, 누설전류, 경시변화, 저전압파손 및 임프린트와 같은 열화 문제를 동시에 극복하기 위한 필요한 다층 전극 구조를 제공한다.

본 발명의 특정 실시예에 있어서, Si/SiO₂/Rh₂O₃/Pt-Pt(또는 Rh)/Rh₂O₃헤테로 구조의 상부에 강유전체막이 놓인다. 하부 전극 구조의 출발물질은 Pt-Rh(또는 Rh)함금 타겟으로 구성된다. 전극 시스템은 세 공정의 스퍼터링 프로세스를 사용하여 Si/SiO₂기판상에 실장된다. 제 1 공정은 SiO₂층의 상부에 얇은 Rh₂O₃층을 형성하기 위해 Ar + O₂분위기에 있어서 알로이 타겟의 반응성 스퍼터링을 수반한다. 이 후(제 2 공정에서) 순수 Ar 분위기에서 금속 Pt-Rh층 그 자체의 스퍼터링을 행한다. 제 3 공정은 표면 Rh_xO_y층을 형성하기 위해 O₂+ Ar 분위기에서 알로이 타겟의 반응성 스퍼터링을 재차 수반한다. 박막 퇴적을 위한 공지의 물리적 또는 화학적 프로세서의 어느 하나에 의해 이와 같은 PZT의 강유전체층이 상기 구조위에 퇴적한다. 이 후(제 2 공정에서) 순수 Ar 분위기에서 금속 Pt-Rh층 그 자체의 스퍼터링을 행한다. 제 3 공정은 다층 Rh₂O₃/Pt-Rh(또는 Rh) 및/또는 Rh₂O₃의 스퍼터링에 의해 커패시터가 완성되어 상부 전극을 형성한다. 이와 같은 종류의 PZT 커패시터의 소자 구조를 사용할때의 이점은, (a) Ti와 같은 금속 중간층의 필요성을 제거하여 이와 관련한 힐록 형성 문제를 방지한다. (b) 다층 구조가 그 자체의 공정에 의해 개발된다. (c) 기판과 전극 요소들의 상호확산을 방지하기 위해 하부 접착층도 확산 배리어층으로 작용 한다.

도 1은 본 발명에 의한 1 실시예의 개략 단면도.

도 2는 본 발명에 의한 1 실시예에 의한 장치의 x선 회절분석을 보인 그래프.

도 3은 본 발명의 1 실시예에 의한 하부 전극 구조상에 어닐링된 PZT막의 x선 회절 패턴을 보인 도면.

도 4는 본 발명에 의한 장치의 히스테리시스 결과를 보인 그래프.

도 5는 다중 사이클링의 결과로서 본 발명에 의한 장치의 피로 저하를 보인 도면.

도 6은 본 발명의 1 실시예에 의한 장치의 누설 전류 밀도치 대 시간을 보인 도면.

도 1은 본 발명의 1 실시예에 의한 강유전체 소자를 도시한 것이다. 기판(10)은 집적회로에서 다른 회로 요소들과의 접속을 행하기 위한 도체로서 작용하기 위해 그위에 퇴적된 하부 전극 구조(12,13)을 가진다. 기판(10)은 실리콘칩상의 2산화규소의 층으로 될수 있다. 물론, 기판은, 베어(bare) 실리콘, 비소화 갈륨 또는 주입된 실리콘층, 폴리실리콘, 2산화규소의 층을 갖는 실리콘칩상에 각종 회로소자가 형성되는 다층 구조로 되어 복잡한 집적회로를 형성한다. 접착 및/또는 확산 배리어의 목적을 위해 층(11)이 기판(10)과 하부전극 구조(12,13) 사이에 형성된다. 층(11)은 금속(및/또는 합금) 전극층(12)의 하나 이상 성분의 산화물이다. 이에 따라, 금속이 하부 기판 재료에 충분히 접착되도록 한다. 층(13)은 하나이상 성분으로 이루어지는 금속전극층(12)의 도전성 산화물이다. 상기 층(12,13)은 강막에 있어서의 열화를 최소화하기 위해 다층 금속/도전성 금속 산화물 전극 구조를 형성한다. 층(12)은 Rh, Ir, Ru, Os, Pt, Re 등(모든 전이원소 포함)과 같은 금속, 및 Ag, 또는 Pt-Rh, Pt-Ir, Rh-Ir 등과 같은 금속의 하나이상의 합금으로 될수 있다. 본 명세서에 사용된 용어 금속은 하나 이상의 금속을 포함하는 모든 합금 또는 조성물을 포함한다. 상기 용어 합금은 상기 금속의 정의로부터의 가감이 없이, 부가적으로 사용될 수도 있다. 층(11,13)은 Rh에 대한 Rh₂O₃, Ir에 대한 IrO₂, Ru에 대한 RuO₂, 등과 같은 하나이상 성분으로 이루어지는 산화물의 층(12)이다. 상기 층(11,12,13)은 스퍼터링, 증착, 레이저 제거, 솔-겔법, 금속유기 퇴적, 화학증착 또는 이들 프로세스의 다른 변형예와 같은 박막의 퇴적에 대한 공지의 물리적 또는 화학적 프로세스중 어느 하나에 의해 퇴적될 수 있다. 본 발명의 다른 실시예에 있어서, 층(12)은 상기 방법중 어느 하나에 의해 기판재료상에 직접 퇴적되며 층(11,13)은 O₂분위기하에 어닐링하여 형성된다.

강유전체 재료(14)는 막에 있어서의 양호한 균일성과 화학량론을 제공할 수 있는 가변 박막 퇴적 기술에 의해 하부전극(13)의 상부에 퇴적된다. 일반적으로, 강유전체 재료는 산화되어 다음 종류의 어느 하나에 속하는 결정구조를 갖는다: 페로브스 카이트(perovskite)(예컨대, PZT), 파이로클로르(pyrochlore)(예컨대, Sr₂Nb₂O₇), 적층 페로브스카이트 산화물(예컨대, SrBi₂Ta₂O₉) 또는 텅스텐 브론즈. 이들 재료는 스퍼터링, 증착 레이저 제거, 솔-겔법, 금속유기 퇴적, 화합증착 또는 이들 프로세스의 다른 변형예와 같은 박막의 퇴적에 대한 공지의 물리적 또는 화학적 프로세스중 어느 하나에 의해 퇴적될 수 있다. 상부 전극(15,16)은 상이한 산화물/금속 다층의 하부전극에 있어서, 각각 층 13 및 12와 동일한 재료로 구성될 수 있다. 예컨대, 층(15)은 Rh, Ir, Ru, Pt, Re 등의 산화물이나 또는 Pt-Rh, Pt-Ir, Rh-Ir 등과 같은 금속의 하나이상의 합금의 산화물로 될수 있다. 상기 층(15)은 금속층(16)의 산화물 성분이다. 층(15,16)은 스퍼터링, 증착, 레이저 제거, 솔-겔법, 금속유기 퇴적, 화학증착 또는 이들 프로세서의 다른 변형예와 같이 박막의 퇴적을 위한 공지의 물리적 또는 화학적 프로세스중 어느 하나에 의해 퇴적될 수 있다.

본 발명의 다른 실시예에 있어서, 상기 방법중 어느 하나에 의해 강유전체 재료상에 직접 층(16)을 퇴적하고 O₂분위기에서 어닐링함으로써 산화물층(15,17)을 형성할 수 있다. 산화물층(17)은 소자 구조에 대해 필수적은 아닌 선택적 층이다.

본 발명의 1 실시예에 있어서는, 강유전체 재료로서 PZT를, 접착층으로서 Rh₂O₃를, 금속전극층으로서 Pt-Rh 알로이 타겟을, 도전성 산화물 전극층으로서 Rh₂O₃를 각각 사용한다. 접착층 및 다층 하부 전극층은 스퍼터링 프로세서에 의해 퇴적된다. 이 스퍼터링 프로세스는 Pt-10%를 알로이 타겟으로 사용하여 450℃의 기판온도로 RF 스퍼터링실에서 실시된다. 상기 전체 세 퇴적단계동안의 전체 가스압은 RF 출력이 50W로 지속되는 동안 5 mTorr로 유지된다. 상기 퇴적 프로세스의 제 1 및 제 3 단계에서 사용된 O₂: Ar의 유량비는 1:4였다. 상기 Pt-10% Rh스퍼터링은 직경이 2인치이고 두께가 0.125인치였다. 사용된 기판은 열산화에 의해 그위에 성장된 100nm SiO₂산화물층의 (100)Si이다. 전체 퇴적시간은 이들 조건하에 22분 동안 유지되었다. 제 1 층(접착층) 및 제 3층에 대한 퇴적시간은 각각 3분이고 제 2 층(합금층)에 대한 퇴적시간은 16분이었다.

각 단에서의 산화물 및 금속측의 소망 두께를 얻기 위해 가변될 수 있다.

하부기판에 대한 상기 퇴적막의 접착은 테이프 박리 시험에 의해 정량적으로 테스트되었다. 어떤 막도 박리되지 않았다. 퇴적인 막의 x선 회절분석은 도 2에 보인 바와 같이 상기 퇴적조건하에 결정성 Pt-Rh의 형성을 나타낸다. 퇴적된 층의 조성 및 두께를 분석하기 위해 러더포드 후방산란 분광측정(RBS)이 사용되었다. 이 분석에 의하면 접착층이 15nm의 두께를 갖고 소량(5%)의 Pt를 함유한채로 주로 Rh₂O₃로 구성되는 것을 나타낸다. 20%의 Rh가 함금된 Pt로 구성된 층은 Rh가 Pt에 대해 바람직하게 스퍼터링되는 것을 나타낸다. 이 층의 두께는 약 50nm였다. RBS에 의하면, 표면산화층(제 3층)은 기본적으로 소량(5%)의 Pt를 함유한채로 주로 15nm 두께의 Rh₂O₃로 구성된다. 실제로, 이들 결과는 소망의 하부 전극 구조를 및 기판에 대해 필요한 접착을 얻는데에 본 발명의 프로세스가 성공적임을 나타낸다.

솔-겔 스핀 코팅 공정에 의해 이들 전극상에 300nm의 두께로 PZT막(10% 과잉납, Zr/Ti비=50/50)을 퇴적했다. 이 퇴적된 막을 O₂분위기하에 30분동안 650℃의 온도로 열처리하여 소망의 강유전체 페로브스카이트상을 형성한다. 도 3은 상기와 같이 하부전극 구조상에 상기 조건하에 열처리된 PZT막의 x선 회절패턴을 나타낸다. 상기 페로브스카이트상의 형성은 (100), (110) 및 (111) 피크로부터 회절 피크로 나타낸 바와 같이 이 온도에서 완성된다. 상부 Rh₂O₃/Pt-Rh 다층전극은 상기 하부전극과 유사한 조건하에 반응성 스퍼터링에의해 재차 퇴적된다. 이 스포터링 프로세스는 Pt-10% Rh(직경 2인치, 두께 0.125인치)를 알로이 타겟으로 사용하여 실온에서 RF스퍼터링 챔버에서 재차 실시된다. 전체 가스압은 5mTorr로 유지되고 RF출력은 50W로 유지된다. 산화물층의 퇴적에 사용된 O₂:Ar 유량비는 1:4였다. 상부 합금층은 순수 아르곤으로 퇴적된다. 상부 산화물과 합금층의 퇴적시간은 각각 3분과 16분이다. 상부전극에 대한 스퍼터링 프로세스는 2.1 x 10^-4㎠의 면적을 갖는 원형홀이 포함된 스테인레스 스틸제의 콘택트 새도우 마스크를 통해 행해졌다. 상기 원형홀들간의 직선 거리는 약 0.5(중심에서 중심)였다.

히스테리 측정은 5V의 인가전압으로 표준 Radiant Technologies Ferroelectric 테스터를 사용하여 실시했다. 막은 35(μC/㎠)의 잔류 분극 및 75kV/cm의 보유 전계치(도 4)를 나타냈다. 피로측정은 시료에 대해 5V의 인가전압 및 0.5MHz의 주파수로 실시했다. 도 5에 보인 바와 같이, 막은 10¹¹사이클의 측정 주기까지 어던 피로 열화도 나타내지 않았다. 또한, 시료들은 100kV/cm의 인가전압에서 매우 낮은 누설전류 밀도치를 나타냈다(도 6). 특히, 300nm 두께의 PZT막은, PZT 박막에 대해 얻어진 값중 가장 낮은 값의 하나인 10^-9A/㎠ 범위의 누설전류밀도를 나타냈다. 도 6은 본 발명의 프로세스에 의해 제조된 PZT 샘플(약 100kV/cm) 디바이스의 시간종속 유전체 파괴 특성(TDDB)를 보인다. 명백하게, 이 샘플은 매우 양호한 TDDB 특성을 보이며, 파괴는 100kV/cm에서 10⁴초후에만 일어나는 것을 알수 있다.

이 열화 특성의 측정 결과는 본 발명의 프로세스가 강유전체 커패시터에 대한 기존 열화문제를 극복하는데에 성공적임을 나타낸다.

본 발명의 범위 및 정신을 벗어나지 않는 범위내에서 다양한 변경이 당업자에 의해 용이하게 수행될 수 있을 것이다. 따라서, 본 발명의 특허 청구의 범위는 상술한 설명에 한정되지 않으며, 특허 청구의 범위는 넓게 해석되어야 한다.

본 발명은 강유전체 메모리 장치에 관한 것으로서, 특히 비휘발성 랜덤 액세스 메모리(RAM) 적용에 특히 적합한 강유전체 커패시터의 간단한 제조방법에 관한 것이다.

Claims (18)

1. (a) 접착층을 제공하기 위해 기판면에 금속산화물층을 형성하는 공정;

   (b) 상기 접착층상에 금속층을 형성하는 공정;

   (c) 상기 공정 (b)에서 형성된 상기 금속층의 상부에 상기 금속층의 금속 산화물을 형성하는 공정;

   (d) 상기 공정 (c)에서 형성된 상기 상부 산화물층에 강유전체 재료의 층을 형성하는 공정;

   (e) 상기 강유전체층상에 금속산화물을 형성하는 공정; 및

   (f) 상기 공정 (e)에서 형성된 상기 금속 산화물층상에 금속층을 형성하는 공정을 포함하는 것을 특징으로 하는 강유전체 커패시터의 제조방법.
2. 제 1항에 있어서,

   상기 금속층은 전이원소로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 강유전체 커패시터의 제조방법.
3. 제 1항에 있어서,

   상기 금속층은 Pt와 Pd로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 강유전체 커패시터의 제조방법.
4. 제 1항에 있어서,

   상기 금속산화물층은 전이금속 산화물, Pt, Pd 페로브스카이트 Rh, Ir, Ru, Os, Pt, Pe 및 Ag로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 강유전체 커패시터의 제조방법.
5. 제 1항에 있어서,

   상기 금속산화물층은 상기 금속층의 금속산화물인 것을 특징으로 하는 강유전체 커패시터의 제조방법.
6. 제 1항에 있어서,

   상기 강유전체 재료는 페로브스카이트 산화물, 파이로클로르 산화물, 적층 페로브스카이트 및 텅스텐 브론즈를 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 강유전체 커패시터의 제조방법.
7. 제 1항에 있어서,

   상기 기판은 실리콘, 이산화규소, 실리콘 산화물이 코팅된 실리콘, 및 비소화 갈륨으로 구성되는 그룹으로부터 선택된 재료로 구성되는 것을 특징으로 하는 강유전체 커패시터의 제조방법.
8. 제 1항에 있어서,

   상기 금속층, 금속 산화물 및 강유전체층은 막의 물리적 증착 프로세스에 의해 퇴적되는 것을 특징으로 하는 커패시터의 제조방법.
9. 제 1항에 있어서,

   상기 금속층, 금속 산화물 및 강유전체층은 화학적 퇴적 프로세스에 의해 퇴적되는 것을 특징으로 하는 강유전체 커페시터의 제조방법.
10. 제 1항에 있어서,

    상기 공정 (b)의 층은 상기 공정 (f)의 충과 동일한 재료로 구성되는 것을 특징으로 하는 강유전체 커패시터의 제조방법.
11. 제 1항에 있어서,

    상기 공정 (b)의 층은 상기 공정 (f)의 층과 다른 재료로 구성되는 것을 특징으로 하는 강유전체 커패시터의 제조방법.
12. 제 1항에 있어서,

    상기 금속층, 금속 산화물 및 강유전체층은 그 자체로 퇴적되는 것을 특징으로 하는 강유전체 커패시터의 제조방법.
13. 제 1항에 있어서,

    상기 금속 산화물층의 적어도 하나는 상기 금속층중 제 1 퇴적층에 의해 형성되고 그후 상기 금속층을 O₂분위기에서 어닐링하는 것을 특징으로 하는 강유전체 커패시터의 제조방법.
14. 제 1항에 있어서,

    상기 공정 (f)에서 형성된 상기 금속층상에 금속 산화물층을 형성하는 공정(g)를 더 포함하는 것을 특징으로 하는 강유전체 커패시터의 제조방법.
15. 기판;

    상기 기판상에 퇴적된 제 1 금속산화물층;

    상기 금속산화물층상에 퇴적된 제 1 금속층;

    상기 금속층상에 퇴적된 제 2 금속산화물층;

    상기 제 2 금속산화물층상에 퇴적된 강유전체층;

    상기 강유전체층상에 퇴적된 제 3 금속산화물층; 및

    상기 제 3 금속산화물층상에 퇴적된 제 2 금속층을 포함하는 것을 특징으로 하는 강유전체 커패시터.
16. 제 15항에 있어서,

    적어도 하나의 금속층이, 전이금속, Pt, Pd, Ag, 또는 페로브스카이트를 포함하고; 상기 금속산화층의 적어도 하나가 적어도 하나의 금속층의 산화물인 것을 특징으로 하는 강유전체 커패시터.
17. 제 15항에 있어서,

    상기 제 1 금속층 및 상기 제 2 금속층은 동일한 재료인 것을 특징으로 하는 강유전체 커패시터.
18. 제 15항에 있어서,

    상기 제 1 금속층 및 상기 제 2 금속층은 상이한 재료인 것을 특징으로 하는 강유전체 커패시터.