KR20010051466A - 전자 박막 재료, 유전체 캐패시터, 및 비휘발성 메모리 - Google Patents

전자 박막 재료, 유전체 캐패시터, 및 비휘발성 메모리 Download PDF

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KR20010051466A
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가토리켄지
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이데이 노부유끼
소니 가부시끼 가이샤
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Abstract

본 발명은 강유전체 캐패시터에 이용되는 확산 방지층, 강유전체 캐패시터,전자 박막 재료로 되어 있는 확산 방지층을 이용하는 강유전체 캐패시터, 및 강유전체 캐패시터를 이용하는 비휘발성 메모리를 구성하는데 적당한 전자 박막 재료를 제공한다. 강유전체 캐패시터(10)는 CrTa 막(2)으로 되어 있는 확산 방지층, Pt 막(3)으로 되어 있는 하부 전극, PZT로 되어 있는 강유전체막(4) 및, Pt 막(5)으로 되어 있는 상부 전극을 포함하는데, 이들은 실리콘 기판의 표면 상에 순차적으로 적층된다. CrTa 막(2) 자체는 Cr의 90-atomic% 및 Ta의 10-atomic%로 되어 있는 합금막이고, 스퍼터링 공정을 통해 형성될 수 있다. 강유전체 캐패시터(10)로서 CrTa막(2)으로 구성되어 있기 때문에, 강유전체막 재료를 형성하기 위하여 고온 열 처리에 필요한 PZT를 이용할 수 있다.

Description

전자 박막 재료, 유전체 캐패시터, 및 비휘발성 메모리{Electronic thin-film material, dielectric capacitor, and nonvolatile memory}
본 발명은 전자 박막 재료, 그러한 전자 박막 재료를 이용하는 유전체 캐패시터, 및 그러한 유전체 캐패시터를 이용하는 비휘발성 메모리에 관한 것이다.
대체로, 강유전체 메모리는 강유전체막의 분극(polarization) 및 우수한 잔여 분극의 고속 반전을 이용하는 방법으로 고속의 재기록 동작을 실행할 수 있는 비휘발성 메모리이다. 도 6은 측면 방향에 각각 증착되는 캐패시터 및 트랜지스터를 구비하는 전통적인 강유전체 메모리의 한 예를 예시한다.
도 6으로부터 명백해지는 것과 같이, 예시된 전통적인 강유전체 메모리에서, 필드 절연막(102)은 장치 절연을 달성하기 위한 p 타입 실리콘 기판(101)의 표면 상에 선택적으로 증착된다. 게이트 절연막(103)은 필드 절연막(102)에 의해 둘러싸인 부분에서 활동(active) 영역의 표면 상에 형성된다. 참조 코드(reference code WL)는 워드선(word line)을 나타낸다. n+타입 소스 영역(104) 및 n+타입 드레인 영역(105)은 워드선(WL)의 양쪽 면 상의 p 타입 실리콘 기판(101)의 내부에 형성된다. 워드선(WL), 소스 영역(104), 및 드레인 영역(105)은 공동으로 트랜지스터(Q)를 구성한다.
참조 번호(106)는 내부층 절연막을 나타낸다. 하부 전극 자체로서 기능하는 대략 200nm 두께를 갖는 Pt(platinum) 막, 대략 200nm의 두께를 갖는 예를 들어, Pb(Zr,Ti)O3(PZT) 또는 SrBi2Ta2O9(SBT)로 되어 있는 강유전체막(109), 및 하부 전극 자체로서 기능하는 대략 200nm의 두께를 갖는 다른 Pt 막(110)은 본딩(bonding)층 자체로서 기능하는 약 30nm의 두께를 갖는 Ti(titanium) 막(107)을 경유하여 필드 절연막(102)의 상부의 내부층 절연막(106) 상에 순차적으로 적층된다. 위의 Pt 막(108), 강유전체막(109), 및 Pt 막(110)은 캐패시터(C)를 공동으로 구성한다. 상기 트랜지스터(Q) 및 캐패시터(C)는 메모리 셀을 구성한다.
참조 번호(111)는 또한 내부층 절연막을 나타낸다. 접촉 홀(contact hole) (112)은 소스 영역(104)의 상부에서 내부층 절연막(106)과 다른 내부층 절연막(111)을 통과하여 형성된다. 다른 접촉 홀(113)은 Pt 막(110)의 상부에서 내부층 절연막(111)을 통과하여 형성된다. 트랜지스터(Q)의 소스 영역(104)은 배선(115)에 의해 접촉 홀(112 및 113)을 경유하여 캐패시터(C)의 하부 전극인 Pt 막(108)에 연결된다. 배선(116)은 접촉 홀(114)을 경유하여 캐패시터(C)의 상부 전극인 Pt 막(110)에 연결된다. 참조 번호(117)는 페시베이션막(passivation film)을 나타낸다.
도 6에 도시된 전통적인 강유전체 메모리에서, 트랜지스터(Q) 및 캐패시터(C)는 실리콘 기판(101)의 표면에 수평 방향으로 병렬 증착된다. 그러나, 데이터 기록 정도를 향상시키기 위해, 기판(101)의 표면에 수직 방향으로 트랜지스터(Q) 및 캐패시터(C)를 증착할 필요가 있다(이것을 적층(stack)형 구조라고 부른다). 적층형 구조의 한 실시예는 도 7에 예시된다. 도 7에 도시된 그 성분는 도 6에 도시된 것과 동일한 참조 번호에 의하여 각각 동일한 번호를 참조하는 방법으로 나타낸다.
도 7에서, 참조 번호(118)가 내부층 절연막을 나타내는 반면에, WL4를 통한 참조 코드 WL1은 워드선을 나타낸다. 접촉 홀(119)은 드레인 영역(105)의 상부에서 내부층 절연막(118)을 통과하여 형성된다. 비트선(BL)은 접촉 홀(119)을 경유하여 트랜지스터(Q)의 드레인 영역(105)에 연결된다. 참조 번호(120 및 121)는 각각 내부층 절연막을 나타낸다. 접촉 홀(122)은 소스 영역(104)의 상부에서 내부층 절연막(121)을 통과하여 형성된다. 다결정 실리콘 플러그(123)는 접촉 홀(122)에 매장(bury)된다. 트래지스터(Q)의 소스 영역(104) 및 캐패시터(C) 하부 전극의 Pt 막(108)은 다결정 실리콘 플러그(123)를 경유하여 서로 전기적으로 연결된다.
정상적으로, 막 성분들의 결정체를 실현하기 위하여, 강유전체막(109)을 형성할 때마다, 열 처리 과정이 500℃ 내지 800℃의 고온을 함유한 산화 대기에서 실행되는 것은 필수적이다. 그럼에도 불구하고, 열 처리 과정 동안, 다결정 실리콘 플러그(123)의 실리콘 성분은 확산된 실리콘 성분이 Pt 막(108)의 상부층에서 산화되게하는 캐패시터(C) 하부 전극의 Pt 막(108)으로 열에 의해 확산되고, 그것에 의하여 Pt 막이 자신의 전기적인 도전율(conductivity)을 잃어버리게 한다. 그리고 아직, 강유전체막(109)으로 실리콘 성분이 더 확산되기 때문에, 캐패시터(C)는 자신의 물리적인 특성의 심각한 감소를 초래하고, 따라서 문제를 일으킨다.
강유전체막(109)이 PZT(lead-zirconate-titanate) 합성 재료로 되어 있는 경우, PZT는 550℃ 내지 800℃의 온도에서 어닐링 과정을 경유하여 처리되고, 그것에 의해 강유전체막(109)으로의 확산으로부터 실리콘 성분을 지키는 방지(barrier)층을 구성하기 위한 TiN과 같은 질화물막을 이용할 수 있다는 것을 제시한 기술 보고서가 있다. 이 보고서는 1996년 가을에 개최한 the lecture of the Applied Physics Academy of Japan에서 제목 "Evaluation of oxidation-proof characteristics of a barrier layer comprising a TiN film used for ferroelectric capacitor"의 7p-F-10을 통하여 공표되었다.
그럼에도 불구하고, 질화물막은 산화 대기의 매우 높은 온도에서 실행되는 열 처리 과정을 경유하여 산화된다. 그러므로 자신의 전기적인 도전율을 잃어버린다. 따라서, 강유전체막(109)의 강유전체 특성을 더 향상시키기 위하여, 충분한 양의 산소가 훨씬 더 높은 온도에서 열 처리 과정을 실행하는 열 처리 대기로 공급될 때, 산화 효과는 막 표면이 거칠게되고 전기 저항이 강해지도록 한다. 정상적으로, 강유전체막은 실질적인 막 스트레스(stress)를 발생시킨다. 그러나, 질화물막은 막 자체가 벗겨지지 않게하는 막 접착 특성이 불충분함이 판명되고, 따라서 문제를 일으킨다.
도 7에 도시된 전통적인 강유전체 메모리의 경우와 같이, 수직 방향으로 캐피시터(C) 및 트랜지스터(Q)를 증착하고, 다결정 실리콘 플러그(123) 또는 텅스텐(W) 플러그를 경유하여 트랜지스터(Q)의 소스 영역(104)에 캐피시터(C) 하부 전극의 Pt 막(108)을 연결할 때, 캐패시터(C)의 강유전체막(109)을 구성하는 재료를 위하여 고온 열 처리를 필요로 하는 PZT를 이용하는 것은 매우 어렵다.
따라서, 본 발명의 주목적은 단순한 구성으로 높은 집적화(integration)를 실현할 수 있는 새로운 적층형 캐패시터를 제공하는 것이다.
도 1은 본 발명을 구현하기 위한 실질적인 형태에 따른 강유전체 캐패시터의 개략적인 단면도.
도 2a 및 도 2b는 실리콘 기판 상에 형성된 크로뮴(Cr) 박막을 어닐링(annealing)하기 전후의 X-ray 회절 분석 결과를 나타내는 각각의 그래픽 차트.
도 3a 내지 3c는 실리콘 기판 상에 형성된 탄탈륨(Ta) 박막을 어닐링하기 전후의 X-ray 회절 분석 결과를 나타내는 각각의 그래픽 차트.
도 4a 및 도 4b는 실리콘 기판 상에 형성된 Cr/Ta 박막을 어닐링하기 전후의 X-ray 회절 분석 결과를 나타내는 각각의 그래픽 차트.
도 5는 본 발명에 따른 강유전체 캐패시터에 축적된 전하를 측정한 결과를 나타내는 그래픽 챠트.
도 6은 수평 방향으로 트랜지스터 및 캐패시터를 증착하는 전통적인 강유전체 메모리의 조성물을 나타내는 단면도.
도 7은 수평 방향으로 트랜지스터 및 캐패시터를 증착하는 전통적인 강유전체 메모리의 조성물을 나타내는 단면도.
*도면의 주요부분에 대한 부호의 설명*
1; 실리콘 기판 2; Cr-Ta 박막
3; 백금 박막 4; 강유전체막
118; 내부층 절연막 123; 다결정 실리콘 플러그
더 자세히, 본 발명은 수직 방향으로 새로운 강유전체 캐패시터 및 트랜지스터를 증착한 후, 다결정 실리콘 또는 텅스텐으로 되어 있는 플러그를 경유하여 강유전체막의 하부 전극을 트랜지스터의 확산층에 연결하는 동안, 플러그의 실리콘 성분 또는 텅스텐 성분을 강유전체막의 하부 전극으로의 확산으로부터 지키기 위한 방지층을 구성하기에 적당한 새로운 강유전체막 재료를 제공한다. 여기서, 상기 새로운 전자 강유전체막 재료는 또한 실제 상황에서 하부 전극을 구성하기에 적당하다. 본 발명은 또한 상기 방지층을 준비한 결과로서 PZT를 실제로 강유전체막을 구성하기 위한 재료로서 이용할 수 있는 새로운 강유전체 캐패시터를 더 제공한다. 본 발명은 또한 상기 강유전체 캐패시터를 효과적으로 이용하는 새로운 비휘발성 메모리를 더 제공한다.
본 발명의 발명자는 적층형 구조가 강유전체 박막을 이용할 때조차 실현될 수 있음을 일본 특허공개공보 번호 H10-242409/1998에 이미 보고하였음이 공지되었다. 다음의 조사후에, 적층형 구조가 더 간단한 구성을 경유하여 확실히 구체화될 수 있다는 것이 결국 확인되었다.
특히, 위의 목적들을 달성하기 위해, 제 1 발명에 따른 새로운 전자 박막 재료는 아래의 조성식에 의해 표현된다.
CraMb
이 경우에, "a" 및 "b"는 원자 퍼센트로 표현되는 구성을 나타내고, M은 Ta(탄탈륨), Nb(니오븀), Zr(지르코늄), Hf(하프늄), W(텅스텐), 및 Mo(몰리브데늄)로 구성되는 그룹으로부터 선택된 천이(transition) 금속의 적어도 한 종류를 나타낸다. 여기서, M의 조성 범위는 95≥a≥60, 40≥b≥5, 및 a + b = 100으로 표현된다. 위 조성식에 도시된 코드 Cr은 크로뮴을 나타낸다.
제 2 발명에 따른 새로운 유전체 캐피시터는 아래의 조성식에 의해 표현되는 새로운 전자 박막 재료로 구성된 새로운 확산 방지층(즉, 버퍼층)을 포함한다.
CraMb
이 경우에, "a" 및 "b"는 원자퍼센트로 표현되는 구성을 나타내고, M은 Ta, Nb, Zr, Hf, W, 및 Mo로 구성되는 그룹으로부터 선택된 천이 금속의 적어도 한 종류를 나타낸다. 여기서, M의 조성 범위는 95≥a≥60, 40≥b≥5, 및 a + b = 100으로 표현된다.
제 2 발명에 따른 유전체 캐패시터는 상기 확산 방지층 상에 형성된 하부 전극, 하부 전극 상에 형성된 강유전체막(또는 고유전율을 갖는 유전체 물질로 되어 있는 박막), 및 강유전체막 상에 형성된 상부 전극을 더 포함한다.
제 2 발명에 따른 유전체 캐패시터의 하부 전극을 위해 하부 전극 자신이 낮은 전기 저항값 및 열저항 특성을 갖는 유전체 물질로 되어지는 것은 바람직하다. 또한 유전체 캐패시터의 하부 전극이 백금, 이리듐, 루테늄, 팔라듐, 또는 로듐으로 형성되는 것은 더 바람직하다.
제 3 발명에 따른 비휘발성 메모리는 트랜지스터 및 상기 유전체 캐패시터를 구비한 메모리 셀을 포함한다. 상기 유전체 캐패시터는 아래 도시된 조성식에 의해 표현되는 새로운 박막 재료를 포함한다.
CraMb
이 경우에, "a" 및 "b"는 원자퍼센트로 표현되는 구성을 나타내고, M은 Ta, Nb, Zr, Hf, W, 및 Mo로 구성되는 그룹으로부터 선택된 천이 금속의 적어도 한 종류를 나타낸다. 여기서, M의 조성 범위는 95≥a≥60, 40≥b≥5, 및 a + b = 100으로 표현된다.
새로운 비휘발성 메모리는 상기 확산 방지층 상에 형성된 하부 전극, 하부 전극 상에 형성된 강유전체막, 및 강유전체막 상에 형성된 상부 전극을 더 포함한다.
제 3 발명에 따른 비휘발성 메모리의 부분을 구성하기 위한 유전체 캐패시터의 하부 전극을 위하여 하부 전극 자체는 낮은 전기 저항 및 열저항 특성을 갖는 유전체 물질로 되어 있는 것이 바람직하다. 또한 하부 전극은 트랜지스터 상에 형성되어 있는 다결정 실리콘 플러그 또는 텅스텐 플러그 상에 증착되는 것이 더 바람직하다.
첨부된 도면을 참조하면, 본 발명을 구현하기 위한 실질적인 형태는 아래에서 설명된다.
도 1에 도시된 단면도에서 명백한 것과 같이, 본 발명에 따른 강유전체 캐패시터(10)는 실리콘(Si) 기판(1) 상에 형성된 확산 방지(버퍼)층으로서 크로뮴/탄탈륨(Cr/Ta) 박막(2), 백금(platinum : Pt) 박막(3)으로 되어 있는 하부 전극, PZT로 되어 있는 강유전체막(4), 및 백금(Pt) 박막(5)으로 되어 있는 상부 전극으로 제조된 5개층 조성물로 구성되고, 위의 순서에 기초하여 순차적으로 적층된다. 위의 성분 막들의 두께는 Cr/Ta 박막(2)에 50nm, Pt 박막(3)에 200nm, PZT 박막(4)에 250nm, 및 다른 Pt 박막(5)에 200nm가 제공되도록 예시된다. 위의 강유전체막은 조성식 "CraMb"에 기초하여 형성되고, 성분 M이 Cr/Ta 박막에서 Ta에 대응하고 Ta의 원자 퍼센트는 10%로 정의된다.
상부 전극 또는 하부 전극은 백금(Pt), 이리듐(Ir), 루테늄(Ru), 팔라듐(Pd), 또는 로듐(Rh)으로 되어 있는 것이 선호된다.
위의 설명으로부터 명백한 것과 같이, 본 발명에 의해 제안된 유전체 캐패시터 및 비휘발성 메모리는 상기 조성식 "CraMb"에 의해 표현될 수 있는 박막 재료로 조성된 확산 방지층을 특성있게 이용한다. 박막 재료는 폭넓고 다양한 실험들을 구현한 결과로 마침내 개발되었다. 박막 재료를 이용함으로써, 실리콘 원소들이 실리콘 플러그 밖으로 자체 확산하는 것을 방지하는 동안, 특유한 강유전체 전기적 특성은 보장될 수 있다. 다르게 말하면, 확산 방지층은, 실리콘 원소들이 자체 확산하는 것을 방지하는 동안, 도전율을 보장하는 기능을 해야하고, 여전히 실리콘 원소들이 산화되는 것을 방지해야하는 것이 요구된다. 크로뮴 금속이 단독으로 사용될 때, 실리콘 원소는 크로뮴 성분이 쉽게 규화물로 변하도록 자체 확산하는 것을 방지할 수 없다.
본 발명의 발명자는 결국 상기 단점이 크로뮴(Cr)과 조합하기 위한 탄탈륨(Ta), 니오븀(Nb), 지로코늄(Zr), 하프늄(Hf), 텅스텐(W), 및 몰리브데늄(Mo)을 포함하는 금속 원소들 사이에서 적어도 한 종류를 지정함으로써 적당하게 교정될 수 있다는 것을 확인한다. 더 자세히, 크로뮴에 높은 녹는점을 갖는 원소를 추가하는 방법에 의해, 스스로 확산을 발생시킬 수 있는 재결정 온도는 상승될 수 있다.
조성식 "CraMb"에 기초한 박막의 안정성을 검사하기 위하여, 실험 견본들은 크로뮴 박막, 탄탈륨 박막, 및 크로뮴-탄탈륨을 겸하는 박막을 분리하여 형성함으로써 스퍼터링(sputtering) 처리를 경유하여 다수의 실리콘 기판 상에 준비되었다. 이들 견본은 아래에 도시된 산화 대기에서 분리하여 어닐링된다. 어닐링 처리 실행 전후의 실험 견본들의 실제 양상은 X-ray 회절 분석을 경유하여 분석되었다. 어닐링 처리는 시간 당 580℃의 온도에서 아르곤 가스 및 10% 집중된 산소 가스를 함유하는 대기에서 충분한 PZT 기반의 강유전체 특성을 발생시킬 수 있는 특정한 열 처리 상태 하에 실행되었다.
도 2a 및 도 2b는 크로뮴 박막을 어닐링하기 전후 X-ray 회절 분석을 경유하여 발생되는 최고값 변동의 실제 양상을 시각적으로 나타낸다. 여기서, 수평축은 2θ(회절각)를 나타내는 반면, 수직축은 회절 방사선의 강도를 나타낸다. 도 2a는 크로뮴 박막의 형성 바로 후의 양상을 나타낸다. 도 2b는 산화 대기에서 크로뮴 박막의 어닐링 처리를 완성한 후의 양상을 나타낸다.
크로뮴 자체는 상대적으로 산화에 대해 저항이 있으므로, 크로뮴은 위에 특정된 열 처리 상태 하에서 산화에 대한 재료가 아니다. 그러나, 크로뮴 박막은 실리콘 기판 상에 한번 형성되었고, 크로뮴은 실리콘에 대해 반응하기 쉽다. 따라서, 도 2b에 도시된 결과로부터 명백하듯이, 크로뮴의 회절 최고점은 산화 대기에서 어닐링 처리를 완성한 후에 나타난다. 진공에서 크로뮴을 어닐링한 후에도, 동일한 결과가 발생되었다. 이 결과의 시각적인 표시는 삭제된다.
도 3a에서 3c는 탄탈륨 박막을 어닐링한 전후 X-ray 회절 분석을 경유하여 발생된 최고값 변동의 실제 양상을 시각적으로 나타낸다. 도 3a는 탄탈륨 박막의 형성 바로 후 변동된 최고점을 나타낸다. 도 3b는 진공에서 어닐링 처리를 완성한 후 변동된 최고점을 나타낸다. 도 3c는 산화 대기에서 어닐링 처리를 완성한 후 변동된 최고점을 나타낸다.
탄탈륨 자신은 2996℃의 녹는점을 갖는다. 따라서, 탄탈륨은 산화하는 대기에 존재하지 않는다면 안정하게 잔존한다. 도면으로부터 명백하듯이, 진공에서 어닐링될 때조차, 탄탈륨은 실리콘에 대해 반응하지 않는다. 그러나 박막으로 형성된 바로 후 조성물과 실질적으로 동일한 결정질 조성물 자신을 보존한다. 그럼에도 불구하고, 탄탈륨은 고온에서 산화에 충분히 저항하지 못하고, 따라서, 도 3c에 도시된 것과 같이, 탄탈륨 박막의 회절 최고점은 산화 대기에서 어닐링된 후 나타난다. 상기 크롬 박막 및 탄탈륨 박막과 다르게, 도 4a 와 도 4b 사이의 비교로부터 분명하듯이, 산화 대기에서 어닐링된 후에도, 크로뮴 90-atomic% 및 탄탈륨 10-atomic%를 포함하는 크롬-탄탈륨 합금 박막은 실리콘에 대해 반응하지 않고, 여전히 합금 박막은 모두 산화되지 않고 잔존하며, 여전히 매우 안정하게 잔존한다.
본 발명자에 의해 실행된 실험 결과에 따라, 니오븀(Nb), 지르코늄(Zr), 하프늄(Hf), 텅스텐(W), 또는 몰리브데늄(Mo)과 같은 어떤 상대물과 탄탈륨을 대체할 때조차, 예를 들어 크로뮴과 지르코늄의 2원 합금을 포함하는 박막을 형성하는 경우에도, 상기 2원 합금과 동일하게 두드러진 효과는 지켜졌다. 더욱이, 크로뮴-탄탈륨-지르코늄을 이용한 3원 합금을 포함하는 그러한 박막을 형성할 때조차, 상기 2원 합금과 동일하게 두드러진 효과가 또한 지켜졌다는 것은 확인되었다.
본 발명을 구체화하는 상기 조성식 "CraMb"을 만족하기 위하여, 크로뮴에 추가되는 높은 녹는점을 함유한 다량의 (예를 들어 탄탈륨과 같은)금속(M)이 선호된다. 다르게 말해서, 위 조성식의 Mb 성분의 "b"의 값(원자 퍼센트)은 5에서 40%의 범위에 있고, 반면에 상기 Cra의 "a"의 값은 60에서 95% 범위이다. 만약 높은 녹는점 금속(M)의 추가된 양이 5-atomic%보다 작다면, 크로뮴과 실리콘 사이의 반응은 발생하기 쉽다는 것은 명백하고, 여전히 만약 높은 녹는점 금속(M)의 추가된 양이 40-atomic%를 초과한다면, 합금 박막은 쉽게 산화에 대한 재료가 된다는 것은 또한 명백하다.
이러한 방법으로, 본 발명자에 의해 수행되는 전체 실험의 결과로서, 조성식 "CraMb"에 기초한 합금이 강유전체 캐패시터에 제공된 하부 전극의 역행층(backing layer) 재료를 준비하는데 효과적으로 이용된다는 것은 증명되었다. 조성식 "CraMb"에 기초한 합급을 포함하는 박막이 실리콘에 대해 전혀 반응하지 않으므로, "CraMb" 합금 박막은 트랜지스터 상에 형성된 실리콘 플러그 상에 증착될 수 있다.
제 1 실시예
먼저, 도 1에 도시된 적층된 구조를 포함하는 강유전체 캐패시터는 제작되었다. 다음에, 표면의 SiO2막은 희석된 산성 불화물로 실리콘 기판을 처리하는 방법으로 충분히 제거되었다. 다음에, 크로뮴-탄탈륨 합성막으로 되어 있는 확산 방지층은 아래에 특정된 처리 상태에 기초한 스퍼터링 처리를 경유하여 실리콘 기판 상에 형성되었다.
* 장비 : 양극 DC 전자관 스퍼터링 장치
* 대상 : 직경 100nm의 크로뮴 금속
10nm x 10nm의 크기를 각각 갖는 4개의 탄탈륨 금속
* 적용 스퍼터링 가스 : 아르곤 가스 : 30sccm
총 압력 : 0.2Pa
* 적용 전력 : 0.4A x 550V
* 막 형성 기간 : 3분
* 막 두께 : 50nm
Cr-Ta 합금 박막의 형성 완성 후에, 완성된 박막의 조성물은 EPMA(Electronic Probe Micro Analysis) 순서를 경유하여 분석되었다. 분석은 박막이 크로뮴 금속 90-atomic% 및 탄탈륨 10-atomic%로 조성되었음을 증명하였다.
다음에, 하부 전극에 이용될 수 있는 200nm 두께의 백금 박막은 스퍼터링 처리를 경유하여 상기 Cr-Ta 합금 박막 상에 형성되었다. 나아가, 250nm 두께의 PZT 박막은 백금 박막 상에 형성되었다. 다음에, PZT 박막을 결정화하기 위하여, 실리콘 기판은, 적층된 크로뮴-탄탈륨 합금 확산 방지층, 백금 박막, 및 PZT 박막의 형성과 함께 완성되었고, 시간 당 580˚C에서 10% 집중된 산소 및 아르곤 가스를 함유한 대기에서 열적으로 처리되었다. 부가하여, 상부 전극에 이용할 수 있는 200nm 두께의 백금 박막은 금속 마스크를 적용함으로써 PZT 박막 상에 형성되었다. 나아가, 실리콘 기판은 강유전체 캐패시터를 생산하기 전 시간 당 450℃에서 산소를 함유한 대기에서 다시 열에 의해 처리되었다.
다음에, 완성된 강유전체 캐패시터의 백금막으로 되어 있는 상부 전극과 실리콘 기판 사이에 전압을 공급함으로써, 축적된 전하의 실제 양(즉, 강유전체 히스테리시스)은 측정되었다. 도 5는 축적된 전하의 실제 양을 측정한 결과를 나타낸다. 이것은 강유전체 메모리에 대해 중요한 충분한 나머지 분극(polarization)값이 실리콘을 경유하여 전기적으로 측정됨으로써 보장되는 것을 입증하고, 따라서, PZ 강유전체 특성들의 측정은 실행 가능하다. 나아가, 크로뮴-탄탈륨 합금 확산 방지층과 실리콘 기판 사이의 접착 효과, 및 크로뮴-탄탈륨 합금 확산 방지층과 백금막으로 되어 있는 하부 전극 사이의 접착 효과는 전혀 벗겨짐(exfoliation)을 발생시키지 않기에 충분하다는 것이 또한 확인되었다. 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 또는 팔라듐(Pd)과 함께 상부 또는 하부 전극을 형성할 때조차, 위의 경우와 같이, 실리콘 기판과 상부 전극 사이의 강유전체 히스테리시스 곡선을 측정하는 것이 가능하였다.
그러나, 크로뮴-탄탈륨 합금을 포함하는 전극 상에 PZT로 구성된 강유전체막 또는 유전체막을 직접 형성할 때, 충분한 강유전체 특성들 또는 유전체 특성들을 보장하는 것은 불가능하다는 것은 공지되어야 한다. 생각건대, 이것은 PZT의 결정화와 관련된 어떤 이유 때문에 또는 작업 기능의 차이에 의해 초래될 수 있다. 그러나, 더 상세한 것은 현재로선 명백히 공지되지 않는다.
제 1 비교예
상기 크로뮴-탄탈륨 합금을 대체하기 위해, 50nm 두께의 크로뮴 박막이 준비되었다. 50nm 두께의 크로뮴 박막의 준비를 제외하고, 제 1 실시예에 적용되었던 것과 정확히 동일한 처리 상태를 적용하여, 강유전체 캐패시터는 비교 실험을 위해 제작되었다. 그러나, 비교의 강유전체는 실리콘 기판을 통해 전기적 측정을 경유한 강유전체 히스테리시스 곡선을 발생시키는데 전적으로 실패하였다.
제 2 비교예
상기 크로뮴-탄탈륨 합금을 대체하기 위해, 50nm 두께의 탄탈륨 박막이 준비되었다. 50nm 두께의 탄탈륨 박막의 준비를 제외하고, 제 1 실시예에 적용되었던 것과 정확히 동일한 처리 상태를 적용하여, 강유전체 캐패시터는 비교 실험을 위해 제작되었다. 그러나, 비교의 강유전체 캐패시터는 실리콘 기판을 통해 전기적 측정을 경유한 강유전체 히스테리시스 곡선을 발생시키는데 전적으로 실패하였다.
제 2 실시예
도 7은 본 발명에 따른 강유전체 메모리를 나타낸다. 도 7에 도시된 비휘발성 메모리의 강유전체 메모리는 제 1 실시예에 기초한 유전체 캐패시터(C)를 구성하는데 이용되는 박막 재료를 제외하고 전통적인 방식에 따라 제작되었다.
비휘발성 메모리는 오랜 기간동안에 유지되었던 충분한 초기 특성들을 보여주었고, 그로인해 강화된 신뢰성을 얻어냈다.
위의 설명으로부터 명백하듯이, 본 발명은 아래에 인용되는 뚜렷한 효과들을 제공한다.
(1) 전자 박막 재료와 관련된 제 1 발명의 효과
소정의 조성식 "CraMb" 및 소정의 조성 범위를 준수하여 열 및 산화에 대해 저항하는 전자 박막 재료를 구성하는 효력에 의해, 본 발명은 강유전체 캐패시터의 확산 방지층을 구성하기에 효과적인 전자 박막 재료를 제공한다. 더 자세히, PZT를 결정화하는데 필요한 고온의 580℃에서 어닐링 처리를 경유하여 열적으로 처리될 때조차, 전자 막 재료로 구성된 확산 방지층은 실리콘에 대해 반응하지 않는다. 따라서, 강유전체 재료 또는 유전체 재료를 이용할 때조차, 적층형 캐패시터를 구성할 수 있다.
(2) 유전체 캐패시터와 관련된 제 2 발명의 효과
제 1 발명에 따른 전자 재료로 되어 있는 확산 방지층을 포함하는 유전체 캐패시터를 구성하는 효력에 의해, 확산 방지층 상에 형성된 하부 전극, 하부 전극 상에 형성된 강유전체 박막, 및 강유전체 박막 상에 형성된 상부 전극은 상기 순차적으로 실리콘 기판 상에 연속하여 적층되고, 고성능 적층형 캐패시터를 쉽게 구성할 수 있다. 따라서, 본 발명은, PZT뿐만 아니라, SBT에도 이용될 수 있는 많은 장점을 제공하고, 그것의 결정화에 필요한 산소를 함유하는 대기에서 고온의 열 처리를 요구한다.
(3) 비휘발성 메모리와 관련된 제 3 발명의 효과
비휘발성 메모리는 유전체 캐패시터 및 트랜지스터를 구비하는 메모리 셀을 결합한다. 트랜지스터와 제 2 발명에 따른 구조를 구비한 상기 유전체 캐패시터를 결합하는 효력에 의해, 고성능 적층형 캐패시터를 구비한 비휘발성 메모리를 제공할 수 있다.

Claims (9)

  1. 조성식 "CraMb"에 의해 표시되는 조성물을 포함하는 전자 박막 재료에 있어서,
    "a" 및 "b"는 원자 퍼센트로 표시되는 조성물을 각각 나타내고, M은 Ta, Nb, Zr, Hf, W 및, Mo로 구성된 그룹으로부터 선택된 적어도 하나의 종류의 천이 금속을 나타내고, 상기 M 금속 조성물의 조성 범위는 95≥a≥60, 40≥b≥5, 및 a + b = 100으로 정의되는 전자 박막 재료.
  2. 조성식 "CraMb"에 의해 표시되는 전자 재료로 되어 있는 확산 방지층을 포함하는 유전체 캐패시터에 있어서,
    "a" 및 "b"는 원자 퍼센트로 표시되는 조성물을 각각 나타내고, M은 Ta, Nb, Zr, Hf, W 및, Mo로 구성된 그룹으로부터 선택된 적어도 하나의 종류의 천이 금속을 나타내고, 상기 M 금속 조성물의 조성 범위는 95≥a≥60, 40≥b≥5, 및 a + b = 100으로 정의되며,
    상기 캐패시터는 상기 확산 방지층 상에 형성된 하부 전극, 상기 하부 전극상에 형성된 강유전체 박막 또는 유전체 박막과, 상기 강유전체 박막 또는 유전체 박막 상에 형성된 상부 전극을 더 포함하는 유전체 캐패시터.
  3. 제 2 항에 있어서,
    상기 상부 전극 또는 상기 하부 전극은 백금(platinum)으로 되어 있는 유전체 캐패시터.
  4. 제 2 항에 있어서,
    상기 상부 전극 또는 상기 하부 전극은 이리듐(iridium)으로 되어 있는 유전체 캐패시터.
  5. 제 2 항에 있어서,
    상기 상부 전극 또는 상기 하부 전극은 루테늄(ruthenium)으로 되어 있는 유전체 캐패시터.
  6. 제 2 항에 있어서,
    상기 상부 전극 또는 상기 하부 전극은 팔라듐(palladium)으로 되어 있는 유전체 캐패시터.
  7. 제 2 항에 있어서,
    상기 상부 전극 또는 상기 하부 전극은 로듐(rhodium)으로 되어 있는 유전체 캐패시터.
  8. 트랜지스터 및 유전체 캐패시터로 되어 있는 메모리 셀을 포함하는 비휘발성 메모리에 있어서,
    상기 유전체 캐패시터는 조성식 "CraMb"에 의해 표시되는 전자 재료로 되어 있는 확산 방지층을 포함하고, "a" 및 "b"는 원자 퍼센트로 표시되는 조성물을 각각 나타내고, M은 Ta, Nb, Zr, Hf, W 및, Mo로 구성된 그룹으로부터 선택된 적어도 하나의 종류의 천이 금속을 나타내고, 상기 M 금속 조성물의 조성 범위는 95≥a≥60, 40≥b≥5, 및 a + b = 100으로 정의되며,
    상기 비휘발성 메모리는,
    상기 확산 방지층 상에 형성된 하부 전극,
    상기 하부 전극상에 형성된 강유전체 박막, 및
    상기 강유전체 박막 상에 형성된 상부 전극을 더 포함하는 비휘발성 메모리.
  9. 제 8 항에 있어서,
    상기 하부 전극은 상기 트랜지스터 상에 형성된 텅스텐 플러그 또는 다결정 실리콘 플러그 상에 증착되어 있는 비휘발성 메모리.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3792129B2 (ja) * 2001-03-01 2006-07-05 新光電気工業株式会社 キャパシタ、キャパシタ内蔵回路基板及びそれらの製造方法
US6746782B2 (en) * 2001-06-11 2004-06-08 General Electric Company Diffusion barrier coatings, and related articles and processes
JP5030349B2 (ja) * 2001-09-28 2012-09-19 株式会社アルバック 誘電体膜の作製方法
JP4657545B2 (ja) * 2001-12-28 2011-03-23 富士通セミコンダクター株式会社 半導体装置の製造方法
JP3986859B2 (ja) * 2002-03-25 2007-10-03 富士通株式会社 薄膜キャパシタ及びその製造方法
US7960774B2 (en) * 2005-12-05 2011-06-14 Electronics And Telecommunications Research Institute Memory devices including dielectric thin film and method of manufacturing the same
KR100913395B1 (ko) * 2006-12-04 2009-08-21 한국전자통신연구원 메모리 소자 및 그 제조방법
JP6814758B2 (ja) * 2018-02-19 2021-01-20 山陽特殊製鋼株式会社 スパッタリングターゲット

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6298503A (ja) * 1985-10-25 1987-05-08 株式会社住友金属セラミックス マイクロ波用誘電体磁器組成物
US4900702A (en) * 1987-10-27 1990-02-13 Nippon Ferrite, Ltd. Dielectric ceramic composition
US5264403A (en) * 1991-09-27 1993-11-23 Ngk Insulators, Ltd. Dielectric ceramic composition containing ZnO-B2 O3 -SiO2 glass
US5449652A (en) * 1993-06-04 1995-09-12 Battelle Memorial Institute Ceramic compositions for BZN dielectric resonators
JPH0793969A (ja) * 1993-09-22 1995-04-07 Olympus Optical Co Ltd 強誘電体容量素子
JPH0855967A (ja) * 1994-07-29 1996-02-27 Texas Instr Inc <Ti> 強誘電体薄膜キャパシタの製造方法
JP3302594B2 (ja) * 1997-02-10 2002-07-15 太陽誘電株式会社 積層電子部品及びその製造方法
KR100241812B1 (ko) * 1997-09-11 2000-02-01 윤덕용 마이크로파 유전체 자기조성물
JP2000349245A (ja) * 1999-06-02 2000-12-15 Sony Corp 誘電体キャパシタおよびメモリならびにそれらの製造方法

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