KR100547636B1 - 용량 소자 및 그 제조 방법 - Google Patents

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마쯔시다덴기산교 가부시키가이샤
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Abstract

본 발명의 용량 소자는, 기판(11) 상에 형성된 하부 전극(15), 강유전체 박막(16) 및 상부 전극(17)으로 이루어지는 용량 소자로서, 강유전체 박막(16)은 반응 율속 방법을 사용하여 막형성되고, 하부 전극(15)의 막 두께가 100nm 이하이고, 또한 하부 전극(15)의 막 두께의 편차가 10% 이내이다. 이에 의해, 강유전체 박막의 조성 편차를 억제한 용량 소자 및 그 제조 방법을 제공한다.

Description

용량 소자 및 그 제조 방법{CAPACITY ELEMENT AND ITS MANUFACTURING METHOD}
도 1은 본 발명의 제1 실시 형태에 있어서의 용량 소자의 단면도,
도 2a 내지 도 2e는 본 발명의 제1 실시 형태에 있어서의 용량 소자의 제조 방법의 공정 단면도,
도 3은 본 발명의 제2 실시 형태에 있어서의 용량 소자의 단면도,
도 4는 동, 특정한 측정 포인트에서의 강유전체 박막 SBT의 조성을 나타낸 그래프,
도 5는 본 발명의 제3 실시 형태에 있어서의 용량 소자의 단면도,
도 6a 내지 도 6f는 본 발명의 제3 실시 형태에 있어서의 용량 소자의 제조 방법의 공정 단면도,
도 7은 본 발명의 제4 실시 형태에 있어서의 용량 소자의 단면도,
도 8은 동, 하부 전극 막 두께에 대한 SBT(SrBi2Ta2O9)의 조성 변화를 나타낸 그래프이다.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 오목부의 바닥면부 2 : 오목부의 측면부
11, 31, 41, 61 : Si 기판 12, 32, 42, 62 : 절연막
13, 33, 43, 63 : 컨택트 플러그 14, 34, 44, 67 : 절연막
15, 35, 45, 68 : 하부 전극 16, 36, 46, 69 : 강유전체 박막
17, 37, 47, 70 : 상부 전극 25, 55 : 홈
38 : 오목부
43a : 컨택트 플러그(43)의 상부 확장부
64 : 제1 배리어 금속
65 : 제2 배리어 금속
66 : 금속 산화막
본 발명은, 반응 율속(律速) 방법에 의해 강유전체 박막을 형성하는 경우의 용량 소자 및 그 제조 방법에 관한 것으로, 특히 100nm 이하의 막 두께의 하부 전극 상에서 특성 편차가 적은 강유전체 메모리(이하, FeRAM이고 부름)를 제공할 수 있는 용량 소자 및 그 제조 방법에 관한 것이다.
FeRAM은 고속 개서 ·높은 개서 회수와 같은 특징을 갖는 불휘발성 메모리이고, 고집적화의 진전에 따라 메모리 셀의 미세화, 특히 메모리 셀을 구성하는 용량 소자의 세로 방향(두께 방향을 의미함) 및 가로 방향(두께 방향과 직각 방향인 수평 방향을 의미함)의 미세화가 요구되고 있다. 미세화를 위해서는, 세로 방향(두께 방향)에 대해서는 용량 소자를 구성하는 하부 전극, 강유전체 박막, 및 상부 전 극의 박막화가 필요해지고, 가로 방향(수평 방향)에 대해서는 용량 소자의 입체화가 필요해진다.
세로 방향이든 가로 방향이든 박막화가 필요해지므로, 강유전체 박막을 형성하기 위해서는 막 두께를 얇게 제어할 수 있는 반응 율속법, 예를 들면 반응 유기금속 화학 기상 성장법(MOCVD법)에 의한 막형성이 필수적이 된다. 예를 들면 DRAM용의 용량 소자에 대해 MOCVD법에 의해 하부 전극(Ru), 강유전체 박막 (BST)((Ba, Sr)TiO3)을 형성하는 제조 방법이 개시되어 있다(WO 00/22658호 공보).
그러나, 하부 전극을 100nm 이하로 박막화해 가는 경우, 강유전체 박막을 MOCVD법과 같은 표면 반응 율속 방법을 사용하여 막형성하면, 강유전체 박막을 구성하는 금속 원자의 하부 전극으로의 확산에 기인하여, 막 두께에 의해 강유전체 박막의 조성이 변화한다고 하는 현상을 발견했다.
그 일례로서, 예를 들면 강유전체 박막으로서 SBT(SrBi2Ta2O9)를 MOCVD법으로 막형성한 경우의 Pt 하부 전극에 대한 막 두께 의존성, 즉 하부 전극 막 두께에 대한 SBT의 조성 변화를 나타낸 그래프를 도 8에 도시한다. 도 8에서, 검은 원이 Bi의 조성, 흰 원이 Sr의 조성을 나타내고 있다. 도 8에 도시하는 바와 같이, 하부 전극 막 두께가 100nm 이상인 영역에서는 강유전체 박막의 조성의 하부 전극에 대한 막 두께 의존성은 없지만, 하부 전극 막 두께가 100nm 이하로 되면 Bi 금속 원자의 하부 전극 Pt중으로의 확산이 포화하여 하부 전극의 막 두께 감소와 동시에 SBT중의 Bi 조성이 증대한다. 바꿔 말하면, 하부 전극 막 두께가 100nm 이하인 용 량 소자에 있어서, 하부 전극 막 두께에 편차가 생기면, SBT 조성에도 편차가 생기고, 그 결과 용량 소자의 분극 특성에 편차가 생기는 것을 의미하고 있다. 또한, 도 8의 세로축중, 「Ta = 2로 규격화」란, SBT(SrBi2Ta2O9)의 Ta2 의 원소 비율이 2가 되도록 조성비를 재계산하고 있는 것을 의미하고 있다. 또한, 후술하는 도 4의 세로축중의「Ta = 2로 규격화」도 같은 의미이다.
또, 강유전체 박막을 구성하는 금속 원자의 확산을 방지하기 위해, 하부 전극 상에 금속 산화물층을 구비하는 방법(일본국 특개평 5-226715호)이 개시되어 있으나, 전극 구조가 복잡해져 실용상 문제가 있다.
본 발명은, 상기 종래 기술의 과제를 해결하기 위해, 강유전체 박막의 조성 편차를 억제한 용량 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명의 용량 소자는, 기판 상에 형성된 하부 전극, 강유전체 박막 및 상부 전극으로 이루어지는 용량 소자로서, 상기 강유전체 박막은 반응 율속 방법을 사용하여 막형성된 강유전체 박막으로 이루어지고, 상기 하부 전극의 막 두께가 100nm 이하이고, 또한 상기 하부 전극 막 두께의 편차가 10% 이내인 것을 특징으로 한다. 여기서, 편차가 10% 이내란, 하부 전극의 어느 부분을 취하여도, 소정 두께의 ±10% 내에 있는 것을 말한다.
본 발명의 용량 소자의 제조 방법은, 기판 상에 절연막을 형성하는 공정과, 상기 절연막의 일부에 깊이 100nm 이하의 홈부를 형성하는 공정과, 상기 홈부 내를 포함하는 상기 절연막 상에 제1 도전막을 형성하는 공정과, 상기 제1 도전막 표면 을 연마하여 상기 홈부 내에만 상기 제1 도전막을 남김으로써 하부 전극을 형성하는 공정과,
상기 하부 전극 상을 포함하는 상기 절연막 상에, 반응 율속 방법을 사용하여 강유전체 박막을 형성하는 공정과, 상기 강유전체 박막 상에 상부 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 용량 소자는, 상기 강유전체 박막은 반응 율속 방법을 사용하여 막형성된 강유전체 박막으로 이루어지고, 상기 하부 전극의 막 두께가 100nm 이하 이고, 또한 상기 하부 전극 막 두께의 편차가 10% 이내이다. 상기 하부 전극의 막 두께는 10nm 이상인 것이 바람직하다. 바탕의 하부 전극이 상기의 범위인 것은, 얇고 균일한 막 두께라는 것을 나타내고 있고, 이에 의해, 강유전체 박막의 조성 편차가 억제되어, 강유전체 박막을 갖는 용량 소자를 사용한 FeRAM의 특성 편차를 억제할 수 있는 신뢰성이 높은 용량 소자를 제공할 수 있다. 즉, 하부 전극이 얇고 균일한 막 두께인 것이, 강유전체 박막의 조성 편차를 억제하고, 용량 소자의 특성 편차를 억제할 수 있다.
또, 기판 상에 볼록형 또는 오목형의 하부 전극을 형성해도 된다. 이러한 구성으로 함으로써, 가로 방향의 치수를 미세화하는 경우에 적합한 입체형이어도 FeRAM에 적용한 경우, 강유전체 박막의 조성 편차에 의한 FeRAM의 특성 편차를 억제할 수 있는 신뢰성이 높은 용량 소자를 제공할 수 있다.
또, 본 발명의 용량 소자에서는, 상기 하부 전극이 금속 산화물을 포함하는 도전성 다층막 상에 형성되어 있는 것이 바람직하다. 이러한 구성으로 함으로써, 산화 배리어막을 구비하면서 강유전체 박막의 조성 편차에 의한 FeRAM의 특성 편차를 억제할 수 있다. 즉, 배리어막이 존재하기 때문에, 강유전체 박막을 형성할 때의 열처리시의, 컨택트 플러그 등의 도전체의 산화 등을 방지하여, 도전성의 저하를 방지하면서 강유전체 박막의 조성 편차에 의한 FeRAM에 적용한 경우, 그 특성 편차를 억제할 수 있는 보다 신뢰성이 높은 용량 소자를 제공할 수 있다.
또, 본 발명의 용량 소자에서는, 상기 강유전체 박막이 Bi를 포함하는 것이 바람직하다. Bi를 포함하는 강유전체 박막에서, Bi 성분 등에 의한 강유전체 박막의 조성 편차가 억제되고, 따라서 이러한 강유전체 박막을 갖는 용량 소자를 사용한 FeRAM의 특성 편차를 억제할 수 있는 신뢰성이 높은 용량 소자를 제공할 수 있다.
또, 본 발명의 용량 소자에서는, 상기 강유전체 박막과 접하는 하부 전극이 귀금속을 포함하는 막으로 이루어지는 것이 바람직하다. 귀금속을 포함하는 막은 용량 소자의 제조 공정의 열처리로 산화되지 않고, 강유전체에 접하여 형성된 경우라도 안정적인 계면 저항값을 유지하므로, 전기 특성이 우수한 용량 소자를 제공할 수 있다. 상기 귀금속을 포함하는 막은, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 금(Au), 은(Ag), 팔라듐(Pd) 막, 이들을 포함하는 합금막 및 이들을 포함하는 산화물로부터 선택되는 적어도 1개의 막인 것이 바람직하다.
또, 본 발명의 용량 소자의 제조 방법에 의하면, 두께 100nm 이하의 하부 전극을 두께의 편차 없이 형성할 수 있다. 따라서 강유전체 박막의 조성 편차가 억 제되고, 그 결과 강유전체 박막을 갖는 용량 소자를 사용한 FeRAM의 특성 편차를 억제할 수 있는 신뢰성이 높은 용량 소자를 제조할 수 있다.
또, 본 발명의 용량 소자의 제조 방법에서는, 기판 상에 절연막을 형성하는 공정과, 상기 절연막의 일부에 폭 100nm 이하의 홈부를 형성하는 공정과, 상기 홈부 내를 포함하는 상기 절연막 상에 제1 도전막을 형성하는 공정과, 상기 제1 도전막 표면을 연마하여 상기 홈부 내에만 상기 제1 도전막을 남김으로써 하부 전극을 형성하는 공정과, 상기 절연막 표면의 일부를 제거함으로써 상기 하부 전극의 적어도 일부를 상기 절연막보다 위에 노출시키는 공정과, 상기 노출된 하부 전극 표면을 포함하는 상기 절연막 상에, 반응 율속 방법을 사용하여 강유전체 박막을 형성하는 공정과, 상기 강유전체 박막 상에 상부 전극을 형성하는 공정이 바람직하다. 이러한 구성으로 함으로써, 가로 방향의 치수를 미세화하는 경우에 적합한 입체형이더라도 두께 10nm 이상 100nm 이하의 하부 전극을 두께 편차 없이 형성할 수 있다. 따라서 강유전체 박막의 조성 편차가 억제되고, 그 결과 이러한 강유전체 박막을 갖는 용량 소자를 사용한 FeRAM의 특성 편차를 억제할 수 있는 신뢰성이 높은 용량 소자를 제조하는 방법을 제공할 수 있다.
또, 본 발명의 용량 소자의 제조 방법에서는, 상기 하부 전극을, 다수개의 상기 홈부를 기초로 형성하는 것이 바람직하다. 이러한 구성으로 함으로써, 두께 10nm 이상 100nm 이하의 하부 전극을 두께 편차 없이 형성할 수 있는 동시에 입체형의 용량 소자의 용량 면적을 증대시킬 수 있다.
또, 본 발명의 용량 소자의 제조 방법에서는, 상기 하부 전극을, 금속 산화 물을 포함하는 도전성 다층막 상에 형성하는 것이 바람직하다. 이러한 구성으로 함으로써, 두께 10nm 이상 100nm 이하의 하부 전극을 두께 편차 없이 형성할 수 있는 동시에 산화 배리어성을 구비할 수 있다. 즉, 배리어막이 존재하기 때문에, 강유전체 박막을 형성할 때의 열처리시의, 컨택트 플러그 등의 도전체의 산화 등을 방지하여, 도전성의 저하를 방지하면서 FeRAM에 적용한 경우, 강유전체 박막의 조성 편차에 의한 FeRAM의 특성 편차를 억제할 수 있는 보다 신뢰성이 높은 용량 소자의 제조 방법을 제공할 수 있다.
또, 본 발명의 용량 소자의 제조 방법에서는, 상기 강유전체 박막이 Bi를 포함하는 강유전체 박막인 것이 바람직하다. 이러한 구성으로 함으로써, Bi를 포함하는 강유전체 박막에서, Bi 성분 등에 의한 강유전체 박막의 조성 편차가 억제되고, 따라서 이러한 강유전체 박막을 갖는 용량 소자를 사용한 FeRAM의 특성 편차를 억제할 수 있는 신뢰성이 높은 용량 소자의 제조 방법을 제공할 수 있다.
본 발명에서, 하부 전극의 두께를 10nm 이상 100nm 이하로 하는 것은, 용량 소자의 미세화, 고집적화에 기여하기 때문이지만, 동시에, 두께가 얇아질수록, 인접하는 층 등과의 재질의 차이에 의한, 스트레스(왜곡에 의한 응력)도 작게 할 수 있어 바람직하다. 직접 본 발명과 관계하지 않지만, 하부 전극의 두께의 하한은 특별히 한정하지 않고, 전극으로서의 기능을 발휘할 수 있는 두께 이상이면 된다.
반응 율속 방법을 사용한 막형성이란, 어떤 기판 상(본 발명에서는 하부 전극이 이것에 상당함)에 특정 재료로 이루어지는 막을 퇴적시켜 막형성하는 경우에, 반응하여 막을 형성하게 되는 원료 가스가 기판 상에 공급되어, 기판 표면 상에서 반응하여, 반응물이 기판 상에 퇴적되어 막형성되는 방법이며, 따라서 막형성 속도가 원료 가스의 반응 속도 율속이 되는 막형성 방법이며, 기판 상에서 원료 가스가 반응한 결과, 반응물의 막이 기판 상에 형성되는 방법이다. 본 발명에서는, 이러한 반응 율속 방법으로는, 상기한 MOCVD법이 바람직하다. 반응 율속 방법이 아닌 막형성 방법으로는, 미리 반응하여 형성되어 있는 재료를 기판 상에 퇴적시키는 막형성 방법 등이고 예를 들면, 대표적으로는 스퍼터링법, 졸겔법 등이다. MOCVD법에서의 바람직한 조건은, 막형성 온도 300℃ ∼ 450℃, 압력 13.3Pa ∼ 665Pa(0.1 ∼ 5 Torr)의 범위이다. MOCVD법을 사용하여 강유전체 박막을 막형성 하는 것이 바람직한 것은, 두께 10nm 이상 100nm 이하의 바탕 전극의 박막 제어가 용이하기 때문이다.
이상과 같이, 본 발명의 용량 소자는, FeRAM의 특성 편차를 억제할 수 있는 신뢰성이 높은 용량 소자를 제공할 수 있다. 또, 본 발명의 용량 소자의 제조 방법은, 두께 10nm 이상 100nm 이하의 하부 전극을 균일 두께로 형성할 수 있다. 따라서 강유전체 박막의 조성 편차가 억제되고, 그 결과 강유전체 박막을 갖는 용량 소자를 사용한 FeRAM의 특성 편차를 억제할 수 있고, 신뢰성이 높은 용량 소자를 제조하는 방법을 제공할 수 있다.
이하, 본 발명의 이해를 용이하게 하기 위해서, 실시 형태를 들어 본 발명을 보다 구체적으로 설명하는데, 본 발명은 이들 실시 형태예에 기재된 것에만 한정되는 것은 아니다.
(제1 실시 형태)
본 발명의 제1 실시 형태에 대해, 도면을 참조하면서 설명한다. 도 1은 제1 실시 형태의 용량 소자를 도시하는 단면도이고, 11는 Si 기판, 12는 실리콘 산화막 등의 절연막, 13은 폴리실리콘(PS) 또는 텅스텐(W) 등으로 이루어지는 컨택트 플러그, 14는 실리콘 산화막 등의 절연막, 15는 Pt로 이루어지는 하부 전극, 16은 SBT(SrBi2Ta2O9)로 이루어지는 강유전체 박막, 17은 Pt로 이루어지는 상부 전극이다. 하부 전극(15)의 막 두께는 50nm, 또한 막 두께 편차는 10% 이내로 제어되어 있다. 이와 같이 하부 전극을 막 두께 제어함으로써, 강유전체 박막(16)을 MOCVD법으로 막형성하는 경우, 강유전체 박막(16)을 구성하는 Bi 금속의 Pt 하부 전극(15)중으로의 확산량을 용량 소자 내 및 용량 소자 사이에서 제어할 수 있기 때문에, 용량 소자의 특성 편차를 억제할 수 있다.
도 2a ∼ 도 2e는 도 1에 도시하는 제1 실시 형태에서의 용량 소자의 제조 방법을 도시하는 공정 단면도이다. 도 2a ∼ 도 2e가 제조 방법의 주요 공정을 도시한 것이며, 11은 Si 기판, 12는 실리콘 산화막 등의 절연막, 13은 폴리실리콘(PS) 또는 텅스텐(W) 등으로 이루어지는 컨택트 플러그, 14는 실리콘 산화막 등의 절연막, 25는 절연막(14)에 형성된 홈, 15는 Pt로 이루어지는 하부 전극, 16은 SBT로 이루어지는 강유전체 박막, 17은 Pt로 이루어지는 상부 전극이다.
먼저, 절연막(12)이 형성되어 집적회로가 설치된 Si 기판(11)의 절연막(12)에 컨택트 플러그(13)를 넣어 설치한다(도 2a). 다음으로, 두께 50nm 이하의 절연막(14)을 퇴적시킨 뒤, 하부 전극을 형성하는 영역에 포토리소그래피법 및 드라이 에칭법(통상의 반도체 장치의 제조 방법에 사용되고 있는 포토리소그래피법 및 드 라이 에칭법)을 사용하여 깊이 50nm의 홈(25)을 형성한다(도 2b). 세째로 하부 전극(15)을 스퍼터법, CVD법, 또는 도금법을 사용하여, 홈(25)에 넣어 설치한다(도 2c). 네째로 하부 전극(15)을 화학 기계적 연마법(CMP법) 등을 사용하여 연마하여, 하부 전극(15)을 홈(25)중에 넣어 설치한다(도 2d). 마지막으로 MOCVD법을 사용하여 강유전체 박막(16)을 퇴적시킨 뒤, 상부 전극(17)을 스퍼터법, CVD법, 또는 도금법을 사용하여 형성한다(도 2e). 또한, 상기에서 MOCVD법을 사용하여 강유전체 박막(16)을 퇴적시킬 때의 조건으로는, 원료로서 BiPh3와 Sr[Ta(OEt)5(OC2 H4OMe]2 (또한, 여기서 Ph는 페닐기, Et는 에틸기, Me는 메틸기를 나타냄)를 사용하고, 온도 300℃ ∼ 600℃, 압력 13.33Pa(0.1 Torr) ∼ 1333Pa(10 Torr)로 했다.
본 실시 형태에 의하면, 하부 전극(15)의 두께는 홈(25)의 두께에 의해 제어된다. 한편, 홈(25)의 두께는 절연막(14)의 두께에 의해 제어되기 때문에, 절연막(14)의 막형성 방법(포토리소그래피법 및 드라이 에칭법)에 의해 10% 이내의 편차로 달성할 수 있다. 즉, 하부 전극(15)의 두께 100nm 이하, 또한 그 편차 10% 이내를 실현할 수 있다.
그 결과, SBT의 조성의 편차가 적고, 용량 소자의 특성 편차가 적은 용량 소자를 얻을 수 있었다.
(제2 실시 형태)
다음으로, 본 발명의 제2 실시 형태에 대해, 도면을 참조하면서 설명한다.
도 3은 본 발명의 용량 소자를 도시한 단면도이고, 도 3에서 31은 Si 기판, 32는 실리콘 산화막 등의 절연막, 33은 폴리실리콘(PS) 또는 텅스텐(W) 등으로 이 루어지는 컨택트 플러그, 34는 실리콘 산화막 등의 절연막, 35는 Pt로 이루어지는 하부 전극, 36은 SBT로 이루어지는 강유전체 박막, 37은 Pt로 이루어지는 상부 전극, 38은 깊이 300nm의 오목부이다.
도 3에 도시한 용량 소자의 제조법은, 앞의 제1 실시 형태의 도 2에서 설명한 방법과 일부의 공정을 제외하고 거의 동일하다. 다른 것은, 오목부(38)의 형성이, 약간 깊게 형성되는 것, 하부 전극(35)이 오목부(38)를 메워 버리지 않고, 오목부(38)의 바닥면부(1), 측면부(2) 및 절연막(34)의 상면부를 따라 하부 전극(35)이 이들 형상을 따라 스퍼터법, 또는 CVD법을 사용하여 형성되는 것이다.
도 3에서, 하부 전극(35)의 막 두께는 100nm 이하 또한 막 두께 편차는 10% 이내로 제어되어 있다. 이와 같이 하부 전극을 막 두께 제어함으로써, 강유전체 박막(36)을 MOCVD법으로 막형성하는 경우, 강유전체 박막(36)을 구성하는 Bi 금속의 Pt 하부 전극(35)중으로의 확산량을 용량 소자 내 또는 용량 소자 사이에서 제어할 수 있으므로, 용량 소자의 특성 편차를 억제할 수 있다.
실제로 Pt로 이루어지는 하부 전극(35)의 막 두께를 50 ±2nm(막 두께의 편차 8%)로 하고, SBT로 이루어지는 강유전체 박막(36)을 MOCVD법을 사용하여 450℃의 온도로 60nm 막형성한 후, Pt로 이루어지는 상부 전극(37)을 50nm 퇴적시켜 800 ℃까지 1min의 고온 급속 가열(RTA: 래피드 서멀 어닐)을 행했다. 여기서 RTA란, 10℃/s ∼ 100℃/s의 승온 레이트로, 도달 온도 600℃ ∼ 800℃까지 가열하는 것을 말한다.
도 4에, 도 3의 포인트 1(오목부의 바닥면부), 2(오목부의 측면부)에 대해 강유전체 박막(36)의 조성을 측정한 결과에 대해 그래프를 도시한다. 도 4에서, 검은 원이 Bi의 조성, 흰 원이 Sr의 조성을 나타내고 있다. 도 4에 도시하는 바와 같이, 하부 전극(35)의 막 두께의 편차가 8%로 제어되어 있기 때문에, Bi 조성의 변동은 거의 없고, SBT의 화학식 조성(SrBi2Ta2O9)인, 거의 2.0의 원소 비율로 제어되고 있는 것을 알 수 있다.
(제3 실시 형태)
다음으로, 본 발명의 제3 실시 형태에 대해, 도면을 참조하면서 설명한다.
도 5는 본 발명의 용량 소자의 단면도를 도시한 것이고, 도 5에서 41은 Si 기판, 42는 실리콘 산화막 등의 절연막, 43은 폴리실리콘(PS) 또는 텅스텐(W) 등으로 이루어지는 컨택트 플러그, 43a는 이 컨택트 플러그(43)의 상부 확장부, 44는 실리콘 산화막 등의 절연막, 45는 Pt로 이루어지는 하부 전극, 46은 SBT로 이루어지는 강유전체 박막, 47은 Pt로 이루어지는 상부 전극이다.
도 5에서, 하부 전극(45)의 폭은 40nm, 또한 폭의 편차는 10% 이내로 제어되어 있다. 이렇게 하부 전극이 도 1과 같이 수평 방향으로 확대되어 있는 것이 아니라, 도 5처럼 수직 방향으로 확대되어 있는 경우에는, 상기에서 말하는 하부 전극(45)의 폭이, 전극의 막 두께를 의미한다. 이렇게 하부 전극의 막 두께를 제어함으로써, 강유전체 박막(46)을 MOCVD법으로 막형성하는 경우, 강유전체 박막(46)을 구성하는 Bi 금속의 Pt 하부 전극(45)중으로의 확산량을 용량 소자 내 및 용량 소자 사이에서 제어할 수 있기 때문에, 용량 소자의 특성 편차를 억제할 수 있다.
도 6은 도 5에 도시하는 본 발명의 용량 소자의 제조 방법을 도시하는 단면 공정도이다. 도 6a ∼ 도 6f가 제조 방법의 주요 공정을 도시한 것이며, 41은 Si 기판, 42는 실리콘 산화막 등의 절연막, 43은 폴리실리콘(PS) 또는 텅스텐(W) 등으로 이루어지는 컨택트 플러그, 43a는 이 컨택트 플러그(43)의 상부 확장부, 44는 실리콘 산화막 등의 절연막, 55는 절연막(44)에 형성된 홈, 45는 Pt로 이루어지는 하부 전극, 46은 SBT로 이루어지는 강유전체 박막, 47은 Pt로 이루어지는 상부 전극이다.
첫째로, 절연막(42)이 형성되어 집적 회로가 설치된 Si 기판(41)의 절연막(42)에 컨택트 플러그(43)를 넣어 설치한다(도 6a). 둘째로, 절연막(44)을 퇴적시킨 뒤, 하부 전극을 형성하는 영역에 폭 100nm 이하의 홈(55)을 포토리소그래피법 및 드라이 에칭법으로 형성한다(도 6b). 폭 40nm의 홈(55)이란, 도 6b의 홈(55)의 가로 방향의 폭이 100nm 이하인 예이다. 이 경우, 홈(55)은 홈의 바닥이 컨택트 플러그(43)의 상부 확장부(43a)에 접하는 위치가 되도록 다수개 형성되어 있다. 셋째로, 하부 전극(45)을 스퍼터법, CVD법 또는 도금법을 사용하여, 홈(55)에 넣어 설치한다(도 6c). 네째로, 하부 전극(45)을 화학 기계적 연마법(CMP법) 등을 사용하여 연마하여, 하부 전극(45)을 홈(55)중에 넣어 설치한다(도 6d). 다섯째로 하부 전극(45) 주위의 절연막(44)의 일부를 드라이 에칭 또는 웨트 에칭에 의해 제거하여, 하부 전극(45)의 일부를 볼록 형상으로 노출시킨다(도 6 e). 마지막으로 MOCVD법을 사용하여 강유전체 박막(46)을 상면 전체면에 퇴적시킨 뒤, 상부 전극(47)을 또한 그 상면에 형성한다(도 6f). 또한, 상기에 있어서 MOCVD법을 사용하여 강유전체 박막(46)을 퇴적시킬 때의 조건으로는, 원료로서 BiPh3와 Sr[Ta(OEt)5(OC2H4OMe)]2(또한, 여기서 Ph는 페닐기, Et는 에틸기, Me는 메틸기를 나타냄)를 사용하고, 온도 300℃ ∼ 600℃, 압력 13.33Pa(0.1 Torr) ∼ 1333Pa(10 Torr)로 했다.
본 실시 형태에 의하면, 하부 전극(45)의 폭이 하부 전극의 두께에 상당하는데, 그 폭은 홈(55)의 폭에 의해 제어된다. 한편, 홈(55)의 폭은 절연막(44)으로의 포토리소그래피 및 드라이 에칭과 같은 통상의 반도체 장치의 제조 방법을 사용하여 형성하므로, 폭의 편차를 10% 이내로 억제하는 것은 용이하게 달성된다. 즉, 하부 전극(56)의 폭을 100nm 이하, 또한 그 편차 10% 이내는 용이하게 실현할 수 있다. 그 결과, SBT의 조성의 편차가 적고, 용량 소자의 특성의 편차가 적은 용량 소자를 얻을 수 있었다. 또, 이 용량 소자는, 입체형이 되고, 용량 소자의 용량 면적을 증대시킬 수 있다.
(제4 실시 형태)
다음으로, 본 발명의 제4 실시 형태에 대해, 도면을 참조하면서 설명한다. 도 7은 본 발명의 용량 소자를 도시한 단면도이고, 도 7에서 61은 Si 기판, 62는 실리콘 산화막 등의 절연막, 63은 폴리실리콘(PS) 또는 텅스텐(W) 등으로 이루어지는 컨택트 플러그, 64는 TiAlN의 제1 배리어 금속, 65는 Ir의 제2 배리어 금속, 66은 IrO의 금속 산화막, 67은 실리콘 산화막 등의 절연막, 68은 Pt로 이루어지는 하부 전극, 69는 SBT로 이루어지는 강유전체 박막, 70은 Pt로 이루어지는 상부 전극이다.
도 7에 도시한 용량 소자의 제조법은, 앞의 제3 실시 형태의 도 6a ∼ 도 6f 에서 설명한 방법과 일부 공정을 제외하고 거의 같다. 다른 것은, 도 6a ∼ 도 6f에서는 컨택트 플러그(43)의 상부 확장부(43a)가 존재하지만, 본 실시 형태에서는 이 부분이 존재하지 않고 이것을 대신하여, TiAlN의 제1 배리어 금속(64), Ir의 제2 배리어 금속(65), IrO의 금속 산화막(66)으로 이루어지는 금속 산화물을 포함하는 도전성 다층막이 형성되는 공정을 포함하는 것이다. 또한, TiAlN의 제1 배리어 금속(64)은 스퍼터법 또는 MOCVD법에 의해 형성하고, Ir의 제2 배리어 금속(65)은 스퍼터법 또는 MOCVD법에 의해 형성하고, IrO의 금속 산화막(66)도 스퍼터법 또는 MOCVD법에 의해 형성했다.
도 7에서, 하부 전극(68)은 금속 산화물을 포함하는 도전성 다층막, 즉 3층의 산화 배리어층(64, 65, 66)의 위에 형성되어 있으므로, 강유전체 박막(69)을 결정화할 때의 컨택트 플러그(63)로의 산소의 확산을 완전히 방지할 수 있어, 컨택트 플러그(63)의 산화를 방지하여 컨택트 플러그(63)와 하부 전극(68) 사이의 컨택트 저항을 안정화할 수 있다.
또, 하부 전극(68)은 상기 제3 실시 형태와 동일한 방법으로 폭 100nm 이하 또한 폭의 편차는 10% 이내로 제어되어 있다. 이렇게 하부 전극을 막 두께 제어함으로써, 강유전체 박막(69)을 MOCVD법으로 막형성하는 경우, 강유전체 박막(69)을 구성하는 Bi 금속의 Pt 하부 전극(68)중으로의 확산량을 용량 소자 내 및 용량 소자 사이에서 제어할 수 있기 때문에, 용량 소자의 특성 편차를 억제할 수 있다.
또, 이 용량 소자는, 입체형이 되고, 용량 소자의 용량 면적을 증대시킬 수 있다.
또한, 상기 제1 ∼ 제4 실시 형태에서, 하부 전극은, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 금(Au), 은(Ag), 팔라듐(Pd) 막, 이들을 포함하는 합금막 및 이들을 포함하는 산화물로부터 선택되는 적어도 1개의 귀금속을 포함하는 막으로 해도 된다.
또, 강유전체 박막으로서 SBT로 했으나, SBT에 Nb 등의 금속을 도프한 것, (Bi4-x, Lax) Ti3O12(단 0.25 ≤X ≤1.25) 등의 Bi를 포함하는 다른 재료, 또는 (Pb, Zr) TiO3 등의 Pb를 포함하는 재료로 해도 된다.
또, 제4 실시 형태에 나타낸 제1 배리어 금속(64), 제2 배리어 금속(65), 및 금속 산화막(66)은, 제1 또는 제2 실시 형태의 하부 전극의 아래에 있어도 된다.
또, 제1 배리어 금속(64), 제2 배리어 금속(65), 및 금속 산화막(66)의 재료는, 각각 TiAlN, Ir, 및 IrO에 한정되는 것이 아니라, 다른 산소 배리어재나 수소 배리어 재료이어도 된다.
또한, 제1 배리어 금속(64), 제2 배리어 금속(65), 및 금속 산화막(66)의 3층에 한정되는 것이 아니라, 2층 이하 또는 4층 이상이어도 된다.
또한, 상기 제1 ∼ 제4 실시 형태에서는, 기판으로서 반도체 기판을 사용한 경우에 대해 기재했으나, 강유전체 박막을 사용하는 용량 소자이면 반도체 기판 상에 형성되는 경우에 한정하는 것이 아니라, 다른 기판 상에 형성되는 경우에서도 마찬가지로 성립한다.
이상과 같이, 본 발명의 용량 소자는, FeRAM의 특성 편차를 억제할 수 있는 신뢰성이 높은 용량 소자를 제공할 수 있다. 또, 본 발명의 용량 소자의 제조 방법은, 두께 10nm 이상 100nm 이하의 하부 전극을 균일 두께로 형성할 수 있다. 따라서 강유전체 박막의 조성 편차가 억제되고, 그 결과 강유전체 박막을 갖는 용량 소자를 사용한 FeRAM의 특성 편차를 억제할 수 있고, 신뢰성이 높은 용량 소자를 제조하는 방법을 제공할 수 있다.

Claims (20)

  1. 기판 상에 형성된 하부 전극, Bi를 포함하는 강유전체 박막 및 상부 전극으로 이루어지며, 상기 강유전체 박막은 하부 전극 상에 형성되어 있는 용량 소자에 있어서,
    상기 강유전체 박막은 반응 율속 방법을 사용하여 막 형성된 일정한 원소 비율의 화학 조성을 갖는 강유전체 박막으로 이루어지고,
    상기 하부 전극의 막 두께가 100nm 이하이며, 상기 하부 전극의 막 두께의 하한은 전극으로서 기능이 발휘되는 두께 이상이고, 또한 상기 하부 전극 막 두께의 편차가 10% 이내이며,
    막 두께 제어된 하부 전극 상에 형성된 강유전체 막의 Bi 조성의 변동이 거의 없는 것을 특징으로 하는 용량 소자.
  2. 삭제
  3. 제1항에 있어서, 상기 강유전체 박막이, SBT(SrBi2Ta2O9), SBT에 Nb의 금속을 도프한 물질, (Bi4-x, Lax)Ti3O12(단 0.25 ≤X ≤1.25), 및 (Pb, Zr)TiO3로부터 선택되는 적어도 1개의 재료인 용량 소자.
  4. 제1항에 있어서, 반응 율속 방법이, 유기금속 화학 기상 성장법(MOCVD법)인 용량 소자.
  5. 제1항에 있어서, 상기 하부 전극은, 볼록형 또는 오목형으로 형성되어 있는 용량 소자.
  6. 제1항에 있어서, 상기 하부 전극이 금속 산화물을 포함하는 도전성 다층막 상에 형성되어 있는 용량 소자.
  7. 제1항에 있어서, 상기 강유전체 박막과 접하는 하부 전극이 귀금속을 포함하는 막인 용량 소자.
  8. 제7항에 있어서, 상기 귀금속을 포함하는 막이, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 금(Au), 은(Ag), 팔라듐(Pd) 막, 이들을 포함하는 합금막 및 이들을 포함하는 산화물로부터 선택되는 적어도 1개의 막인 용량 소자.
  9. 용량 소자의 제조 방법에 있어서,
    기판 상에 절연막을 형성하는 공정과,
    상기 절연막의 일부에 깊이 100nm 이하의 홈부를 형성하는 공정과,
    상기 홈부 내를 포함하는 상기 절연막 상에 제1 도전막을 형성하는 공정과,
    상기 제1 도전막 표면을 연마하여 상기 홈부 내에만 상기 제1 도전막을 남김으로써 하부 전극을 형성하는 공정과,
    상기 하부 전극 상을 포함하는 상기 절연막 상에, 반응 율속 방법을 사용하여 Bi를 포함하는 강유전체 박막을 형성하는 공정과,
    상기 강유전체 박막 상에 상부 전극을 형성하는 공정을 포함하고
    상기 하부 전극의 막 두께가 100nm 이하이며, 상기 하부 전극의 막 두께의 하한은 전극으로서 기능이 발휘되는 두께 이상이고, 또한 상기 하부 전극의 막 두께의 편차가 10% 이내이며,
    막 두께 제어된 하부 전극 상에 형성된 강유전체 막의 Bi 조성의 변동이 거의 없는 용량 소자를 제조하는 것을 특징으로 하는 용량 소자의 제조 방법.
  10. 제9항에 있어서, 상기 하부 전극을 형성하는 공정과, 상기 강유전체 박막을 형성하는 공정 사이에,
    상기 절연막 표면의 일부를 제거함으로써 상기 하부 전극의 적어도 일부를 상기 절연막보다 위에 노출시키는 공정을 포함하는 용량 소자의 제조 방법.
  11. 제9항에 있어서, 상기 하부 전극을, 다수개의 상기 홈부 위에 형성하는 용량 소자의 제조 방법.
  12. 제9항에 있어서, 상기 하부 전극을, 금속 산화물을 포함하는 도전성 다층막 상에 형성하는 용량 소자의 제조 방법.
  13. 제9항에 있어서, 상기 강유전체 박막이 Bi를 포함하는 강유전체 박막인 용량 소자의 제조 방법.
  14. 제9항에 있어서, 상기 강유전체 박막이, SBT(SrBi2Ta2O9), SBT에 Nb의 금속을 도프한 물질, (Bi4-x, Lax)Ti3O12(단 0.25 ≤X ≤1.25), 및 (Pb, Zr)TiO3로부터 선택되는 적어도 1개의 재료인 용량 소자의 제조 방법.
  15. 제9항에 있어서, 반응 율속 방법이, 유기금속 화학 기상 성장법(MOCVD법)인 용량 소자의 제조 방법.
  16. 제9항에 있어서, 상기 하부 전극은, 볼록형 또는 오목형으로 형성되어 있는 용량 소자의 제조 방법.
  17. 제9항에 있어서, 상기 강유전체 박막과 접하는 하부 전극이 귀금속을 포함하는 막인 용량 소자의 제조 방법.
  18. 제17항에 있어서, 상기 귀금속을 포함하는 막이, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 금(Au), 은(Ag), 팔라듐(Pd) 막, 이들을 포함하는 합금막 및 이들을 포함하는 산화물로부터 선택되는 적어도 1개의 막인 용량 소자의 제조 방법.
  19. 제1항에 있어서, 상기 하부 전극은 세로로 긴 기둥 형상인 용량 소자.
  20. 제1항에 있어서,
    상기 하부 전극에 인접한 절연막을 더 포함하고,
    상기 하부 전극은 평탄한 상면을 가지며, 상기 절연막은 상기 하부 전극의 상면과 실질적으로 동일한 평면에 있는 상면을 가지고,
    상기 강유전체 박막은 상기 절연막과 상기 하부 전극 상에 형성되어 있는, 용량 소자.
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