KR100746192B1 - 루테늄 및 텅스텐 함유 층을 포함하는 집적 회로 구조 및그의 형성 방법 - Google Patents

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Abstract

증가된 캐패시턴스를 지니는 캐패시터는 유전율이 높은 물질과 양립성이 있는 표면적이 증가된(표면이 거친) 전기 도전 층 또는 다른 층을 포함한다. 한 접근 방법에 있어서, 그같은 캐패시터에 대한 표면적이 증가된 전기 도전 층은 평균 피쳐 사이즈가 최소한 약 100옹스트롬인 텍스쳐 표면을 갖는 거칠어진 루테늄 층을 얻기 위해 500℃ 또는 그 이상의 고온 및 75 torr 또는 그 이하의 낮은 압력, 가장 바람직하게는, 5 torr 또는 그 이하의 낮은 압력에서 루테늄 산화물 층을 가공함으로써 형성된다. 초기의 루테늄 산화물 층은 화학적 증착 기법 또는 스퍼터링 기법 또는 그와 유사한 기법에 의해 제공될 수 있다. 상기 층은 하부에 놓인 전기 도전 층위에 형성될 수 있다. 그러한 공정은 불활성 분위기에서나 또는 환원 분위기에서 수행될 수 있다. 질소 공급 분위기 또는 질소 공급 환원 분위기는 유전 상수가 높은 유전 물질와의 개선된 양립성을 위해 루테늄을 비활성화시키도록 상기 공정 중에나 또는 그후에 사용될 수 있다. 산화 분위기에서의 공정은 또한 거칠어진 층을 비활성화시키도록 수행될 수 있다. 거칠어진 루테늄 층은 표면적이 증가된 전기 도전 층을 형성하는 데 사용될 수 있다. 그 결과로 얻어진 표면적이 증가된 전기 도전 층은 집적 회로, 예를 들면 DRAM 또는 그의 등가물의 메모리 셀내의 저장 캐패시터의 플레이트를 형성시킬 수 있다. 다른 한 접근 방법은 텅스텐 질화물 층이 그러한 캐패시터의 제1 전극으로서 제공된다. 캐패시터, 또는 최소한 텅스텐 질화물 층은 캐패시터의 캐패시턴스를 증가시키도록 어닐링된다.

Description

루테늄 및 텅스텐 함유 층을 포함하는 집적회로 구조 및 그의 형성 방법 {METHODS FOR FORMING AND INTEGRATED CIRCUIT STRUCTURES CONTAINING RUTHENIUM AND TUNGSTEN CONTAINING LAYERS}
본 발명은 반도체 디바이스와 그 제조에 관한 것이며, 특히 루테늄과 텅스텐을 함유하는 전기 도전(electrically conductive) 층과 그 이용 및 형성에 관한 것이다.
캐피시터(capacitor)는 일반적으로 가까이 근접하여 있지만 서로 분리되어 있는 두개의 전기적인 도체(conductor)를 포함한다. 두 개의 도체는 캐패시터의 "플레이트(plate)들"을 형성하고, 그리고 유전물질로 분리되어 있을 수 있다. 전압이 캐패시터의 플레이트들을 가로질러 인가되는 경우, 전하(electric charge)가 플레이트에 축적되게 된다. 만약 플레이트들이 전압이 인가된 후 즉시 본질적으로 서로 전기적으로 절연되어 있다면, 축적된 전하는 플레이트 위에 저장되고, 따라서 인가된 전압차가 "저장"된다.
집적회로의 제조에는, 캐패시터의 플레이트에 사용하는 것처럼, 다양한 회로성분에 사용하기 위해 전기 도전 층을 형성하는 것이 수반된다. 메모리 회로에서, 예를 들면 DRAM이나 그의 등가물에서, 전기 도전 층을 사용하여 저장 셀 캐패시터의 반대 플레이트(opposing plate)를 형성하는데 사용한다.
고성능, 저가격의 집적회로를 향한 경향(drive)은 저장 캐패시터를 포함한 개별 회로특성에 대해서 항상 면적을 축소하는 것을 요구한다. 캐패시터의 캐패시턴스(인가된 전압의 함수에 따라 저장되는 전하의 양)가 캐패시터 플레이트의 면적에 따라서 일반적으로 변화하기 때문에, 저장 캐패시터가 회로에서 차지하는 면적이 줄어들면서, 회로성능이 손상되지 않도록, 비록 차지하는 면적이 작아지더라도, 캐패시턴스를 유지하거나 증가시키는 수단이 바람직하다.
다앙한 수단이 차지면적을 늘이지않고 캐패시턴스를 유지하거나 늘리기 위해서 고려될 수 있다. 예를 들어, 높은 유전율을 가지는 물질을 캐패시터 플레이트사이에 사용할 수도 있다. 더 나아가, 플레이트 표면을, 캐패시터가 차지하는 면적을 줄이지 않고 실질적으로 플레이트의 표면면적을 증가시키기 위해서 거칠게 할 수도 있다.
저장셀 캐패시터의 플레이트에 있어서 거칠어진 표면을 제공하는 한 방법은, HSG(hemispherical grain polysilicon)의 플레이트를 위에 있는 금속층과 함께 형성하는 것이다. HSG의 반구형 그레인은 플레이트가 차지하는 면적을 늘리지않고 플레이트의 표면 면적을 증가시키게 된다.
HSG는, 그러나, HSG 위 또는 근처의 실리콘 다이옥사이드(silicon dioxide)형성 때문에, 제조상에서 난점을 가지고 있다. 실리콘 다이옥사이드 층은, 특히 캐패시터의 유전층(dielectric layer)을 증착(deposition)하는 도중에, HSG위에 형성될 수 있다. 유전층의 증착에서 오는 산소는, 사이에 금속층이 존재함에도 불구하고, 금속층을 통하여 확산되어 폴리실리콘 표면에 실리콘 다이옥사이드를 형성하게 된다. 금속층을 통한 실리콘의 확산(diffusion)은 또한, 금속층과 유전층 사이에 실리콘 다이옥사이드 층을 형성할 수도 있다.
금속층과 HSG사이의 실리콘 다이옥사이드는 금속 캐패시터 플레이트 표면의 전기적 접속(contact)을 나쁘게 할수 있다. 금속층과 유전층 사이의 실리콘 다이옥사이드는 결과적인 캐패시터의 캐패시턴스를 감소시키는 것이 가능하다.
이러한 실리콘 다이옥사이드의 형성에서 야기되는 부정적인 효과들을 방지하기 위해서, HSG와 금속층 사이에 확산방지층(diffusion barrier layer)이 구현될 수 있다. 반면에, 전형적인 캐패시터 기하에서, 층의 총갯수가 커질수록, 캐패시터가 차지하는 최소요구 면적이 커지게 된다. 또한, 각각의 추가적으로 증착된 층의 윗쪽 표면은 아랫쪽 표면보다 더 부드럽게 되는 경향이 있고, 따라서, 아랫쪽의 거친 층에서 제공되는 증가된 표면면적을 감소시키게 된다.
고유전율(high-dielectric-constant) 물질이 공지된 반면에, 이러한 장점을 가지는 물질들의 상당수는 캐패시터를 형성하기에 필요한 다른 물질들과 양립(compatible)될 수 없는 공정을 통해서 형성된다. 예를 들어, 특정한 유전층을 형성하는 데 필요한 공정은, 유전층이 위에 형성되는 전극 층의 특성을 산화시키거나 손상시킬 수 있다. 이러한 공정은 필요한 공정 온도나 공정환경과 양립될 수 없게 된다.
이러한 이유 때문에, 도전 층과 절연층(insulating layer), 그리고 이러한 층을 사용하는 캐패시터를 형성하는 데 있어서, 개선된 물질과 방법이 필요하게 된다.
본원 발명은 개선된 도전 층, 유전층, 캐패시터, 이러한 층을 형성하는 방법, 그리 고 이러한 층을 이용한 캐패시터를 제공한다.
예시적인 구현예에서, 증가된 표면적(거칠어진 표면)을 가지는 루테늄을 함유하는 전기 도전 층이 제공된다. 이러한 층은 고유전율 물질과 양립가능하며, 또한 집적회로, 특히 메모리 셀에 있어서 저장 캐패시터의 플레이트의 형성에 있어 사용될 수 있다.
한 접근방법에 있어서, 증가된 표면적을 가지는 전기 도전 층은 우선 루테늄 산화물(oxide)를 함유하는 막(film) 또는 층을 형성하는 것으로 형성될 수 있다. 이 층은 화학양론적(stoichiometric)일 수도 있고 아닐 수도 있으며, 비정질(amorphous)일 수있으며, 또는 루테늄(Ru)과 루테늄 산화물(RuO2)상태를 모두 함유할 수 있으며, 또한 다른 물질을 함유할 수도 있다. 이러한 막은, 예를 들어, 화학기상증착(chemical vapor deposition)이나 스퍼터링(sputtering) 또는 다른 적절한 기술로 형성될 수 있다. 이러한 막은 전기 도전인 아랫부분의 층 위쪽에 형성될 수 있다.
루테늄 산화물 막은 저온 및 고압 - 일반적으로 최소한 75 torr 또는 이하의 압력, 바람직하게는 20 torr 또는 이하, 가장 바람직하게는 5 torr 또는 그 이하, 그리고, 온도범위는 500에서 900℃, 바람직하게는 750에서 850℃근처 - 환경에서 공정이 될 수 있으며, 따라서 최소한 루테늄 산화물의 일부분이 루테늄으로 변환되고, 또한 평균 그레인 크기가 바람직하게는 100 옹스트롬(Angstrom) 또는 그 이상의 범위인, 거칠어진 루테늄을 함유하는 층이 얻어진다.
가열 공정, 또는 어닐링(annealing)은 바람직하게는 비산화 분위기(non-oxidizing ambient)에서 수행된다. 예시적인 구현예에서, 질소공급 분위기 또는 질소공급 환원 분위기는 루테늄을 다른 고유전율 유전물질과의 양립성을 개선하도록 비활성화하기(passivate) 위해 사용될 수 있다. 다른 구현예에서, 질소공급환원 분위기가, 이미 거칠어진 층을 비활성화하기 위한 포스트어닐링(post-anneal)에서 사용될 수 있다. 또한 다른 대안에서, 원하는 대로, 거칠게 하는 어닐링 또는 질소 비활성화 어닐링에 수반하여, 산화 분위기에서 포스트어닐링이 사용될 수 있다. 이러한 산화 포스트어닐링은 , 거칠어친 층에서 루테늄이 뒷부분의 공정동안 산소를 배출하는 경향을 감소시키기 위해서 산소를 제공한다.
증가된 표면적 층은 프리어닐링(pre-anneal)과 함께, 또는 프리어닐링을 사용하지 않고 형성될 수 있다. 프리어닐링은 고압(예를 들어 600 torr 정도)에서 수행되며, 저압고온의 어닐링 전에 수행이 된다.
루테늄의 거칠어진 층은, 증가된 표면적을 가지는 전기 도전 층을 제공하는데 사용될 수 있다.
구현예에서, 루테늄의 거칠어진 층은, 아랫부분의 전기 도전 층 위에 형성될 수 있고, 이러한 상기 거칠어진 층과 상기 아랫부분의 층은 함께 증가된 표면적을 가지는 전기 도전 층으로서 작용한다.
또 다른 구현예에서, 전기 도전 층은 또한, 거칠어진 층의 윗부분에 형성될 수 있고, 이러한 상기 윗부분의 전기 도전 층과 상기 거칠어진 층은 증가된 표면적을 가지는 전기 도전 층을 구성한다.
어떠한 경우든, 집적회로에 사용되는 예시적인 캐패시터 구현예는, 결과적인 증가된 표면적을 가지는 전기 도전 층이, DRAM이나 그와 등가물 같은, 집적회로의 저장캐패시터의 플레이트를 형성하는데 사용될 수 있다.
루테늄을 함유하는 증가된 표면적을 가지는 전기 도전 층은, 특히 산화 포스트어닐링을 포함하는 질소공급환원분위기에서의 어닐링에 있어서, 산화 경향을 감소시키고, 따라서 고유전율 유전물질을 사용하는 데 있어서 좀 더 양립성을 가지게 되며, 동시에 여전히 증가된 표면적을 제공한다. 추가적으로, 비록 루테늄을 함유하는 층이 산화되더라도, 이 층은 전기 도전을 유지한다. 추가적인 금속층은 따라서 캐패시터 구조에서 생략될 수 있으며, 동일한 또는 좀 더 큰 캐패시턴스를 가지는 캐패시터에 있어서 더 작은 면적을 가능하게 한다.
다른 대안인 구현예에서, 텅스텐 질화물 층이 제1 전극층으로 제공된다. 유전층과 제2 전극층은 캐패시터를 형성하기 위하여, 상기 제 1 전극층에 일치되게 적용된다. 상기 캐패시터는, 또는 최소한 상기 텅스텐 질화물 층은, 캐패시터의 캐패시턴스를 증가시키기 위해서 어닐링 온도에서 어닐링된다. 특정한 구현예에서, 상기 어닐링 온도는 최소한 500℃이상이고, 그리고 상기 캐패시터(또는 텅스텐 질화물 층)은 최소한 30초동안 어닐링 온도에서 유지된다.
이러한 방법과, 도전인 유전층, 그리고 이러한 층을 사용하는 구조는 더 높은 속도, 더 높은 밀도, 그리고 더 작은 비용의 집적회로 제조 및 설계를 가능하게 한다.
도 1은 본 발명의 한 구현예에 따르는 층의 부분적인 단면도이며, 상기 층은 루테늄 산화물를 함유하는 층을 포함한다.
도 2는 도 1의 층을 저압고온 어닐링 한 후의 단면도이며, 거칠어진 층을 포함하고 있다.
도 3은 도 2의 층의 부분적인 평면도이다.
도 4는 도 2와 유사한 단면도이지만, 상기 거칠어진 층 아래에 추가적인 층을 가지고 있다.
도 5는 도 2의 상기 거칠어진 층의 윗부분에 추가적인 층을 형성한 후의 층의 단면도이다.
도 6은 한 구현예에 따르는 유전층을 가지는 증가된 표면적을 가지는 전기 도전 층의 단면도이다.
도 7은 도 6의 층이 전기 도전 층이 유전층위에 형성된 경우의 도 6의 층의 단면도이다.
도 8A와 8B는 거칠어진 층을 포함하는 캐패시터 구조의 두가지 구현예의 단면도이다.
도 9A에서 9C는 텅스텐 질화물 전극 층을 포함하는 캐패시터 구조의 단면도이다.
본원 발명은, HSG와 비교하였을때 고유전율("높은 κ") 유전물질과 개선된 양립성을 가지는, 표면적이 증가된 전기 도전 루테늄 층을 형성하는 것을 가능하게 한다.
표면적이 증가된 전기 도전 층은 도 1의 층 12와 같이 루테늄 산화물로 구성된 막 또는 층을 가열함으로써 생성된다. 가열 공정은, 상기 막 또는 층을 어닐링 할 수 있고, 전형적으로 75 torr 정도보다 낮은, 바람직하게는 20 torr 정도보다 낮은, 가장 바람직하게는 5 torr 정도보다 낮은 저압에서, 그리고 500에서 900℃, 바람직하게는 750에서 850℃에서 수행된다. 이러한 조치는 바람직하게는 비산화(non-oxidizing)분위기에서 수행된다. 가열 공정은 노블(noble) 분위기, 질소분위기, 또는 유사한, 또는 환원분위기에서 필요한 온도를 감소시킬 수 있게 수행될 수 있다. 가열 공정은 또한 전기적으로 중성인 환경, 또는 플라즈마 또는 글로우-방전(glow-discharge)지원 또는 유사한 환경에서 필요한 온도를 감소시킬 수 있게 수행될 수 있다. 상대적으로 저압환경에서의 가열은 최소한 루테늄 산화물의 일부분을 루테늄으로 변화시키고, 층 위에 거친 표면을 생성한다. 온도 및 압력은 보다 바람직하게는 루테늄 산화물를 루테늄으로 변화시키는 것을 증가시킬 수 있도록 선택된다.
표면적이 증가된 전기 도전 층은 도 1의 부분적인 단면도에서 지지구조(10) 위에 형성될 수 있다. 지지구조(10)는 제조 도중의 집적회로의 내부 또는 집적회로 상의 어떤 구조일 수 있다. 전형적인 예시적인 적용에서, 지지구조는, 표면적이 증가된 전기 도전 층을 이용하여 형성된 캐패시터의 플레이트와 전기적으로 접촉하는, 전기 도전 물질일 수 있다.
루테늄 산화물 층(12)는 어떠한 적합한 방법으로 형성될 수 있다. 그러한 방법의 특정한 예는 화학기상증착(CVD) 또는 관련된 공정, 또는 스퍼터링 또는 관련된 공정, 또는 유사한 것일 수 있다. 상기 루테늄 산화물 층은 화학양론적(stoichiometric)인 루테늄 산화물(RuO2)일 수도 있고 비화학양론적(non-stoichiometric)인 루테늄 산화물(RuO2)일 수도 있다.
만약 층(12)이 CVD를 통해서 형성된다면, 증착이, 예를 들어, 1-20 torr의 압력, 바람직하게는 5 torr 정도에서, 수행될 수있다. 산소는 O2 또는 다른 산화 가스, 예를 들어 N2O, NO, 또는 오존(O3)의 형태로 공급될 수 있다. 산소화가스와 루테늄 전물질(precursor), 그리고 적합한 희석가스는, 만약 요구된다면, 적합한 공급 속도(flow rate), 예를 들어 100-2000 sccm정도의 범위로, 공급될 수 있다. 선택적으로, 상기 루테늄 전물질은 직접 기상화(vaporization)를 통해서 전달이 가능하다. 증착은 10에서 500초정도의 범위의 시간동안 수행될 수 있고, 바람직하게는 RuOx 또는 RuO2가 100에서 600 옹스트롬 정도의 범위를 가지는 두께로 증착될 수 있도록 충분한 환경에서 충분한 시간동안 수행될 수 있다.
결과적인 루테늄 산화물 층(12)는 선택적으로, 500에서 700 torr 범위의 압력과 500에서 900℃의 온도범위에서 수소 또는 다른 적합한 어닐링 환경에서 RTA(rapid thermal annealing)를 통해서, 프리어닐링될 수 있다. 상기 프리어닐링은 막을 안정화시키고, 루테늄과 루테늄 산화물 상태에서의 결정화(crystalization)을 촉진한다.
상기 루테늄 산화물층(12)은, 프리어닐링을 하였든 또는 프리어닐링을 하지 않았든, 이제 위에서 기술된 저압, 고온에서 처리된다. 이러한 처리는 상기 충에서 루 테늄 산화물의 비율을 줄이고 루테늄의 비율을 증가시킬 수 있다. 상기 루테늄 산화물 층(12)에서의 루테늄 산화물는 어닐링을 통해서 루테늄으로 변환되고, 도 2의 단면도의 16으로 표시된 증가된 표면적을 가지는 층(16)이 남게된다. 상기 증가된 표면적을 가지는 층(16)이 본원에서 편의를 위해서 별개의 기호로 참조되지만, 상기 층(16)은 층 12에서 형성된 것이고 따라서 그러한 면에서 같은 층이라는 것을 유념하여야 한다. 비록 도면에서 예시된 거칠어진 루테늄 층(16)이 불연속적이지만, 이것은 예시를 위함이고, 연속적인 막이 또한 형성된다. 초기의 층(12)에서 증가된 두께는 더 연속적인 막을 형성하는 경향이 있고, 어닐링 도중의 감소된 온도와 증가된 압력, 그리고 감소된 어닐링 시간에서도 마찬가지이다.
어닐링은 노블, 질소, 또는 환원 분위기 또는 유사한 분위기에서 수행될 수 있다. 추가적인 예시적인 구현예에서, 어닐링은 질소공급 환원 분위기, 예를들어 암모니아, 질소, 질소와 산소의 혼합, 그리고 유사한 분위기에서 수행될 수 있다. 이러한 어닐링 변수(parameter)는, RuNx 형태의 "질소-비활성화된(nitrogen-passivated)" 루테늄이 층(16)에, 최소한 그의 최외각 표면근처에, 형성되어 상기 층(16)을 비활성화하도록, 선택될 수 있다.
다른 선택적인 예시에서는, 질소 비활성화는 질소공급 환원 분위기에서의 포스트어닐링의 형태로서 사용될 수 있다.
또 다른 변형으로는 , "산소-비활성화된(oxygen-passivated)" 루테늄 또는 루테늄 질화물(nitride)(RuOxNy 또는 RuOx)를 상기 층(16)의 최외각 부분에 형성하여 루테 늄이 이후 유전물질 근처에서 산소를 배출하는 것을 감소시키거나 막기 위해서, 바람직하게는 산소나 오존같은 산화 분위기에서 간단한 포스트어닐링이 이미 거칠어진 층(16)위에 수행된다. 산화 포스트어닐링은 선택적으로 질화물 비활성화 포스트어닐링을 수반할 수 있다.
도 2에 나타나듯이, 거칠어진 루테늄 층(16)은, 만약 전기 도전이라면 지지구조(10)와 함께, 고유전율을 가지는 유전물질과 양립성을 가지는, 증가된 표면적을 가지는 전기 도전 층(26)을 함께 형성할 수 있다.
상기 층(16)은 또한 위에서 서술된 바와 같이 다른 층들과 같이 사용될 수 있다. 이것은 지지구조(10)가 전기 도전이 아닐 경우 또는 고유전율 유전물질과 양립성이 없는 경우에 유용할 수 있다. 본원발명의 설명과 청구항에서, "위(on)"는 두 개의 층에 대해서 사용되고, 하나가 다른 것의 "위"에 있다는 것은 최소한 층 사이에 접촉하고 있다는 것을 의미하고, "위쪽에(over)"는 층들이 근접한 것을 의미하지만, 접촉이 필요하지 않도록 하나 또는 그 이상의 추가적인 층들이 사이에 있는 것이 가능하다. 본원에서 사용된 "위" 또는 "위쪽" 모두 어떤 방향성을 나타내는 것은 아니다.
예를 들어, 도 4에서 도시된 바와 같이, 물질의 층(22)은 지지구조(10)의 위쪽에 형성될 수 있고, 그 경우 거칠어진 루테늄 층(16)이 상기 층(22)위에 형성될 수 있다. 상기 층(22)는 전기적으로 층(16)의 모든 부분을 연결하기 위해서 전기 도전 층일수 있다. 상기 층(22)는 또한, 고유전율 유전물질과, 캐패시터 형성에 사용하기 위해서, 지지구조(10)의 접촉을 방지하기 위한 방지층으로 작용될 수 있다. 만약 상기 층(22)가 전기 도전 층이라면, 층(22)는 층(16)과 함께, 증가된 표면적을 가지는 전기 도전 층(26)을 구성한다. 어떠한 양립되는 전기 도전 물질, 예를 들어 Pt, Ir, IrOx, Rh, RuSix, SrRuOx, 그리고 예를 들어 RuSiOx, RuSiNx 같은 이들의 혼합물이 사용될 수 있다.
대안으로, 도 5의 예에서 보듯이, 전기 도전 물질의 층(24)는 상기 층(16) 위쪽에, 그리고 지지구조(10) 위쪽에 일치되게 형성될 수 있다. 상기 층(24)는, 상기 층(16)과 함께, 그러면, 증가된 표면적을 가지는 전기 도전 층(26)을 구성한다. 상기 층(22)와 함께, 상기 층(24)는 층(16)의 모든 부분을 전기적으로 연결하는 작용을 할 수 있고, 또한 고유전율 유전물질과 상기 지지구조(10)사이의 접촉을 방지하는 방지층으로 작용할 수 있다. 그러한 전기 도전 물질의 예는 앞부분에서 기술된 물질들을 포함한다. 루테늄 산화물는, 아랫부분의 루테늄 층(16)과 양립성이 있는 면에서, 바람직한 물질이다.
도 3-6의 참조와 앞부분에서의 예에서 서술되었듯이, 지지구조(10) 그리고/또는 상기 층(16)의 윗부분 또는 아랫부분의 하나 또는 그 이상의 층들(또는 모두)는 전기 도전일수 있고, 또한 전기 도전과 다른 원하는 특성을 얻기 위해서 필요한 경우 사용될 수 있다. 결과적인 증가된 표면적을 가지는 전기 도전 층(26)은, 도 3, 도5, 그리고 도6의 예에서 도시되었듯이, 포괄적으로 도 6에서 층(26)으로 표현된다. 증가된 표면적을 가지는 전기 도전 층(26)으로 캐패시터를 형성하기 위해서, 유전물질-가장 바람직하게는 고유전율 유전물질(일반적으로 최소한 9이상의 유전율을 가지는 어떠한 유전물질), 예를 들어 탄탈 펜톡사이드(Ta2O5)-의 층(28)이 상기 증가된 표면적을 가지는 전기 도전 층 위쪽에 도 6에서 도시한 바와 같이 형성될 수 있다. 다른 고유전율 유전물질-예를 들어 바륨 스트론튬 티타늄 산화물( (Ba,Sr)TiO3), 납 지르코늄 티타늄 산화물(Pb(Zr,Ti)O3) 그리고 스트론튬 비스무스 탄탈 산화물(SrBi2Ta2O9)-이 또한 사용될 수도 있다. 상기 층(28)은 바람직하게는 충분히 얇고, 따라서 층(26)에서 벗어난 표면 위에 최소한 어느 정도 증가된 표면적을 제공하도록 하여야 한다.
전기 도전 층(30)은 이 경우 도 7에 도시되었듯이 유전층(28)위쪽에 일치되게 형성될 수 있다. 상기 층(30)이 일반적으로 상기 층의 연속성을 보증하도록 충분히 두껍고 캐패시터에 할당된 총 부피에 맞도록 충분히 얇은 그러한 어떠한 두께를 가질 수 있기 때문에, 도면에서 최상위의 층(30)의 표면은 도면에서 도시되지 않았다. 도 7에 도시되었듯이, 유전층(28)에 이웃한 층(30)의 표면은 바람직하게는 유전층(28)의 증가된 표면적과 일치하고, 또한 전기 도전 층(30)에도 또한 증가된 표면적을 제공한다. 이러한 두 개의 전기 도전 층은, 즉 층(26)과 층(30)은, 캐패시터의 두 개의 플레이트를 형성한다. 이 플레이트 들은 바람직하게는 캐패시터가 차지하고 있는 면적에 비해서 증가된 표면적을 가지고 있다.
도 7에서 도시된 플레이트 구조의 콘테이너 캐패시터(container capacitor)에 대한 응용은, 도 8A에 도시된 콘테이너 캐패시터의 단면도로 표현되어 있다. 지지구조(10)는 전기 도전인 폴리실리콘의 플러그(plug)일 수 있으며, 또는 BPSG(borophosphosilicae glass)과 같은 유전물질(32)안의 개구부(opening)의 맨 아랫부분에 형성된, 다른 전기 도전 물질일 수 있다. 상기 플러그의 아래끝부분은 전형적으로 회로요소, 예를 들어 트랜지스터의 게이트(도시되지 않음)와 전기적으로 접촉할 수 있다. 실린더 형태의 콘테이너 양옆부분에서는, BPSG 스스로 캐패시터 플레이트 구조의 지지구조로 작용한다. 도 7의 층 구조로 제공된 캐패시터 구조의 상대적인 얇기는 도 8A의 콘테이너 캐패시터의 캐패시터 플레이트 표면적을, 특히 안쪽(위쪽) 전극에 대해서, 최대화한다. 상기 플레이트 표면적은 상기 층 구조의 굵기가 증가하면서 급속하게 감소한다. 상기 증가된 표면적을 가지는 전기 도전 루테늄 층을 사용하는 것은 따라서 주어진 면적에서 개선된 캐패시턴스를 제공한다.
도 7에 도시된 플레이트 구조의 스터드 캐패시터(stud capacitor)에 대한 응용은, 도 8B의 스터드 캐패시터의 단면도로 도시되어 있다. 지지구조(10)는 표면(27)에서 확장된 플러그(25)를 포함하고 있고, 층(26, 28, 30)은 플러그(25)위에 일치되게 형성되어 있다.
특정한 예에서, 루테늄 산화물는 BPSG의 기판에 CVD를 통해서 600 옹스트롬 정도의 두께를 가지도록 증착되어 있다. 상기 루테늄 산화물 층은 800℃ 600 torr에서 1분간 질소환경에서 프리어닐링 되고, 그리고 변화하는 시간동안 변화하는 온도로 800℃에서 질소환경에서 어닐링된다. 그러한 프리어닐링은 생략이 가능하다.
SEM으로 관찰하면, 4.5 torr에서 8분간 어닐링된 층은, 기판 표면 위쪽에 양호한 균일성을 가지는 100옹스트롬 또는 그보다 큰 평균 그레인 크기를 가지는 표시된 표면 러프니스(거친 정도, roughness)를 가지게 된다. 60 torr에서 8분동안 어닐링된 층은 평균 그레인 크기가 100옹스트롬에 접근하는 표면 러프니스를 가지게 되지만, 4.5 torr에서보다 일반적으로 러프니스가 낮아진다. 600 torr에서 8분동안 어닐링된 층은 일반적으로 60 torr의 경우에 비교했을 때, 보다 적은 러프니스와 보다 적은 그레인 크기를 갖는다. 4.5 torr에서 2분동안 어닐링한 층의 경우도 표시된 표면 러프니스가 , 8분동안 어닐링한 경우보다 기판표면에서 균일성이 약간 작아질 가능성이 있다. 어닐링된 층에 대한 X-레이 회절 실험은 루테늄이 기본적인 구성성분이지만, Ru/RuO2 비율은 공정조건에 따라서 변화하는 것을 나타낸다.
MIM(금속-절연체-금속) 캐패시터를 포함하는 우수한 캐패시터는 텅스텐 질화물 층을 전극으로 사용하여 얻어질 수 있다. 상기 텅스텐 질화물 층은 질소를 함유하는 분위기에서 텅스텐 타겟의 반응성 스퍼터링을 통하거나, 화학기상증착(CVD), 예를 들어 PECVD, MOCVD, 원자층증착(ALD), 또는 다른 공정을 통해서 형성이 가능하다. 상기 텅스텐 질화물 층은 편의적으로, 텅스텐플루오라이드(WF6)와 암모니아(NH3)를 전물질로 한 열CVD공정을 통해서 형성되고, 300옹스트롬 두께의 층이 그러한 공정을 1-3분동안 실행하여 형성된다. 텅스텐 질화물 층의 두께는 변화할 수 있지만, 전형적으로 그 두께는 100-1000옹스트롬 사이의 범위를 가진다.
증착이 되면, 상기 텅스텐 질화물 층은 안정된 텅스텐 질화물 화합물 W2N과 준안정의 텅스텐 질화물 화합물 WN의 혼합물을 포함한다. 준안정의 WN 화합물은, 텅스텐 질화물 층의 온도를 급속히 어닐링 온도인 600-1000℃로 올리고 상기 어닐링 온도 에서 60초정도 유지시키는 급속열공정(RTP)를 통해서 안정된 텅스텐 질화물 화합물 W2N으로 변환된다. 전형적으로 상기 텅스텐 질화물 층의 온도는 30초정도 보다 작을 동안 700℃ 정도의 어닐링 온도 전후에서 변화한다. 그러한 어닐링 공정은 전형적으로 유전층 이전에 수행되고, 제2전극이 상기 텅스텐 질화물 층위에 형성되어 한편으로 캐패시터 구조가 완성된다. 준안정 화합물 WN은 결함(defect)을 포함할 수 있으며, 바람직하게는 Ta2O2같은 유전물질의 증착과 수반하는 어닐링 공정 도중에 산화된다. 따라서, 어닐링 공정을 거치지 않고 형성된 캐패시터의 캐패시턴스는 낮아지는 경향이 있다. 추가적으로, 결함의 존재는 누설전류를 증가시키는 경향이 있다. 완성된 캐패시터에서, 어닐링 공정은 어닐링을 거치지않은 캐패시터에 비해 20%정도 캐패시턴스가 증가하는 경향이 있고, 전압이 전극에 인가되었을 때 발생하는 누설전류를 감소시키는 경향이 있다.
다양한 유전물질중 어떤 것으로 구성된 유전층은 텅스텐 질화물 층위에 형성된다. 적합한 유전물질은 고유전을 물질, 예를 들어 탄탈 펜톡사이드(Ta2O2), 도핑된 Ta2 O2 예를들어 티타늄(Ti)이 도핑된 Ta2O2, 바륨 스트론튬 티타늄 산화물( (Ba,Sr)TiO3 ), 스트론튬 비스무스 탄탈 산화물(SrBi2Ta2O9), BaTiO3, SrTiO 3, Pb(Zr,Ti,)O3, SrBi2Ta2O9, SrBi2Nb2O9, SrBi2 (Nb,Ta)2O9, (Pb,La)(Zr,Ti)O3, Al2O3, ZrO 2, HfO2, 그리고 SiOxNy 같은 물질을 포함할 수 있다. Ta2O5에 대해서, 탄탈이 풍부한 Ta2O5층이 절연성보다는 도전을 띠는 경향이 있기 때문에, Ta2O5층이 탄탈이 풍부하지 않도록 화학양론적 화합물의 형성이 선호된다. 탄탈 펜톡사이드 유전층은 높은 유전율과 안정성 때문에 특정한 적용에 있어서 선호된다. 그렇지만, 탄탈 펜톡사이드는 전형적으로, 산소나 오존, N2O 분위기같은 산화 분위기에서 MOCVD공정을 사용하여 형성된다. 많은 전극층 물질이 산소분위기에 노출될 수 없지만, 텅스텐 질화물는 상대적으로 그러한 분위기에서 영향을 덜 받게 되고, 따라서 탄탈 팬톡사이드 유전층을 사용하는 것이 쉽게 된다.
텅스텐 질화물 또는 다른 도전 물질을 이용한 전극층은 유전층 위에 형성되고, 캐패시터에 있어서 위쪽 전극으로 작용한다. 다른 적합한 전기 도전 물질은 TiN, TiON, WNx, TaN, Ta, Pt, Rh, Pt-Rh, Pt-RhOx, Ru, RuOx, Ir, Pt-Ru, Pt-RuO x, Pt-Ir, Pt-IrOx, SrRuO3, Au, Pd, Al, Mo, Ag, 폴리실리콘, 그리고 이러한 것의 혼합물을 포함한다. 이러한 전극 물질은 다양한 공정으로 형성이 가능하다. 예를 들어 루테늄과 플라티늄/리오듐은 CVD공정을 이용하여 용이하게 형성될 수 있다. 유전층과 전극층이 형성된 후, 캐패시터는 위에서 기술된 바와 같이 어닐링을 거친다.
도 9A에서 9C는 텅스텐 질화물 전극을 포함한 몇 개의 예시적인 캐패시터 기하를 도시한다. 도 9A를 참조하면, 플레이트 캐패시터(51)은 기판(53)의 표면 위에 형성된다. 기판(53)은 GaAs, 실리콘, 또는 BPSG를 포함하는 다양한 기판 물질중 어떤 것이라도 가능하다. 캐패시터(51)은 제1전극(55), 제2전극(57), 유전층(59)을 포함한다. 대표적인 예로, 제 1전극(55)는 텅스텐 질화물 층이고, 유전층(59)는 Ta2O5 층이고, 제 2전극은 TiN층이며, 기판(53)은 BPSG이다.
전압이 캐패시터(51)와 같은 캐패시터의 전극에 인가되면, 상당한 전류가 전극사이로 흐른다. 이 전류는 일반적으로 바람직하지 않으며 따라서 "누설"전류라 언급된다. 텅스텐 질화물 전극을 가지는 플레이트 캐패시터는 20nA/cm2 정도만큼 작은 누설전류를 가지거나, 또는 100옹스트롬 두께의 유전층을 가지는 캐패시터에 있어서 1V의 인가전압에 대해서 5 nA/cm2정도만큼 작은 누설전류를 가진다.
도 9B를 참조하면, 컨테이너 캐패시터(61)은 기판(63)의 에칭된 리세스(recess)(62)안에 형성된다. 텅스텐 질화물 전극층(65)는 아래표면(62)와 리세스(62)의 옆부분 표면(67)을 도포(cover)한다. Ta2O5 유전층은 전극층(65)를 덮고, 실질적으로 리세스(62)를 채우게 되며, 텅스텐 질화물 전극층(71)( 또는 다른 전기 도전 층)은 유전층(69)를 도포한다. 리세스(62)의 크기는 원하는 캐패시턴스 크기를 제공하도록 선택되고, 기판(63)위에 형성되는 다른 회로 요소들의 최소 피쳐(feature) 크기에 관련되어 선택이 가능하다. 대표적인 예에서, 리세스(62)는 지름 D가 200 nm이고, 깊이 Z가 1000 nm이다. 이러한 크기에서, 텅스텐 질화물 층은 바람직하게는 300옹스트롬( 30 nm)정도의 두께를 갖는다. 100 옹스트롬( 10 nm)보다 얇은 텅스텐 질화물 층은 보이드(void)를 가지게 되는 경향이 있다. 이러한 보이드 때문에, 그러한 층은 연속된 전극으로서 작용할 수 없고, 캐패시터(61)의 캐패시턴스를 감소시킨다. 1000 옹스트롬(100 nm)정도의 텅스텐 질화물 층은 리세스(62)의 부피를 너무 많이 차지하는 경향이 있고, 또한 캐패시터(61)의 캐패시턴스를 제한한다. 보다 큰 리세스에서 형성되는 콘테이너 캐패시터에서, 두꺼운 텅스텐 질화물 층은 캐패시턴스를 너무 많이 희생하지 않고도 사용이 가능하다.
상기 리세스(62)는 일반적으로 기판(63)안에 에칭 공정을 이용하여 형성된다. 만약 기판(63)이 BPSG라면, 상기 리세스(62)는 플라즈마 에칭과 같은 드라이 에칭 공정을 사용하여 형성이 가능하다. 다른 에칭 공정의 사용도 가능하지만, 상기 리세스(62)가 폭보다 깊기 때문에, 선택된 에칭공정은 바람직하게는 비등방성(anisotropic)이다.
도 9C를 참조하면, 스터드 캐패시터(71)은 기판(77)의 표면(75)에서 확장된 플러그(73)위에 형성되어 있다. 텅스텐 질화물 전극층(79)는 상기 플러그(73)위에 형성되어 있고, 유전층(81)과 전극층(83)에 도포되어 있다. 유전층(91)과 전극층은 위에서 언급한 물질중 어떤 것으로 형성될 수 있다. 대표적인 물질로는 각각, 유전층(81)과 전극층(83)으로 Ta2O5와 TiN가 될 수 있다. 상기 플러그(73)은 전기 도전인 폴리실리콘 플러그 또는 BPSG와 같은 기판(77)안의 리세스에 형성된 다른 전기 도전 물질일 수 있다. 플러그의 밑의 끝부분은 전형적으로 트랜지스터의 게이트(도시되지 않음)와 같은 회로요소와 전기적으로 접촉된다.
위의 예에서, 텅스텐 질화물 층은 BPSG와 같은 기판위에 직접 증착된다. 대안으로, 텅스텐 질화물 층은 티타늄 질화물(TiN) 접착층 또는 다른 접착층위에 증착되거나 형성이 가능하며, 이것은 기판과 텅스텐 질화물 층의 결합을 증가시키기 위함이다.
위에서 개시된 발명의 기술적 사상의 범위안에서의 변형은 본 발명이 속하는 분야에서 통상의 지식을 지니는 자에게 명확할 것이다. 예를 들어, 증가된 표면적 을 가지는 층은 강유전성(ferroelectric)메모리에서 저장 용량을 늘리기 위해서 사용이 가능하다. 본 발명의 범위는 구현예와 명시적으로 위에서 서술한 변형예가 아닌 아래의 청구범위에서 정의가 되어야 할 것이다.

Claims (71)

  1. 표면적이 증가된 전기 도전 구조를 형성하는 방법에 있어서,
    루테늄 산화물을 함유하는 층을 제공하는 단계;
    표면이 거친 루테늄 함유 층을 얻도록 상기 층내의 루테늄 산화물 중 최소한 일부를 루테늄으로 변환시키는 단계
    를 포함하는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  2. 제1항에 있어서, 상기 변환 단계는 상기 층을 가열하는 단계를 포함하는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  3. 제1항에 있어서, 상기 변환 단계는 상기 층을 환원 분위기에 노출시키는 단계를 포함하는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  4. 제1항에 있어서, 상기 변환 단계는 상기 층을 감소된 압력 분위기에 노출시키는 단계를 포함하는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  5. 제1항에 있어서, 상기 변환 단계는 평균 피쳐 사이즈가 최소한 100옹스트롬인 텍스쳐 표면을 갖는 층을 얻도록 상기 층내의 루테늄 산화물 중 최소한 일부를 루테늄으로 변환시키는 단계를 포함하는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  6. 표면적이 증가된 전기 도전 구조를 형성하는 방법에 있어서,
    루테늄 산화물을 함유하는 층을 제공하는 단계;
    표면이 거친 층을 얻도록 75 torr 또는 그 이하인 감소된 압력 환경에서 상기 층을 가열함으로써 상기 루테늄 산화물 중 최소한 일부를 루테늄으로 변환시키는 단계
    를 포함하는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  7. 제6항에 있어서, 상기 변환 단계는 20 torr 또는 그 이하인 감소된 압력 분위기에서 수행되는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  8. 제6항에 있어서, 상기 변환 단계는 5 torr 또는 그 이하인 감소된 압력 환경에서 수행되는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  9. 표면적이 증가된 전기 도전 구조를 형성하는 방법에 있어서,
    루테늄 산화물을 함유하는 층을 제공하는 단계;
    표면이 거친 층을 얻도록 75 torr 또는 그 이하인 감소된 압력 환경에 최소한 500℃까지 상기 층을 가열함으로써 상기 루테늄 산화물 중 일부를 루테늄으로 변환시키는 단계
    를 포함하는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  10. 제9항에 있어서, 상기 변환 단계는 최소한 750℃까지 상기 층을 가열함으로써 수행되는 것을 특징으로 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  11. 제9항에 있어서, 상기 변환 단계는 최소한 800℃까지 상기 층을 가열함으로써 수행되는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  12. 제9항에 있어서, 상기 변환 단계는 최소한 500℃까지 상기 층을 최소한 2분동안 가열함으로써 수행되는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  13. 제9항에 있어서, 상기 변환 단계는 최소한 500℃까지 상기 층을 2 내지 20분동안 가열함으로써 수행되는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  14. 표면적이 증가된 전기 도전 구조를 형성하는 방법에 있어서,
    루테늄 산화물을 함유하는 층을 제공하는 단계;
    표면이 거친 루테늄 함유 층을 얻도록 상기 층내의 루테늄 산화물을 루테늄으로 변환시키는 단계
    를 포함하는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  15. 표면적이 증가된 전기 도전 구조를 형성하는 방법에 있어서,
    루테늄 산화물을 함유하는 층을 제공하는 단계;
    표면이 거친 루테늄 함유 층을 얻도록 상기 층내의 일부 루테늄 산화물을 루테늄으로 변환시키는 단계; 및
    상기 층의 반응성을 감소시키기 위해서 산화 분위기 또는 환원 분위기에, 표면이 거친 상기 층을 노출시키는 단계
    를 포함하는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  16. 제15항에 있어서, 상기 노출 단계는 산화 분위기에 표면이 거친 상기 층을 노출시키는 단계를 포함하는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  17. 제15항에 있어서, 상기 노출 단계는 질소 분위기에 표면이 거친 상기 층을 노출시키는 단계를 포함하는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  18. 제15항에 있어서, 상기 노출 단계는 질소 공급 환원 분위기에 표면이 거친 상기 층을 노출시키는 단계를 포함하는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  19. 제15항에 있어서, 상기 노출 단계는 먼저 질소 공급 환원 분위기에서 이어서 산화 분위기에서 표면이 거친 상기 층을 노출시키는 단계를 포함하는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  20. 표면적이 증가된 전기 도전 구조를 형성하는 방법에 있어서,
    루테늄 산화물을 함유하는 층을 제공하는 단계;
    표면이 거친 루테늄 함유 층을 얻도록 감소된 압력 환경과 비-산화 분위기에서 상기 층을 가열함으로써 상기 층내의 일부 루테늄 산화물을 루테늄으로 변환시 키는 단계
    를 포함하는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  21. 제20항에 있어서, 상기 변환 단계는 질소 분위기에서 수행되는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  22. 제20항에 있어서, 상기 변환 단계는 환원 분위기에서 수행되는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  23. 제20항에 있어서, 상기 변환 단계는 질소 공급 환원 분위기에서 수행되는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  24. 제20항에 있어서, 상기 변환 단계는 암모니아 함유 분위기에서 수행되는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  25. 제20항에 있어서, 상기 변환 단계는 수소 함유 분위기에서 수행되는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  26. 제20항에 있어서, 상기 변환 단계는 헬륨 함유 분위기에서 수행되는 것을 특 징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  27. 제20항에 있어서, 상기 변환 단계는 네온 함유 분위기에서 수행되는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  28. 제20항에 있어서, 상기 변환 단계는 아르곤 함유 분위기에서 수행되는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  29. 제20항에 있어서, 산화 분위기에 표면이 거친 상기 층을 노출시키는 단계를 부가적으로 포함하는 것을 특징으로 하는 표면적이 증가된 전기 도전 구조를 형성하는 방법.
  30. 표면적이 증가된 전기 도전 층을 형성하는 방법에 있어서,
    루테늄 산화물을 함유하는 층을 제공하는 단계;
    상기 루테늄 산화물 중 최소한 일부를 루테늄으로 변환시키기에 적합한 어닐링 조건을 선택하는 단계; 및
    표면이 거친 층을 얻도록 상기 조건하에서 상기 층을 어닐링하는 단계
    를 포함하는 것을 특징으로 하는 표면적이 증가된 전기 도전 층을 형성하는 방법.
  31. 루테늄을 함유하는 표면적이 증가된 전기 도전 층을 형성하는 방법에 있어서,
    지지 구조상에 루테늄 산화물을 포함하는 층을 증착시키는 단계; 및
    상기 루테늄 산화물을 루테늄으로 변환시키도록 감소된 압력 환경 및 비-산화 분위기에서 상기 층을 어닐링하여, 상기 지지 구조상에 주로 루테늄으로 이루어진 거칠어진 층을 남게 하는 단계
    를 포함하는 것을 특징으로 하는 루테늄을 함유하는 표면적이 증가된 전기 도전 층을 형성하는 방법.
  32. 표면적이 증가된 전기 도전 층을 형성하는 방법에 있어서,
    도전 물질 층을 형성하는 단계;
    상기 도전 물질 층위에 루테늄 산화물을 함유하는 층을 형성하는 단계; 및
    평균 피쳐 사이즈가 100옹스트롬 또는 그 이상인 텍스쳐 표면을 갖는 층을 얻기 위해 상기 루테늄 산화물 중 최소한 일부를 루테늄으로 변환시키도록 상기 루테늄 산화물을 함유하는 층을 어닐링하는 단계
    를 포함하는 것을 특징으로 하는 표면적이 증가된 전기 도전 층을 형성하는 방법.
  33. 표면적이 증가된 전기 도전 층을 형성하는 방법에 있어서,
    루테늄 산화물을 함유하는 층을 제공하는 단계;
    평균 피쳐 사이즈가 100옹스트롬 또는 그 이상인 텍스쳐 표면을 갖는 결과적으로 생긴 층을 얻기 위해 상기 루테늄 산화물 중 최소한 일부를 루테늄으로 변환시키도록 상기 루테늄 산화물을 함유하는 층을 어닐링하는 단계; 및
    상기 결과적으로 생긴 층위에 전기 도전 물질 층을 일치되게 형성하여, 상기 결과적으로 생긴 층으로부터 떨어져 있는 상기 도전 물질의 표면이 상기 결과적으로 생긴 층의 텍스쳐 표면에 대체로 해당하는 텍스쳐 표면을 지니도록, 상기 도전 물질층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 표면적이 증가된 전기 도전 층을 형성하는 방법.
  34. 캐패시터를 형성하는 방법에 있어서,
    루테늄 산화물을 함유하는 층을 제공하는 단계;
    표면이 거친 결과적으로 생긴 층을 얻도록 상기 루테늄 산화물 중 최소한 일부를 루테늄으로 변환시키는 단계;
    상기 결과적으로 생긴 층위에 유전 물질 층을 형성하는 단계; 및
    상기 유전 물질 층위에 도전 물질 층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 캐패시터의 형성 방법.
  35. 제34항에 있어서, 상기 유전 물질 층의 형성 단계는 최소한 9의 유전 상수를 갖는 고 유전 물질 층을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터의 형성 방법.
  36. 제34항에 있어서, 상기 루테늄 산화물 중 최소한 일부는 75 torr 또는 그 이하인 압력에서 상기 층을 어닐링함으로써 루테늄으로 변환되는 것을 특징으로 하는 캐패시터의 형성 방법.
  37. 제34항에 있어서, 제1 전극을 한정하도록 루테늄 산화물을 함유하는 층을 가공하는 단계를 부가적으로 포함하는 것을 특징으로 하는 캐패시터의 형성 방법.
  38. 제37항에 있어서, 상기 제1 전극은 에칭 공정에 의해 한정되는 것을 특징으로 하는 캐패시터의 형성 방법.
  39. 제37항에 있어서, 상기 제1 전극은 화학적-기계적 폴리싱 공정에 의해 한정되는 것을 특징으로 하는 캐패시터의 형성 방법.
  40. 제37항에 있어서, 상기 제1 전극은 상기 루테늄 산화물 중 최소한 일부를 루테늄으로 변환시키기 전에 한정되는 것을 특징으로 하는 캐패시터의 형성 방법.
  41. 캐패시터를 형성하는 방법에 있어서,
    제1 전기 도전 물질 층을 제공하는 단계;
    상기 제1 전기 도전 물질 층위에 루테늄 산화물을 함유하는 층을 형성하는 단계;
    상기 루테늄 산화물 중 최소한 일부를 루테늄으로 변환시키고 평균 입자 사이즈가 최소한 100옹스트롬인 결과적으로 생긴 거친 표면을 얻도록 상기 루테늄 산화물을 함유하는 층을 어닐링하는 단계;
    상기 표면이 거친 층위에 유전 물질 층을 형성하는 단계; 및
    상기 유전 물질 층위에 제2 도전 물질 층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 캐패시터의 형성 방법.
  42. 제41항에 있어서, 상기 유전 물질 층의 형성 단계는 최소한 9의 유전 상수를 갖는 고 유전 물질 층을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터의 형성 방법.
  43. 삭제
  44. 캐패시터를 형성하는 방법에 있어서,
    텅스텐 질화물을 함유하는 제1 도전 층을 형성하는 단계;
    상기 제1 전기 도전 층위에 유전 물질 층을 형성하는 단계; 및
    상기 유전 물질 층위에 제2 도전 층을 형성하는 단계를 포함하고,
    텅스텐 질화 화합물(WN)을 텅스텐 질화 화합물(W2N)로 변환시키는 어닐링 온도에서 최소한 상기 제1 전기 도전 층을 어닐링하는 단계를 부가적으로 포함하는 것을 특징으로 하는 캐패시터의 형성 방법.
  45. 제44항에 있어서, 상기 어닐링 온도는 최소한 500℃이며 상기 제1 도전 층은 최소한 30초동안 상기 어닐링 온도에 유지되는 것을 특징으로 하는 캐패시터의 형성 방법.
  46. 제44항에 있어서, 상기 제1 도전 층은 포스트 위에 일치되게 형성되는 것을 특징으로 하는 캐패시터의 형성 방법.
  47. 제44항에 있어서, 상기 제1 도전 층은 기판내 리세스에 일치되게 형성되는 것을 특징으로 하는 캐패시터의 형성 방법.
  48. 제44항에 있어서, 상기 유전층은 탄탈 산화물을 함유하는 것을 특징으로 하는 캐패시터의 형성 방법.
  49. 텅스텐 질화물 전극을 포함하는 캐패시터의 캐패시턴스를 증가시키는 방법에 있어서, WN을 W2N으로 변환시키기는 어닐링 온도에서 텅스텐 질화물 층을 어닐링하는 단계를 포함하는 것을 특징으로 하는 텅스텐 질화물 전극을 포함하는 캐패시터의 캐패시턴스를 증가시키는 방법.
  50. 제49항에 있어서, 상기 어닐링 온도는 최소한 500℃인 것을 특징으로 하는 텅스텐 질화물 전극을 포함하는 캐패시터의 캐패시턴스를 증가시키는 방법.
  51. 평균 피쳐 사이즈가 최소한 100옹스트롬인 텍스쳐 표면을 갖는 표면적이 증가된 루테늄을 함유하는 전기 도전 층을 포함하는 것을 특징으로 하는 집적회로.
  52. 평균 피쳐 사이즈가 최소한 100옹스트롬인 텍스쳐 표면을 갖는 표면적이 증가된 루테늄을 함유하는 질소 비활성화된 전기 도전 층을 포함하는 것을 특징으로 하는 집적회로.
  53. 평균 피쳐 사이즈가 최소한 100옹스트롬인 텍스쳐 표면을 갖는 표멱적이 증가된 루테늄을 함유하는 질소 비활성화되고 산소 비활성화된 전기 도전 층을 포함하는 것을 특징으로 하는 집적회로.
  54. 질소 비활성화된 루테늄 함유 층을 포함하는 것을 특징으로 하는 집적회로.
  55. 질소 비활성화되고 산소 비활성화된 루테늄 함유 층을 포함하는 것을 특징으로 하는 집적회로.
  56. 삭제
  57. 삭제
  58. 삭제
  59. 비활성화된 루테늄 또는 루테늄 산화물 층을 형성하는 방법에 있어서,
    루테늄 또는 루테늄 산화물 층을 제공하는 단계; 및
    상기 층을 비활성화시키도록 질소 공급 또는 질소 공급 및 환원 분위기에서 상기 층을 어닐링하는 단계를 포함하고,
    산화 분위기에서 상기 층을 어닐링하는 단계를 부가적으로 포함하는 것을 특징으로 하는 비활성화된 루테늄 또는 루테늄 산화물 층의 형성 방법.
  60. 삭제
  61. 제59항에 있어서, 상기 어닐링 단계는 암모니아 분위기에서 어닐링하는 단계를 포함하는 것을 특징으로 하는 비활성화된 루테늄 또는 루테늄 산화물 층의 형성 방법.
  62. 제59항에 있어서, 상기 어닐링 단계는 수소 및 질소를 함유하는 혼합물에서 어닐링하는 단계를 포함하는 것을 특징으로 하는 비활성화된 루테늄 또는 루테늄 산화물 층의 형성 방법.
  63. 제59항에 있어서, 상기 어닐링 단계는 질소에서 어닐링하는 단계를 포함하는 것을 특징으로 하는 비활성화된 루테늄 또는 루테늄 산화물 층의 형성 방법.
  64. 도전성 막을 도포하는 방법에 있어서,
    텅스텐 질화물 층을 도포하는 단계; 및
    상기 텅스텐 질화물 층을 어닐링하는 단계를 포함하고,
    상기 텅스텐 질화물 층은 준안정 텅스텐 질화 화합물을 함유하며 상기 텅스텐 질화물 층은 상기 준안정 화합물 중 최소한 일부를 안정 화합물로 변환시키도록 어닐링되는 것을 특징으로 하는 도전성 막의 도포 방법.
  65. 삭제
  66. 캐패시터 어레이를 형성하는 방법에 있어서,
    루테늄 산화물을 함유하는 층을 제공하는 단계;
    표면이 거친 결과적으로 생긴 층을 얻도록 상기 루테늄 산화물 중 최소한 일부를 루테늄으로 변환시키는 단계;
    상기 결과적으로 생긴 층위에 유전 물질 층을 형성하는 단계;
    상기 유전 물질 층위에 도전 층을 형성하는 단계;
    상기 루테늄 산화물 층 또는 상기 결과적으로 생긴 층 중 최소한 하나를 패터닝함으로써 전극 어레이를 한정하는 단계
    를 포함하는 것을 특징으로 하는 캐패시터 어레이의 형성 방법.
  67. 제66항에 있어서, 상기 전극 어레이는 상기 유전 물질 층을 형성하기 전에 한정되는 것을 특징으로 하는 캐패시터 어레이의 형성 방법.
  68. 제66항에 있어서, 상기 전극 어레이는 상기 유전층위에 상기 도전 층을 형성한 후에 한정되는 것을 특징으로 하는 캐패시터 어레이의 형성 방법.
  69. 제66항에 있어서, 상기 전극 어레이는 에칭에 의해 한정되는 것을 특징으로 방법.
  70. 제66항에 있어서, 상기 전극 어레이는 화학적-기계적 폴리싱에 의해 한정되는 것을 특징으로 하는 방법.
  71. 평균 표면 부위가 100옹스트롬인 텍스쳐 표면을 갖는 표면적이 증가된 전기 도전 층내에 한정되는 전극을 포함하는 캐패시터 어레이를 포함하는 것을 특징으로 하는 DRAM.
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